存储系统及其操作方法与流程

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存储系统及其操作方法与流程

本申请要求2015年8月31日向韩国知识产权局提交的申请号为10-2015-0122568的韩国专利申请的优先权,其全部公开通过引用并入本文。

技术领域

本发明总体涉及一种存储系统,且更具体地,涉及一种将数据处理至存储装置的存储系统及其操作方法。



背景技术:

计算机环境范式已经转变为可随时随地使用的普适计算系统。由于该事实,诸如移动电话、数码相机和笔记本电脑的便携式电子装置的使用已快速增长。便携式电子装置通常使用具有用作主数据储存装置或辅助数据储存装置的一个或多个半导体装置的存储系统。

因为半导体存储装置不具有活动部件,所以它们通常提供良好的稳定性、耐用性、高的信息存取速度及低功耗。半导体存储装置的众所周知的示例包括通用串行总线(USB)存储装置、具有各种接口的存储卡以及固态驱动器(SSD)。



技术实现要素:

各种实施例涉及能够使其复杂性和性能恶化最小化及快速且稳定地将数据处理至存储装置的存储系统。

在一个实施例中,存储系统可包括:多个存储芯片,每个存储芯片包括多个平面,每个平面包括多个存储块,每个块包括多个页;多个页适用于储存从主机请求的读取数据和写入数据,每个页包括联接至多个字线的多个存储单元;以及控制器,其适用于检查对应于从主 机接收的命令的写入数据、将写入数据编程至包括在第一存储芯片的平面中的存储块的页以及将用于写入数据的第一数据编程为包括在第二存储芯片的平面中的存储块的页。

第一数据可包括写入数据的备份数据。

第一数据可包括被编程至包括在第一存储芯片的平面中的存储块的页中的LSB(最低有效位)页的数据。

第一数据可包括具有与写入数据相同模式(pattern)的数据。

第一数据可包括与被编程至包括在第一存储芯片的平面中的存储块的页中的MSB(最高有效位)页的数据和被编程至包括在第二存储芯片的平面中的存储块的页中的MSB页的数据相同的数据。

第一存储芯片和第二存储芯片可联接至相同通道并共享数据总线。

控制器可通过第一存储芯片和第二存储芯片的共享的数据总线启用第一存储芯片和第二存储芯片并同时将写入数据通过共享的数据总线传输至第一存储芯片和第二存储芯片。

控制器可生成用于编程至第一存储芯片和第二存储芯片的数据的一个描述符,然后同时将包含描述符的命令通过共享的数据总线传输至第一存储芯片和第二存储芯片。

控制器可检查写入数据和写入数据的信息类型并同时将写入数据编程至存储芯片中的多存储芯片。

控制器可将写入数据编程至包括在第一存储芯片的第一平面中的第一存储块的页,且然后将第一数据编程至包括在第一存储芯片的第二平面中的存储块的页或包括在第一平面中的第二存储块的页。

在一个实施例中,存储系统的操作方法可包括:检查对应于从主机接收的命令的用于包括在存储装置的多个存储块的每个中且每个都包括联接至多个字线的多个存储单元的多个页的写入数据;启用包括在存储装置中的多个存储芯片中的第一存储芯片和第二存储芯片;以 及将写入数据编程至包括在第一存储芯片的平面中的存储块的页,并将用于写入数据的第一数据编程至包括在第二存储芯片的平面中的存储块的页。

第一数据可包括写入数据的备份数据。

第一数据可包括被编程至包括在第一存储芯片的平面中的存储块的页中的LSB页的数据。

第一数据可包括具有与写入数据相同模式的数据。

第一数据可包括与被编程至包括在第一存储芯片的平面中的存储块的页中的MSB页的数据和被编程至包括在第二存储芯片的平面中的存储块的页中的MSB页的数据相同的数据。

第一存储芯片和第二存储芯片可联接至相同通道并共享数据总线。

第一存储芯片和第二存储芯片的启用可包括通过第一存储芯片和第二存储芯片的共享的数据总线启用第一存储芯片和第二存储芯片,写入数据的编程可包括同时将写入数据通过共享的数据总线传输至第一存储芯片和第二存储芯片。

写入数据的传输可包括:生成用于编程至第一存储芯片和第二存储芯片的数据的一个描述符;以及同时将包含描述符的命令通过共享的数据总线传输至第一存储芯片和第二存储芯片。

写入数据的检查可包括检查写入数据和写入数据的信息类型以及同时检查写入数据是否被编程至存储芯片中的多存储芯片。

写入数据的编程可包括将写入数据编程至包括在第一存储芯片的第一平面中的第一存储块的页,以及然后将第一数据编程至包括在第一存储芯片的第二平面中的存储块的页或包括在第一平面中的第二存储块的页。

附图说明

图1是示出根据本发明的一个实施例的包括存储系统的数据处理 系统的简图。

图2是示出应用在图1的存储系统中的存储装置的示例的简图。

图3是示出根据本发明的一个实施例的应用在存储装置中的存储块的示例的电路图。

图4-图11是示意性地示出根据本发明的一个实施例的存储装置的示例的简图。

图12和图13是示出根据本发明的一个实施例的处理数据的操作的示例的简图。

图14是示出根据本发明的一个实施例的处理数据的操作的示例的流程图。

具体实施方式

下面将参照附图更详细地描述本发明的各种实施例。然而,本发明可以不同的形式呈现且不应被解释为限于在本文中提出的实施例。而是,这些实施例被提供使得本公开将是彻底且完整的。在整个公开中,相似的参考数字指的是本发明的各种附图和实施例中的相似部件。

现在参照图1,根据本发明的一个实施例的数据处理系统100可包括主机102和存储系统110。

主机102可包括例如诸如移动电话、MP3播放器和笔记本电脑的便携式电子装置或诸如台式电脑、游戏机、TV、放映机等非便携式电子装置。

存储系统110可响应来自主机102的请求储存待被主机102访问的数据。例如,存储系统110可用作主机102的主存储系统或辅助存储系统。存储系统110可根据主机接口的协议与主机102电联接。

存储系统110可利用诸如以下的各种储存装置来实现:固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、减小尺寸的MMC(RS-MMC)和微型-MMC、安全数字(SD)卡、小型-SD和微型-SD、通用串行总线(USB)储存装置、通用闪速储存(UFS)装置、标准 闪存(CF)卡、智能媒体(SM)卡、记忆棒等。

用于存储系统110的储存装置可利用诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等易失性存储装置来实现。可选地,用于存储系统110的储存装置可利用诸如以下的非易失性存储装置来实现:只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)等。

存储系统110可包括用于储存数据的存储装置150和用于控制存储装置150中的数据的储存的控制器130。存储装置150中储存的数据可被主机102访问。

控制器130和存储装置150可集成为半导体装置。例如,控制器130和存储装置150可集成进被配置为固态驱动器(SSD)的半导体装置。当存储系统110被用作SSD时,与存储系统110电联接的主机102的操作速度可大幅增加。

控制器130和存储装置150可集成进被配置为诸如以下的存储卡的半导体装置:个人计算机存储卡国际联合会(PCMCIA)卡、标准闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型-MMC、安全数字(SD)卡、小型-SD、微型-SD和SDHC、通用闪速储存(UFS)装置等。

再如,存储系统110可配置计算机、超便携移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的储存器、能够在无线环 境下传输并接收信息的装置、配置家庭网络的各种电子装置中的一种、配置计算机网络的各种电子装置中的一种、配置远程信息处理网络的各种电子装置中的一种、RFID装置、配置计算系统的各种组成元件中的一种等。

当电源供应中断时,存储装置150可保留储存的数据。在写入操作期间,存储装置150可储存从主机102提供的数据。在读取操作期间,存储装置150可将储存的数据提供至主机102。如同存储装置150的一个或多个存储装置可被应用。

存储装置150可包括多个存储块152、154和156。存储块152、154和156中的每个可包括多个页。每个页可包括多个存储单元,多个存储单元可电联接至多个字线(WL)。存储装置150可以是非易失性存储装置,例如,闪速存储器。存储装置150可具有三维(3D)堆栈结构。在一个实施例中,存储装置可以是具有3D堆栈结构的闪速存储器。稍后将参照图2-图11详细地描述包括三维(3D)堆栈结构的存储装置150的结构。

控制器130可控制存储装置150的诸如读取操作、写入操作、编程操作和擦除操作的全部操作。控制器130可响应于来自主机102的请求来控制存储装置150。例如,控制器130可响应于来自主机102的读取请求将从存储装置150读取的数据提供至主机102。或者,作为另一个示例,控制器可响应于写入请求将从主机102提供的数据储存在存储装置150中。

在一个实施例中,控制器130可包括主机接口单元132、处理器134、错误纠正码(ECC)单元138、电源管理单元(PMU)140、NAND闪速控制器(NFC)142以及存储器144。

主机接口单元132可处理从主机102提供的命令和数据。主机接口单元132可通过诸如以下的各种接口协议中的至少一个与主机102通信:通用串行总线(USB)、多媒体卡(MMC)、外围组件互连高速 (PCI-E)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电路(IDE)等。

ECC单元138可检测并纠正在读取操作期间从存储装置150读取的数据的错误。在一个实施例中,当由ECC单元138检测的错误位的数量大于或等于可纠正错误位的阈值数量时,ECC单元138可不纠正错误位,而是输出表示纠正错误位失败的错误纠正失败信号。

ECC单元138可基于任何合适的错误纠正方案执行错误纠正操作。例如,ECC单元138可基于诸如低密度奇偶检查(LDPC)码、博斯-查德胡里-霍昆格姆(BCH)码、涡轮(turbo)码、里德-所罗门(RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、分组编码调制(BCM)等编码调制方案来执行错误纠正操作。ECC单元138可包括用于错误纠正操作的任何合适的电路、系统或装置。

PMU 140可提供并管理用于控制器130的电源,例如,用于控制器130的各种组件的电源。当可能需要时,PMU 140可为控制器的各种组件提供不同的电压源。PMU 140可为控制器的各种组件提供相同的电压源。

NFC 142可用作控制器130和存储装置150之间的存储接口以允许控制器130响应于来自主机102的请求控制存储装置150。例如,NFC 142可生成用于存储装置150的控制信号并当存储装置150为闪速存储器特别为NAND闪速存储器时在处理器134的控制下处理数据。

存储器144可用作存储系统110和控制器130的工作存储器,并储存用于驱动存储系统110和控制器130的数据。例如,当控制器130控制存储装置150的操作时,存储器144可储存被控制器130和存储装置150用于诸如读取、写入、编程和擦除操作的数据。

存储器144可以是或包括易失性存储器。例如,存储器144可以是或包括静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM) 来实现。如上所说,存储器144可储存被主机102和存储装置150用于读取和/或写入操作的数据。存储器144可以是或包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射(map)缓冲器等。

处理器134可控制存储系统110的一般操作。处理器134可响应于来自主机102的写入请求或读取请求而控制对存储装置150的写入操作或读取操作。处理器134可驱动也被称为闪速转换层(FTL)的固件以用于控制存储系统110的一般操作。处理器134可利用微处理器、中央处理单元(CPU)等来实现。

管理单元(未示出)可被包括在处理器134中用于执行存储装置150的坏块管理。例如,管理单元可发现包括在存储装置150中的坏存储块,即,对于进一步使用处于不满意状态的存储块,并对坏存储块执行坏块管理。当闪速存储器例如NAND闪速存储器用作存储装置150时,由于NAND逻辑功能的固有特征编程失败可发生在写入操作期间例如编程操作期间。在坏块管理期间,编程失败的存储块或坏存储块的数据可被编程到新的存储块中。而且,由于编程失败产生的坏块可使具有3D堆栈结构的存储装置150的利用效率和存储系统100的可靠性发生极度恶化,并因此需要可靠的坏块管理。

参照图2,存储装置150可包括多个存储块,例如,第0到第N-1块210-240,其中,N为正整数。多个存储块210-240中的每个可包括多个页,例如,2M个页(2M页),其中,M为正整数。多个页中的每个可包括多个存储单元,多个字线被电联接至多个存储单元。要注意的是,每个块可采用任何数量的合适的块和页。

根据可被储存或表达在每个存储单元中的位的数量,存储块可以是单层单元(SLC)存储块和/或多层单元(MLC)存储块。SLC存储块可包括利用每个都能够储存1位数据的存储单元实现的多个页。MLC存储块可包括利用每个都能够储存多位数据例如两位数据或多位数据的存储单元实现的多个页。包括利用每个都能够储存3位数据的存储单 元实现的多个页的MLC存储块还可被称为三层单元(TLC)存储块。

多个存储块210-240中的每个可在写入操作期间储存从主机装置102提供的数据,并可在读取操作期间将储存的数据提供至主机102。

图3是根据本发明的一个实施例的多个存储块152-156中的一个的电路图。

参照图3,存储装置150的存储块152可包括分别电联接至位线BL0至BLm-1的多个单元字符串340。每个单元字符串340可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储单元或多个存储单元晶体管MC0至MCn-1可串联地电联接在选择的晶体管DST和SST之间。各自的存储单元MC0至MCn-1可由每个都储存多个位的数据信息的多层单元(MLC)组成。存储单元可具有任何合适的架构。

在图3中,‘DSL’表示漏极选择线,‘SSL’表示源极选择线,且‘CSL’表示公共源极线。

作为示例,图3示出由NAND闪速存储单元配置的存储块152。然而,应注意的是,根据实施例的存储装置150的存储块152不限于NAND闪速存储器且可通过NOR闪速存储器、结合具有至少两种类型存储单元的混合闪速存储器或控制器内置在存储芯片中的1-NAND闪速存储器来实现。半导体装置的操作特征可不仅应用于电荷储存层包括导电浮栅的闪速存储装置而且可应用于电荷储存层包括介电层的电荷捕获闪存(CTF)。

还应注意的是,存储装置150不限于仅闪速存储装置。例如,存储装置150可以是DRAM或SRAM装置。

存储装置150的电压发生器310可生成字线电压,例如,编程电压、读取电压和过电压,以根据操作模式供应至各自的字线。进一步地,电压发生器310可生成待被供应至体材料(bulks),例如其中形成有存储单元的阱区,的电压。电压发生器310可在控制电路(未示出)的控 制下执行电压生成操作。电压发生器310可生成多个可变的读取电压以生成多个读取数据。电压发生器310可在控制电路的控制下选择存储单元阵列的存储块或扇区中的一个、选择所选择的存储块的字线中的一个以及将字线电压提供至所选择的字线和未选择的字线。

存储装置150的读取/写入电路320可由控制电路控制,且可根据操作模式用作传感放大器或写入驱动器。在验证/正常的读取操作期间,读取/写入电路320可用作用于从存储单元阵列读取数据的传感放大器。而且,在编程操作期间,读取/写入电路320可用作用于根据待被储存在存储单元阵列中的数据驱动位线的写入驱动器。读取/写入电路320可在编程操作期间从缓冲器(未示出)接收待被写入存储单元阵列中的数据,且可根据输入的数据驱动位线。为此,读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页缓冲器322、324和326。页缓冲器322、324和326中的每个可包括多个锁存器(未示出)。

图4是示出根据本发明的一个实施例的存储装置150的多个存储块152-156的示例的框图。

参照图4,存储装置150可包括多个存储块BLK0至BLKN-1。存储块BLK0至BLKN-1中的每个可以三维(3D)结构或纵向结构来实现。各自的存储块BLK0至BLKN-1可包括在第一至第三方向例如x轴方向、y轴方向和z轴方向上延伸的多个结构。

各自的存储块BLK0至BLKN-1可包括在第二方向上延伸的多个NAND字符串NS。多个NAND字符串NS可设置在第一方向和第三方向上。每个NAND字符串NS可电联接至位线BL、至少一个源极选择线SSL、至少一个接地(ground)选择线GSL、多个字线WL、至少一个虚拟字线DWL以及公共源极线CSL。例如,各自的存储块BLK0至BLKN-1可电联接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚拟字线DWL以及多个公共源极线CSL。

图5是图4中所示的多个存储块BLK0至BLKN-1中的一个存储块BLKi的立体图。图6是沿图5中所示的存储块BLKi的线I-I’截取的截面图。

参照图5和图6,存储装置150的多个存储块中的存储块BLKi可包括在第一至第三方向上延伸的结构。

基板5111可被提供。基板5111可包括掺杂有第一类型杂质的硅材料。基板5111可包括掺杂有p-型杂质的硅材料。基板5111可以是p-型阱,例如,袋(pocket)p阱。基板5111可进一步包括围绕p-型阱的n-型阱。尽管在本发明的实施例中基板5111被例示为p-型硅,但应注意的是基板5111不限于p-型硅。

在第一方向上延伸的多个掺杂区域5311-5314可被设置在基板5111上。多个掺杂区域5311-5314可包含不同于基板5111中的杂质的第二类型的杂质。多个掺杂区域5311-5314可掺杂有n-型杂质。尽管在本发明的实施例中第一至第四掺杂区域5311-5314被例示为n-型,但是应注意的是它们并不限于n-型。

在第一掺杂区域5311和第二掺杂区域5312之间的基板5111上的区域中,在第一方向上延伸的多个介电材料5112可在第二方向上顺序地设置。介电材料5112可在第二方向上与基板5111隔开预设距离。介电材料5112中的每个可在第二方向上以预设距离彼此隔开。介电材料5112可包括诸如氧化硅的介电材料。

在第一掺杂区域5311和第二掺杂区域5312之间的基板5111上的区域中,可设置在第一方向上顺序的设置并在第二方向上穿过介电材料5112的多个柱状物5113。多个柱状物5113可分别穿过介电材料5112且可与基板5111电联接。每个柱状物5113可通过多种材料来配置。每个柱状物5113的表面层5114可包括掺杂有第一类型杂质的硅材料。每个柱状物5113的表面层5114可包括掺杂有与基板5111相同类型的杂质的硅材料。尽管在本发明的实施例中每个柱状物5113的表面层5114被例 示为包括p-型硅,但每个柱状物5113的表面层5114不限于p-型硅。

每个柱状物5113的内层5115可由介电材料制成。每个柱状物5113的内层5115可填充有诸如氧化硅的介电材料。

在第一掺杂区域5311和第二掺杂区域5312之间的区域中,介电层5116可沿介电材料5112、柱状物5113和基板5111的暴露表面设置。介电层5116的厚度可小于介电材料5112之间的距离的一半。换言之,不同于介电材料5112和介电层5116的材料的区域可设置在(i)设置在介电材料5112的第一介电材料的底部表面下的介电层5116和(ii)设置在介电材料5112的第二介电材料的顶部表面上的介电层5116之间。介电材料5112可位于第一介电材料下面。

在第一掺杂区域5311和第二掺杂区域5312之间的区域中,导电材料5211-5291可设置在介电层5116的暴露表面上。在第一方向上延伸的导电材料5211可设置在邻近基板5111的介电材料5112和基板5111之间。特别地,在第一方向上延伸的导电材料5211可设置在(i)设置在基板5111上的介电层5116和(ii)设置在邻近基板5111的介电材料5112的底部表面下的介电层5116之间。

在第一方向上延伸的导电材料可设置在(i)设置在介电材料5112中的一个的顶部表面上的介电层5116和(ii)设置在介电材料5112的另一介电材料的底部表面下的介电层5116之间,其中该另一个介电材料在该一个介电材料5112之上。在第一方向上延伸的导电材料5221-5281可设置在介电材料5112之间。在第一方向上延伸的顶部导电材料5291可设置在最上面的介电材料5112上。在第一方向上延伸的导电材料5211-5291可由金属材料制成。在第一方向上延伸的导电材料5211-5291可以由诸如多晶硅的导电材料制成。

在第二掺杂区域5312和第三掺杂区域5313之间的区域中,可设置与第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如,在第二掺杂区域5312和第三掺杂区域5313之间的区域中,可设置 在第一方向上延伸的多个介电材料5112、连续地设置在第一方向上且在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的暴露表面上的介电层5116以及在第一方向上延伸的多个导电材料5212-5292。

在第三掺杂区域5313和第四掺杂区域5314之间的区域中,可设置与第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如,在第三掺杂区域5313和第四掺杂区域5314之间的区域中,可设置在第一方向上延伸的多个介电材料5112、顺序地设置在第一方向上且在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的暴露表面上的介电层5116以及在第一方向上延伸的多个导电材料5213-5293。

漏极5320可分别设置在多个柱状物5113上。漏极5320可由掺杂有第二类型杂质的硅材料制成。漏极5320可由掺杂有n-型杂质的硅材料制成。尽管为了方便起见,漏极5320被例示为包括n-型硅,但应注意的是,漏极5320不限于n-型硅。例如,每个漏极5320的宽度可大于每个对应的柱状物5113的宽度。每个漏极5320可以焊盘(pad)的形状设置在每个对应的柱状物5113的顶部表面上。

在第三方向上延伸的导电材料5331-5333可设置在漏极5320上。导电材料5331-5333中的每个可在第一方向上延伸地设置在漏极5320上,该漏极5320以预设分隔距离连续设置在第三方向上。各自的导电材料5331-5333可与其下的漏极5320电联接。漏极5320和在第三方向上延伸的导电材料5331-5333可通过接触插头电联接。在第三方向上延伸的导电材料5331-5333可由金属材料制成。在第三方向上延伸的导电材料5331-5333可由诸如多晶硅的导电材料制成。

在图5和图6中,各自的柱状物5113可与介电层5116和在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293一起形成字符串。各自的柱状物5113可与介电层5116和在第一方向上延伸的导电材料 5211-5291、5212-5292和5213-5293一起形成NAND字符串NS。每个NAND字符串NS可包括多个晶体管结构TS。

现在参照图7,在图6中所示的晶体管结构TS中,介电层5116可包括第一子介电层5117、第二子介电层5118和第三子介电层5119。

在每个柱状物5113中的p型硅的表面层5114可作为主体。邻近柱状物5113的第一子介电层5117可作为隧穿介电层,且可包括热氧化层。

第二子介电层5118可作为电荷储存层。第二子介电层5118可作为电荷捕获层,且可包括氮化物层或诸如氧化铝层、氧化铪层等金属氧化物层。

邻近导电材料5233的第三子介电层5119可作为阻断介电层。邻近在第一方向上延伸的导电材料5233的第三子介电层5119可形成为单层或多层。第三子介电层5119可以是介电常数大于第一子介电层5117和第二子介电层5118的诸如氧化铝层、氧化铪层等的高k介电层。

导电材料5233可作为栅或控制栅。例如,栅或控制栅5233、阻断介电层5119、电荷储存层5118、隧穿介电层5117和主体5114可形成晶体管或存储单元晶体管结构。例如,第一子介电层5117、第二子介电层5118和第三子介电层5119可形成氧化物-氮化物-氧化物(ONO)结构。在一个实施例中,为便于说明起见,在每个柱状物5113中的p-型硅的表面层5114将被称为第二方向上的主体。

存储块BLKi可包括多个柱状物5113。例如,存储块BLKi可包括多个NAND字符串NS。详细地,存储块BLKi可包括在第二方向或垂直于基板5111的方向上延伸的多个NAND字符串NS。

每个NAND字符串NS可包括设置在第二方向上的多个晶体管结构TS。每个NAND字符串NS的多个晶体管结构TS中的至少一个可作为字符串源晶体管SST。每个NAND字符串NS的多个晶体管结构TS中的至少一个可作为接地选择晶体管GST。

栅或控制栅可对应于在第一方向上延伸的导电材料5211-5291、 5212-5292和5213-5293。例如,栅或控制栅可在第一方向上延伸且形成字线和包括至少一个源极选择线SSL和至少一个接地选择线GSL的至少两个选择线。

在第三方向上延伸的导电材料5331-5333可电联接至NAND字符串NS的一端。在第三方向上延伸的导电材料5331-5333可作为位线BL。例如,在一个存储块BLKi中,多个NAND字符串NS可电联接至一个位线BL。

在第一方向上延伸的第二类型掺杂区域5311-5314可被设置至NAND字符串NS的其他端。在第一方向上延伸的第二类型掺杂区域5311-5314可作为公共源极线CSL。

例如,存储块BLKi可包括在垂直于基板5111的方向例如第二方向上延伸的多个NAND字符串NS,且可作为其中多个NAND字符串NS电联接至一个位线BL的例如电荷捕获类型存储器的NAND闪速存储块。

尽管图5-图7中示出了在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293设置九(9)层,但应注意的是,在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293不限于此。例如,在第一方向上延伸的导电材料可设置在八(8)层、十六(16)层或任何多个层中。例如,在一个NAND字符串NS中,晶体管的数量可以是8个、16个或更多。

尽管图5-图7中示出了三(3)个NAND字符串NS被电联接至一个位线BL,但应注意的是,实施例不限于此。在存储块BLKi中,m个NAND字符串NS可电联接至一个位线BL,m为正整数。在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293的数量和公共源极线5311-5314的数量可随着电联接至一个位线BL的NAND字符串NS的数量变化。

进一步地,尽管图5-图7中示出了三(3)个NAND字符串NS被电联接至在第一方向上延伸的一个导电材料,但应注意的是,实施例不 限于此。例如,n个NAND字符串NS可被电联接至在第一方向上延伸的一个导电材料,n为正整数。位线5331-5333的数量可随着电联接至在第一方向上延伸的一个导电材料的NAND字符串NS的数量变化。

参照图8,在具有第一结构的块BLKi中,NAND字符串NS11-NS31可设置在第一位线BL1和公共源极线CSL之间。第一位线BL1可对应于图5和6的在第三方向上延伸的导电材料5331。NAND字符串NS12-NS32可设置在第二位线BL2和公共源极线CSL之间。第二位线BL2可对应于图5和6的在第三方向上延伸的导电材料5332。NAND字符串NS13-NS33可设置在第三位线BL3和公共源极线CSL之间。第三位线BL3可对应于图5和图6的在第三方向上延伸的导电材料5333。

每个NAND字符串NS的源极选择晶体管SST可电联接至对应的位线BL。每个NAND字符串NS的接地选择晶体管GST可电联接至公共源极线CSL。存储单元MC1-MC6可设置在每个NAND字符串NS的源极选择晶体管SST和接地选择晶体管GST之间。

在该示例中,NAND字符串NS可由行和列的单元定义。电联接至一个位线的NAND字符串NS可形成一列。电联接至第一位线BL1的NAND字符串NS11-NS31可对应于第一列。电联接至第二位线BL2的NAND字符串NS12-NS32可对应于第二列。电联接至第三位线BL3的NAND字符串NS13-NS33可对应于第三列。电联接至一个源极选择线SSL的NAND字符串NS可形成一行。电联接至第一源极选择线SSL1的NAND字符串NS11-NS31可形成第一行。电联接至第二源极选择线SSL2的NAND字符串NS12-NS32可形成第二行。电联接至第三源极选择线SSL3的NAND字符串NS13-NS33可形成第三行。

在每个NAND字符串NS中,可定义高度。在每个NAND字符串NS中,邻近接地选择晶体管GST的存储单元MC1的高度可具有例如值‘1’。在每个NAND字符串NS中,当从基板5111测量时,存储单元的高度可随着存储单元靠近源极选择晶体管SST而增加。在每个NAND 字符串NS中,邻近源极选择晶体管SST的存储单元MC6的高度可具有例如值‘7’。

设置在相同行中的NAND字符串NS的源极选择晶体管SST可共享源极选择线SSL。设置在不同行中的NAND字符串NS的源极选择晶体管SST可分别电联接至不同的源极选择线SSL1、SSL2和SSL3。

相同行中的NAND字符串NS中的相同高度处的存储单元可共享字线WL。例如,在相同高度处,电联接至不同行中的NAND字符串NS的存储单元MC的字线WL可彼此电联接。相同行的NAND字符串NS中相同高度处的虚拟存储单元DMC可共享虚拟字线DWL。例如,在相同高度或水平处,电联接至不同行中的NAND字符串NS的虚拟存储单元DMC的虚拟字线DWL可彼此电联接。

位于相同水平或高度或层处的字线WL或虚拟字线DWL可与设置的在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293的每个层处的另一个彼此电联接。在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293可通过触点共同电联接至上层。换言之,在相同行中的NAND字符串NS的接地选择晶体管GST可共享接地选择线GSL。进一步地,在不同行中的NAND字符串NS的接地选择晶体管GST可共享接地选择线GSL。例如,NAND字符串NS11-NS13、NS21-NS23和NS31-NS33可共同电联接至接地选择线GSL。

公共源极线CSL可共同电联接至NAND字符串NS。在基板5111上的有源区域上,第一至第四掺杂区域5311-5314可电联接。第一至第四掺杂区域5311-5314可通过触点共同电联接至上层。

例如,如图8中所示,相同高度或水平的字线WL可彼此电联接。因此,当选择特定高度处的字线WL时,电联接至所选择的字线WL的所有NAND字符串NS可被选择。在不同行中的NAND字符串NS可电联接至不同源极选择线SSL。因此,在电联接至相同字线WL的NAND字符串NS中,通过选择源极选择线SSL1-SSL3中的一个,在未选择的行 中的NAND字符串NS可与位线BL1-BL3电隔离。换言之,通过选择源极选择线SSL1-SSL3中的一个,设置在与所选择的源极线相同的行中的NAND字符串NS可被选择。此外,通过选择位线BL1-BL3中的一个,设置在与所选择的位线相同的列中的NAND字符串NS可被选择。因此,只有设置在与所选择的源极线相同的行中和与所选择的位线相同的列中的NAND字符串NS可被选择。

在每个NAND字符串NS中,可设置虚拟存储单元DMC。在图8中,例如,虚拟存储单元DMC可在每个NAND字符串NS中被设置在第三存储单元MC3和第四存储单元MC4之间。例如,第一至第三存储单元MC1-MC3可设置在虚拟存储单元DMC和接地选择晶体管GST之间。第四至第六存储单元MC4-MC6可设置在虚拟存储单元DMC和源极选择晶体管SSL之间。每个NAND字符串NS的存储单元MC可被虚拟存储单元DMC划分成两(2)个存储单元组。在划分的存储单元组中,邻近接地选择晶体管GST的存储单元例如MC1-MC3可被称为较低存储单元组,且邻近字符串选择晶体管SST的剩余存储单元例如MC4-MC6可被称为较高存储单元组。

在下文中,将参照图9-11做出详细说明,图9-11示出根据一个实施例的存储系统中的利用不同于第一结构的三维(3D)非易失性存储装置来实现的存储装置。

图9是示意性说明利用不同于上文参照图5-图8所述的第一结构的三维(3D)非易失性存储装置来实现的存储装置并示出图4的多个存储块的存储块BLKj的立体图。图10是示出沿图9的线VII-VII'截取的存储块BLKj的剖视图。

参照图9和10,图1的存储装置150中的多个存储块中的存储块BLKj可包括在第一至第三方向上延伸的结构。

基板6311可被提供。例如,基板6311可包括掺杂有第一类型杂质的硅材料。例如,基板6311可包括掺杂有p-型杂质的硅材料。基板6311 可以是p-型阱,例如袋p-阱。基板6311可进一步包括围绕p-型阱的n-型阱。尽管在本发明的实施例中基板6311被例示为p-型硅,但应注意的是,基板6311不限于此。

在x轴方向和y轴方向上延伸的第一至第四导电材料6321-6324被设置在基板6311上方。第一至第四导电材料6321-6324可在z轴方向上隔开预设距离。

在x轴方向和y轴方向上延伸的第五至第八导电材料6325-6328可设置在基板6311上方。第五至第八导电材料6325-6328可在z轴方向上隔开预设距离。第五至第八导电材料6325-6328可在y轴方向上与第一至第四导电材料6321-6324隔开。

可设置穿过第一至第四导电材料6321-6324的多个下部柱状物DP。每个下部柱状物DP可在z轴方向上延伸。而且,可设置穿过第五至第八导电材料6325-6328的多个上部柱状物UP。每个上部柱状物UP可在z轴方向上延伸。

下部柱状物DP和上部柱状物UP中的每个可包括内部材料6361、中间层6362和表面层6363。中间层6362可用作单元晶体管的通道。表面层6363可包括阻断介电层、电荷储存层和隧穿介电层。

下部柱状物DP和上部柱状物UP可通过管栅PG彼此电联接。管栅PG可被设置在基板6311中。例如,管栅PG可包括与下部柱状物DP和上部柱状物UP相同的材料。

在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可设置在下部柱状物DP上方。例如,第二类型的掺杂材料6312可包括n-型硅材料。第二类型的掺杂材料6312可用作公共源极线CSL。

漏极6340可设置在上部柱状物UP上方。漏极6340可包括n-型硅材料。在y轴方向上延伸的第一上部导电材料6351和第二上部导电材料6352可设置在漏极6340上方。

第一上部导电材料6351和第二上部导电材料6352可沿x轴方向上 隔开。第一上部导电材料6351和第二上部导电材料6352可由金属形成。第一上部导电材料6351和第二上部导电材料6352和漏极6340可通过接触插头彼此电联接。第一上部导电材料6351和第二上部导电材料6352分别作为第一位线BL1和第二位线BL2。

第一导电材料6321可作为源极选择线SSL。第二导电材料6322可作为第一虚拟字线DWL1。第三导电材料6323和第四导电材料6324分别作为第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别作为第三主字线MWL3和第四主字线MWL4。第七导电材料6327可作为第二虚拟字线DWL2。第八导电材料6328可作为漏极选择线DSL。

下部柱状物DP和邻近下部柱状物DP的第一至第四导电材料6321-6324形成下部字符串。上部柱状物UP和邻近上部柱状物UP的第五至第八导电材料6325-6328形成上部字符串。下部字符串和上部字符串可通过管栅PG彼此电联接。下部字符串的一端可电联接至作为公共源极线CSL的第二类型的掺杂材料6312。上部字符串的一端可通过漏极6340电联接至对应的位线。一个下部字符串和一个上部字符串形成一个单元字符串,其电联接在作为公共源极线CSL的掺杂材料6312和作为位线BL的上部导电材料层6351-6352中的对应的一个之间。

例如,下部字符串可包括源极选择晶体管SST、第一虚拟存储单元DMC1、第一主存储单元MMC1和第二主存储单元MMC2。上部字符串可包括第三主存储单元MMC3、第四主存储单元MMC4、第二虚拟存储单元DMC2和漏极选择晶体管DST。

在图9和图10中,上部字符串和下部字符串可形成NAND字符串NS。NAND字符串NS可包括多个晶体管结构TS。由于上文参照图7详细地描述了包括在图9和图10中的NAND字符串NS中的晶体管结构,所以在此将省略其详细说明。

图11是示出具有如上参照图9和图10所述的第二结构的存储块 BLKj的等效电路的电路图。为方便起见,仅示出形成第二结构中的存储块BLKj中的一对的第一字符串ST1和第二字符串ST2。

参照图11,在存储装置150的多个块中具有第二结构的存储块BLKj中,单元字符串可以定义多个对的这种方式来设置,其中,单元字符串中的每个都利用如上参照图9和图10所述的通过管栅PG电联接的一个上部字符串和一个下部字符串来实现。

即,在具有第二结构的某一存储块BLKj中,存储单元CG0-CG31沿第一通道CH1(未示出)堆叠,例如,至少一个源极选择栅SSG1和至少一个漏极选择栅DSG1可形成第一字符串ST1,以及存储单元CG0-CG31沿第二通道CH2(未示出)堆叠,例如,至少一个源极选择栅SSG2和至少一个漏极选择栅DSG2可形成第二字符串ST2。

第一字符串ST1和第二字符串ST2可电联接至相同漏极选择线DSL和相同源极选择线SSL。第一字符串ST1可电联接至第一位线BL1。第二字符串ST2可电联接至第二位线BL2。

尽管图11示出了第一字符串ST1和第二字符串ST2被电联接至相同漏极选择线DSL和相同源极选择线SSL,但可认为第一字符串ST1和第二字符串ST2可电联接至相同源极选择线SSL和相同位线BL,第一字符串ST1可电联接至第一漏极选择线DSL1以及第二字符串ST2可电联接至第二漏极选择线SDL2。进一步地,可认为第一字符串ST1和第二字符串ST2可电联接至相同漏极选择线DSL和相同位线BL、第一字符串ST1可电联接至第一源极选择线SSL1以及第二字符串ST2可电联接至第二源极选择线SSL2。

在下文中,将参照图12-图14描述根据本发明的实施例的将数据处理至存储系统中的存储装置的操作。特别地,将详细描述对应于从主机102接收的命令的命令操作,例如,将数据写入存储装置的操作。

图12和图13是用于示意性描述将数据处理至根据本发明的实施例的存储系统中的存储装置的操作的示例的简图。在下文中,为了便于 描述起见,在下列情况中的数据处理操作将被视为示例。在数据处理操作期间,图1中所示的存储系统110可将对应于从主机102接收的写入命令的写入数据储存在包括在控制器130的存储器144中的缓冲器/缓存器中,并将储存在缓冲器/缓存器中的数据写入包括在存储装置150中的多个存储块中。存储系统110可将写入多个存储块中的数据备份或复制到包括在存储装置150中的另外多个存储块中或将与写入多个存储块中的数据相同模式的数据写入包括在存储装置150中的另外多个存储块中。

在本实施例中,存储装置150可包括多个存储芯片,多个存储芯片中的每个可包括每个都具有多个存储块的多个平面。此外,对应于从主机102接收的写入命令的写入数据可被编程并储存在多个存储块中。特别地,存储块中的每个可包括多个页。写入数据可被编程并储存在对应的存储块的页中。

当写入数据被编程并储存在包括在存储装置150中的任意存储芯片的平面中的存储块中且写入数据或与写入数据相同模式的数据被编程并储存在包括在任意存储芯片的平面中的存储块中时,例如,当被编程至任意存储芯片的写入数据的备份数据被编程至另一任意存储芯片或相同的特定的数据的模式被编程至多个存储芯片时,存储系统可执行处理包括在存储装置150中的多个存储芯片中的数据的操作,使得写入数据和备份数据或相同的特定的数据的模式被同时编程至多个存储芯片,其中,多个存储芯片被联接至相同的通道并共享数据总线。共享数据总线的多个存储芯片可在写入数据被编程之前被同时启用。然后,当写入数据通过存储芯片的共享数据总线被传输至存储芯片时,写入数据和备份数据或写入数据的相同的特定模式可被同时编程。

在下文中,为了便于描述起见,存储系统中的数据处理操作由控制器130执行的配置将被视为示例。然而,如上所述,例如,包括在控制器130中的处理器134可通过FTL来执行数据处理操作。

在本实施例中,控制器130可将对应于从主机102接收的写入命令的写入数据储存在包括在控制器130的存储器144中的缓冲器中,且然后将储存在缓冲器中的数据编程至多存储芯片。即,控制器130可将数据编程至包括在选自包括在存储装置150中的多个存储芯片的任意存储芯片的平面中的存储块的多个页。例如,控制器130可将数据编程至包括在第一存储芯片的第一平面中的存储块,并将编程的数据的备份数据编程至包括在另一任意存储芯片的平面中的存储块的多个页。例如,控制器130可将备份数据编程至包括在与第一存储芯片共享数据总线的第二存储芯片的第一平面中的存储块。此外,控制器130可将相同特定模式的数据模式编程至多存储芯片。即,控制器130可将相同特定模式的数据模式编程至包括在选自在存储装置150中的多个存储芯片的任意存储芯片的平面中的存储块的多个页。例如,,控制器130可将相同的特定的数据的模式编程至包括在第一存储芯片的第一平面中的存储块。此外,控制器130可将相同特定模式的数据模式编程至包括在另一任意存储芯片的平面中的存储块的多个页。例如,控制器130可将相同特定模式的数据模式编程至包括在与第一存储芯片共享数据总线的第二存储芯片的第一平面中的存储块。

在本实施例中,当储存在缓冲器中的数据和备份数据被编程至多个存储芯片或多存储芯片或相同特定模式的数据模式被编程至多个存储芯片或多存储芯片时,控制器130可启用联接至相同通道并共享数据总线的存储芯片,且然后将写入数据通过启用的存储芯片共享的数据总线传输至启用的存储芯片中,使得写入数据例如储存在缓冲器中的数据和备份数据或相同特定模式的数据模式同时被编程至启用的存储芯片。因此,用于多个存储芯片的编程时间可被最小化。换言之,将编程命令传输至存储芯片、启用存储芯片和传输写入数据所需的时间可被最小化以降低存储装置150的编程至本。因此,存储装置150的编程性能可被最大化。现在,参照图12和图13,将更详细地描述包括在 存储装置150中的多个存储芯片中的数据处理操作。

首先,参照图12,控制器130可将对应于从主机102接收的写入命令的写入数据储存在包括在控制器130的存储器144中的缓冲器中,且然后将储存在缓冲器中的写入数据编程(或写入)并储存到包括在包括在存储装置1200中的存储芯片例如芯片0(1210)、芯片1(1230)和芯片2(1250)的平面中的存储块的页中。

如上所述,存储装置1200可包括多个存储芯片,例如,芯片0(1210)、芯片1(1230)和芯片2(1250)。存储芯片中的每个可包括多个平面。例如,芯片0(1210)、芯片1(1230)和芯片2(1250)可分别包括平面0(1212、1232和1252)、平面1(1216、1236和1256)和平面2(1220、1240和1260)。平面可分别包括多个存储块1214、1218和1222,多个存储块1234、1238和1242和多个存储块1254、1258和1262。

在下文中,下列情况将被视为用于描述的示例。芯片0(1210)、芯片1(1230)和芯片2(1250)可被联接至相同的通道例如通道1(1205)并共享数据总线。此外,对应于从主机102接收的写入命令的写入数据可被编程至联接至通道1(1205)并共享数据总线的芯片0(1210)、芯片1(1230)和芯片2(1250)。

更特别地,控制器130可将对应于从主机102接收的写入命令的写入数据储存在包括在控制器130的存储器144中的缓冲器中,且然后检查储存在缓冲器中的写入数据。此时,控制器130可检查写入数据的信息类型,并基于它们的信息类型确定写入数据是否为待被编程至包括在存储装置1200中的多个存储芯片的数据。例如,控制器130可检查写入数据和写入数据的信息类型,并确定写入数据是否为待被编程至存储装置1200的多个存储芯片中的多存储芯片的数据。例如,控制器130可检查写入数据是否为不仅被编程至选自存储装置1200的多个存储芯片的任意存储芯片例如芯片0(1210)而且被编程至其它任意存储芯片例如芯片1(1230)和芯片2(1250)的数据。

控制器130可基于写入数据的信息类型检查写入数据和写入数据的备份数据是否被编程至多个存储芯片。例如,控制器130可检查写入数据是否被编程至包括在芯片0(1210)的平面0(1212)中的存储块1214的页以及写入数据的备份数据是否被编程至包括在芯片1(1230)的平面0(1232)中的存储块1234的页或包括在芯片2(1250)的平面0(1252)中的存储块1254的页。备份数据可包括被编程至包括在芯片0(1210)的平面0(1212)中的存储块1214的页中的LSB页的LSB(最低有效位)页数据。例如,控制器130可将写入数据编程至包括在芯片0(1210)的平面0(1212)中的存储块1214的页,并将写入数据的备份数据例如LSB页数据编程至包括在芯片1(1230)的平面0(1232)中的存储块1234的页或包括在芯片2(1250)的平面0(1252)中的存储块1254的页。因此,控制器130可将写入数据备份在芯片1(1230)和芯片2(1250)以及其中编程有写入数据的芯片0(1210)。

此外,控制器130可基于写入数据的信息类型检查相同数据或相同模式的数据是否被编程至多个存储芯片。例如,控制器130可检查相同模式的写入数据是否被编程至包括在芯片1(1230)的平面0(1232)中的存储块1234的页或包括在芯片2(1250)的平面0(1252)中的存储块1254的页以及包括在芯片0(1210)的平面0(1212)中的存储块1214的页。此时,当数据‘0xFF’写成被编程至包括在芯片1210、1230和1250的平面0(1212、1232和1252)中的存储块1214、1234和1254的页中的MSB(最高有效位)页的MSB页数据时,相同模式的写入数据可对应于具有相同MSB页数据的数据。例如,控制器130可将写入数据编程至包括在芯片0(1210)的平面0(1212)中的存储块1214的页,并将作为写入数据例如具有相同MSB页数据的数据的相同数据或相同模式的数据编程至包括在芯片1(1230)的平面0(1232)中的存储块1234的页或包括在芯片2(1250)的平面0(1252)中的存储块1254的页。因此,控制器130可将作为写入数据的相同数据或相同模式的数据 编程至芯片1(1230)和芯片2(1250)以及其中编程有写入数据的芯片0(1210)。

控制器130可检查储存在缓冲器中的写入数据或写入数据的信息类型,并检查写入数据是否被编程至存储装置1200的多个存储芯片中的多存储芯片。例如控制器130可检查写入数据是否为待被编程至存储装置1200的多个存储芯片中的多存储芯片的数据。例如,控制器130可检查写入数据和写入数据的备份数据是否为待被编程至多存储芯片的数据或相同写入数据或相同模式的写入数据是否为待被编程至多存储芯片的数据。

此外,为了将储存在缓冲器中的写入数据编程至存储装置1200的多存储芯片,控制器130可将芯片启用信号传输至多存储芯片以启用多存储芯片,且然后将写入数据编程至多存储芯片。此时,存储装置1200的多存储芯片例如芯片0(1210)、芯片1(1230)和芯片2(1250)可被联接至通道1(1250)并共享数据总线。控制器130可同时将芯片启用信号通过通道1(1250)传输至多存储芯片以启用多存储芯片0(1210)、芯片1(1230)和芯片2(1250)。

当数据被编程至存储装置1200的存储芯片时,控制器130可生成用于编程至存储装置1200的各自的存储芯片的数据的描述符并将包含描述符的命令传输至各自的存储芯片以将数据编程至存储芯片。此时,由于储存在缓冲器中的写入数据即写入数据和备份数据或相同数据或相同模式的数据被编程至存储装置1200的多存储芯片,控制器130可仅生成用于编程至多存储芯片的数据的一个描述符且然后将包含描述符的命令传输至多存储芯片以将数据编程至多存储芯片。例如,当相同写入数据被编程至存储装置1200的多存储芯片时,控制器130可生成用于编程至多存储芯片的数据的一个描述符且然后将包含描述符的命令传输至多存储芯片以将数据编程至存储装置1200的多存储芯片。

控制器130可将储存在缓冲器中的写入数据通过联接至通道1 (1205)的共享数据总线传输至多存储芯片,且同时将写入数据编程至启用的多存储芯片,例如,芯片0(1210)、芯片1(1230)和芯片2(1250)。例如,控制器130可将写入数据编程至包括在芯片0(1210)的平面0(1212)中的存储块1214的页,并将写入数据的备份数据编程至包括在芯片1(1230)的平面0(1232)中的存储块1234的页或包括在芯片2(1250)的平面0(1252)中的存储块1254的页。此外,控制器130可将相同模式的写入数据编程至包括在芯片1(1230)的平面0(1232)中的存储块1234的页或包括在芯片2(1250)的平面0(1252)中的存储块1254的页以及包括在芯片0(1210)的平面0(1212)中的存储块1214的页。

在下文中,参照图13,将更详细地描述存储装置1200的多存储芯片的启用和编程操作,例如,联接至通道1(1205)的芯片0(1210)和芯片1(1230)。

参照图13,当对应于从主机102接收的写入命令的写入数据被编程至作为被联接至相同通道并共享数据总线的、选自包括在存储装置150中的多个存储芯片的任意存储芯片的多存储芯片例如芯片0(1300)和芯片1(1350)时,控制器130可在时间点t0将芯片启用(CE)信号1302和1352传输至芯片0(1300)和芯片1(1350)以启用芯片0(1300)和芯片1(1350)。例如,写入数据可被编程至芯片0(1300)且写入数据的备份数据可被编程至芯片1(1350)或写入数据或相同模式的写入数据可被编程至芯片0(1300)和芯片1(1350)。

然后,控制器130可在从t0-t1的时间段期间传输命令锁存启用(CLE)信号1306和1356。如上所述,控制器130可生成用于被编程至芯片0(1300)和芯片1(1350)的数据的一个描述符,且然后将包含描述符的如芯片0(1300)的输入/输出(I/O)信号1308和芯片1(1350)的输入/输出(I/O)信号1358的命令1320和1370传输至芯片0(1300)和芯片1(1350)。

此外,在从t1-t2的时间段期间,控制器130可传输地址锁存启用信号1304和1354,并将用于被传输至芯片0(1300)和芯片1(1350)的共享数据总线的如它们的I/O信号1308和1358的写入数据的地址1322和1372传输至芯片0(1300)和芯片1(1350)。

此时,当对应于从主机102接收的写入命令的写入数据被编程至包括在芯片0(1300)中的多个平面或包括在多个平面中的多个块中的芯片0(1300)的不同平面或不同存储块时,例如,当写入数据和备份数据或相同写入数据或相同模式的写入数据被编程至芯片0(1300)的第一平面和第二平面或芯片0(1300)的第一平面的第一存储块和第二存储块时,控制器130可在从t1-t2的时间段期间传输用于芯片0(1300)的第一平面或第一存储块的如芯片0(1300)的I/O信号1308的地址,且然后在时间点t2传输用于芯片0(1300)的第二平面或第二存储块的如芯片0(1300)的I/O信号1308的地址。

此外,在从t2-t3的时间段期间,控制器130可通过联接至相同通道的其共享数据总线将如芯片0(1300)的I/O信号1308和芯片1(1350)的I/O信号1358的写入数据1324和1374传输至芯片0(1300)和芯片1(1350)。即,根据用于在从t1-t2的时间段期间传输的如芯片0(1300)的I/O信号1308和芯片1(1350)的I/O信号1358的写入数据的地址1322和1372,控制器130可在从t2-t3的时间段期间通过它们共享的数据总线将如它们的I/O信号1308和1358的写入数据1324和1374传输至芯片0(1300)和芯片1(1350)。因此,通过共享的数据总线传输的写入数据1324和1374可被编程至芯片0(1300)和芯片1(1350)。

如上所述,控制器130可将芯片启用信号1302和1352和被编程至多存储芯片的数据例如包含用于写入数据的一个描述符的命令1320和1370、用于写入数据的地址1322和1372和写入数据1324和1374传输至芯片0(1300)和芯片1(1350),即,同时多存储芯片通过芯片0(1300)和芯片1(1350)的共享的数据总线被被联接至相同的通道。因此,被 联接至相同通道并共享数据总线的存储装置1200的多存储芯片可同时接收写入数据,例如,写入数据和备份数据或相同写入数据或相同模式的写入数据,且写入数据可同时通过一个共享的数据总线而不是对应于各自的多存储芯片的多个数据总线被编程至多存储芯片。现在,参照图14,将更详细地描述在根据本发明的一个实施例的存储系统中处理数据的操作。

现在参照图14,在步骤S1410中,当写入命令被从主机接收时,存储系统可检查对应于写入命令的写入数据或检查写入数据是否被编程至多个存储芯片中的多存储芯片。

在步骤S1420中,当对应于写入命令的写入数据被编程至多存储芯片时,存储系统可通过共享的数据总线启用多存储芯片使得写入数据被编程至联接至相同通道并共享数据总线的多存储芯片,例如,写入数据和写入数据的备份数据或相同写入数据或相同模式的写入数据被编程至多存储芯片。

然后,在步骤S1430中,存储系统可通过共享的数据总线将写入数据传输至多存储芯片使得同时写入数据被编程至多存储芯片。例如,写入数据和写入数据的备份数据或相同写入数据或相同模式的写入数据可同时被编程至多存储芯片。

已经参照图12和图13详细描述了用于对应于从主机接收的写入命令的写入数据的写入操作或特别是将写入数据编程至存储装置的多个存储芯片中的多存储芯片的操作,即,根据本发明的实施例的数据处理操作。因此,在此将省略其详细描述。

根据本发明的一个实施例,存储系统及其操作方法可使其复杂性和性能下降最小化,从而快速且稳定地将数据处理至存储装置。

尽管为了说明目的已经描述了各种实施例,但对于本领域技术人员将显而易见的是,在不脱离如权利要求所限定的本发明的精神和范围的情况下可以做出各种改变和变型。

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