电压产生电路及半导体存储装置的制作方法

本申请享有以日本专利申请2015-180095号(申请日：2015年9月11日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种具备具有升压电路的电压产生电路的半导体存储装置。

背景技术：

例如，NAND型闪速存储器等半导体存储装置为了进行数据写入、删除及读出动作而需要高于从外部电源供给的电源电压的电压。因此，半导体存储装置具备使电源电压升压的电压产生电路。

技术实现要素：

本发明的实施方式提供一种能够削减峰值电流及消耗电力的电压产生电路及半导体存储装置。

实施方式的电压产生电路具备：第1调整电路，调整第1电压并输出第2电压；第1晶体管，根据第1控制电压而将所述第2电压传送或遮断；第1升压电路，使所述第2电压升压；第2晶体管，根据所述第1控制电压，将所述第1电压传送或遮断；第2升压电路，使所述第1电压升压；以及第2调整电路，比较从所述第1及第2升压电路输出的输出电压与第1参照电压，并输出与比较结果相应的所述第1控制电压。

附图说明

图1是表示第1实施方式的半导体存储装置的全体构成的图。

图2是表示第1实施方式的电压产生电路的构成的图。

图3是表示第1实施方式的升压电路的构成的图。

图4(a)及(b)是表示第1实施方式的电压产生电路的动作的图。

图5(a)及(b)是表示第1实施方式的电压产生电路的动作的图。

图6是表示第1实施方式的电压产生电路的动作的图。

图7是表示第1实施方式的变化例中的电压产生电路的构成的图。

图8是表示第1实施方式的电压产生电路的峰值电流削减效果的图。

图9是表示所述峰值电流削减效果显著表现的时序的图。

图10是表示第2实施方式的电压产生电路的构成的图。

图11是表示第2实施方式的电压产生电路的动作的图。

具体实施方式

以下，参照附图对实施方式进行说明。另外，在以下的说明中，对具有相同功能及构成的构成要素附加共通的参照符号。此处，作为具备电压产生电路的半导体存储装置，列举将存储单元晶体管在半导体基板上二维配置而成的平面型NAND型闪速存储器为例进行说明。

[1]第1实施方式

对第1实施方式的具备电压产生电路的半导体存储装置进行说明。

[1-1]半导体存储装置的全体构成

使用图1对第1实施方式的半导体存储装置的全体构成进行说明。

如图所示，NAND型闪速存储器100具备核心部110及周边电路120。

核心部110具备存储单元阵列111、行解码器112、及读出放大器113。

存储单元阵列111具备作为多个非易失性存储单元晶体管的集合的多个区块BLK0、BLK1、…。以下，在表述区块BLK的情况下，是表示区块BLK0、BLK1、…的各者。1个区块BLK内的数据是例如统括地被删除。另外，数据的删除范围并不限定于1个区块BLK，可将多个区块统括地删除，也可将1个区块BLK内的一部分的区域统括地删除。

此外，关于数据的删除例如记载于“非易失性半导体存储装置”的2010年1月27日申请的美国专利申请12/694,690号。此外，记载于“非易失性半导体存储装置”的2011年9月18日申请的美国专利申请13/235,389号。所述专利申请的全部内容以参照的方式援用于本申请说明书。

区块BLK具备由存储单元晶体管串列连接的多个NAND串114。存储单元晶体管是在半导体基板上二维地排列。另外，1个区块所含的NAND串114的数为任意。

NAND串114的各者包含例如16个存储单元晶体管MC0、MC1、…、MC15、及选择晶体管ST1、ST2。以下，在表述存储单元晶体管MC的情况下，是表示存储单元晶体管MC0～MC15的各者。

存储单元晶体管MC具备包含控制栅极及电荷储存层的层叠栅极，非挥发地保持数据。另外，存储单元晶体管MC可为电荷储存层使用绝缘膜的MONOS(Metal-Oxide-Nitride-Oxide-Silicon)型，也可为电荷储存层使用导电膜的FG(Floating Gate)型。而且，存储单元晶体管MC的个数并不限于16个，也可为8个或32个、64个、128个等，其个数并无限定。

存储单元晶体管MC0～MC15使其源极或漏极串列连接。该串列连接的一端侧的存储单元晶体管MT0的漏极是连接于选择晶体管ST1的源极，另一端侧的存储单元晶体管MT15的源极是连接于选择晶体管ST2的漏极。

位于区块BLK内的选择晶体管ST1的栅极是共通连接于同一选择栅极线。在图1的例中，位于区块BLK0的选择晶体管ST1的栅极是共通连接于选择栅极线SGD0，位于区块BLK1的未图示的选择晶体管ST1的栅极是共通连接于选择栅极线SGD1。同样地，位于区块BLK0的选择晶体管ST2的栅极是共通连接于选择栅极线SGS0，位于区块BLK1的未图示的选择晶体管ST2的栅极是共通连接于选择栅极线SGS1。以下，在表述选择栅极线SGD的情况下，是表示选择栅极线SGD0、SGD1、…的各者，在表述选择栅极线SGS的情况下，是表示选择栅极线SGS0、SGS1、…的各者。

此外，区块BLK内的各NAND串114的存储单元晶体管MC的控制栅极分别共通连接于字线WL0～WL15。即、各NAND串114的存储单元晶体管MC0的控制栅极是共通连接于字线WL0。同样地，存储单元晶体管MC1～MC15的控制栅极的各者是共通连接于字线WL1～WL15的各者。

此外，存储单元阵列111内呈矩阵状配置的NAND串114之中，位于同一列的NAND串114的选择晶体管ST1的漏极分别共通连接于位线BL0、BL1、…、BLn(n为0以上的自然数)。即，位线BL0～BLn的各者是在多个区块BLK间共通地连接于NAND串114。以下，在表述位线BL的情况下，是表示位线BL0、BL1、…、BLn的各者。

此外，位于区块BLK内的选择晶体管ST2的源极是共通连接于源极线SL。即，源极线SL是在例如多个区块BLK间共通连接于NAND串114。

行解码器112在例如数据的写入、及读出时对区块BLK的地址或页的地址进行解码，选择与成为写入及读出的对象的页对应的字线。行解码器112还对选择字线WL、非选择字线WL、选择栅极线SGD、及SGS施加适当的电压。

读出放大器113在数据的读出时对从存储单元晶体管MC读出至位线BL的数据进行读出及放大。此外，在数据的写入时，将写入数据传送至存储单元晶体管MC。

周边电路120具备定序器121、电压产生电路122、寄存器123、及驱动器124。

定序器121控制NAND型闪速存储器100全体的动作。

电压产生电路122产生数据的写入、读出、及删除所需的电压，并供给至驱动器124。电压产生电路122具备多个升压电路。关于电压产生电路122将在下文详细叙述。

驱动器124将数据的写入、读出、及删除所需的电压供给至行解码器112、读出放大器113、及源极线SL。行解码器112及读出放大器113将从驱动器124供给的电压传送至存储单元晶体管MC。

寄存器123保持各种信号。例如，保持数据的写入或删除动作的状态，并据此向例如外部的控制器通知动作是否正常结束。此外，寄存器123也能够保持各种表。

此外，在所述说明中，列举将存储单元晶体管在半导体基板上二维配置而成的平面型NAND型闪速存储器为例进行说明，但本实施方式也可应用于将存储单元晶体管在半导体基板上三维配置而成的三维层叠型的非易失性半导体存储器。

关于三维层叠型的非易失性半导体存储器的存储单元阵列的构成，例如记载于“三维层叠非易失性半导体存储器”的2009年3月19日申请的美国专利申请12/407,403号。此外，记载于“三维层叠非易失性半导体存储器”的2009年3月18日申请的美国专利申请12/406,524号、“非易失性半导体存储装置”的2011年9月22日申请的美国专利申请13/816,799号、“半导体存储器及其制造方法”的2009年3月23日申请的美国专利申请12/532,030号。所述专利申请的全部内容以参照的方式援用于本申请说明书。

[1-2]电压产生电路

接下来，对NAND型闪速存储器100具备的电压产生电路122的构成进行说明。

[1-2-1]电路构成

使用图2对电压产生电路122的电路构成进行说明。

电压产生电路122具有调节器(或误差放大器)RE1、RE2、升压电路CP1、CP2、n通道MOS场效晶体管(以下称为nMOS晶体管)QN1、p通道MOS场效晶体管(以下称为pMOS晶体管)QP1、QP2、及电阻R1、R2。另外，nMOS晶体管QN1为空乏型的晶体管。

电压产生电路122所包含的所述电路元件的连接是以如下方式进行。

在nMOS晶体管QN1的漏极供给有外部电源VCC。nMOS晶体管QN1的源极连接于pMOS晶体管QP1的源极。而且，nMOS晶体管QN1的源极经由电阻R1而连接于调节器RE1的非反转输入端子(+)。在调节器RE1的反转输入端子(-)供给有参照电压VREF1。调节器RE1的输出端子连接于nMOS晶体管QN1的栅极。pMOS晶体管QP1的漏极连接于升压电路CP1。

此外，在pMOS晶体管QP2的源极供给有外部电源VCC。pMOS晶体管QP2的漏极连接于升压电路CP2。

升压电路CP1、CP2的输出部经由电阻R2而连接于调节器RE2的非反转输入端子(+)。在调节器RE2的反转输入端子(-)供给有参照电压VREF2。调节器RE2的输出端子连接于pMOS晶体管QP1的栅极及pMOS晶体管QP2的栅极。

接下来，使用图3对升压电路CP1、CP2的电路构成进行说明。

升压电路CP1(或CP2)具有nMOS晶体管QN11、QN12、…、QN16、电容器C1、C2、…、C4、及缓冲器BU1、BU2。在缓冲器BU1、BU2的电源端子供给有电压VSUP1(或VSUP2)。在缓冲器BU1的输入端子供给有时钟信号CLK，在缓冲器BU2的输入端子供给有时钟信号CLKn。在电容器C3的一端供给有时钟信号CLKg，在电容器C4的一端供给有时钟信号CLKgn。

若升压电路CP1的输入部供给有电压VSUP1，则升压电路CP1将电压VSUP1升压至2倍的电压，并输出电压VOUT1(＝VSUP1×2)。此外，若升压电路CP2的输入部供给有电压VSUP2，则升压电路CP2将电压VSUP2升压至2倍的电压，并输出电压VOUT2(＝VSUP2×2)。

[1-2-2]动作

使用图2、图4、图5及图6，对电压产生电路122的动作进行说明。

以下，作为动作例而叙述外部电源VCC为2.5V的情况、及外部电源VCC为3.7V的情况。此处，假定pMOS晶体管QP1、QP2的阈值电压为0.7V。

(1)外部电源VCC为2.5V的情况

外部电源VCC(2.5V)被输入至pMOS晶体管QP2的源极。pMOS晶体管QP2根据供给至栅极的控制电压VRE2，在断开状态及导通状态之间移行，并根据其状态而从漏极向升压电路CP2供给外部电源VCC。pMOS晶体管QP2在控制电压VRE2为“VCC-Vth”(1.8V)以下时变成导通状态，在高于1.8V时变成断开状态。关于控制电压VRE2的输出动作将在下文叙述。

此处，如图4(b)所示，例如控制电压VRE2为1.8V，所以pMOS晶体管QP2为导通状态。因此，pMOS晶体管QP2将输入至源极的外部电源VCC供给至升压电路CP2。将供给至该升压电路CP2的电压表述为电压VSUP2。升压电路CP2使电压VSUP2升压后输出电压VOUT2。

此外，外部电源VCC(2.5V)被输入至空乏型的nMOS晶体管QN1的漏极。于是，由于nMOS晶体管QN1为导通状态，所以对nMOS晶体管QN1的源极传送2.5V。将该源极的电压表述为电压VSUP。

电压VSUP(2.5V)经由电阻R1输入至调节器RE1的非反转输入端子(+)。将输入至该非反转输入端子(+)的电压表述为监控电压VSUP_MON。在调节器RE1的反转输入端子(-)输入有参照电压VREF1。

调节器RE1比较监控电压VSUP_MON及参照电压VREF1，并输出与其比较结果相应的控制电压VRE1。即，调节器RE1取监控电压VSUP_MON与参照电压VREF1的差，并根据该差量以电压VSUP变成固定的电压(此处例如为2.7V)的方式调整控制电压VRE1。但，当外部电源VCC低于2.7V时，电压VSUP变成与外部电压VCC相同的电压。此处，由于外部电源VCC为2.5V，所以电压VSUP变成与外部电压VCC相同的2.5V。此外，在外部电源VCC的容许电压的下限值VCCmin与电压VSUP之间，成立“VSUP＞VCCmin”。

电压VSUP(2.5V)被输入至pMOS晶体管QP1的源极。pMOS晶体管QP1根据供给至栅极的控制电压VRE2，在断开状态与导通状态之间移行，并根据其状态从漏极向升压电路CP1供给电压VSUP。pMOS晶体管QP1在控制电压VRE2为“VSUP-Vth”(1.8V)以下时变成导通状态，在高于1.8V时变成断开状态。

此处，如图4(a)所示，由于控制电压VRE2为1.8V，所以pMOS晶体管QP1变成导通状态。因此，pMOS晶体管QP1将输入至源极的电压VSUP供给至升压电路CP1。将供给至该升压电路CP1的电压表述为电压VSUP1。升压电路CP1使电压VSUP1升压后输出电压VOUT1。

将2个电压VOUT1与VOUT2相加，变成输出电压VOUT。该输出电压VOUT经由电阻R2被输入至调节器RE2的非反转输入端子(+)。将输入至该非反转输入端子(+)的电压表述为监控电压VOUT_MON。在调节器RE2的反转输入端子(-)输入有参照电压VREF2。调节器RE2取监控电压VOUT_MON与参照电压VREF2的差，并根据该差量以输出电压VOUT变成固定电压的方式调整控制电压VRE2。由此，输出电压VOUT被控制为所需的固定电压。

这样，在外部电源VCC为2.5V的情况下，pMOS晶体管QP1、QP2均变成导通状态，对升压电路CP1、CP2均供给2.5V。因此，如图6所示，升压电路CP1、CP2均运转，使电压VSUP1、VSUP2分别升压。由此，使输出电压VOUT升压至所需的固定电压为止。

经升压的输出电压在例如数据的写入、删除及读出的任一动作时被供给至连接于存储单元MC的字线WL。

(2)外部电源VCC为3.7V的情况

外部电源VCC(3.7V)被输入至pMOS晶体管QP2的源极。如图5(b)所示，由于例如供给至栅极的控制电压VRE2为3.0V，所以pMOS晶体管QP2为导通状态。因此，pMOS晶体管QP2将输入至源极的外部电源VCC作为电压VSUP2而供给至升压电路CP2。升压电路CP2使电压VSUP2升压后输出电压VOUT2。

此外，外部电源VCC(3.7V)被输入至空乏型的nMOS晶体管QN1的漏极。于是，通过被调节器RE1控制的nMOS晶体管QN1而使外部电源VCC降压，如图5(a)所示，nMOS晶体管QN1的源极电压变成电压VSUP(2.7V)。

电压VSUP(2.7V)经由电阻R1而作为监控电压VSUP_MON输入至调节器RE1的非反转输入端子。调节器RE1取监控电压VSUP_MON与参照电压VREF1的差，并根据该差量以电压VSUP变成固定电压的方式调整控制电压VRE1。由此，电压VSUP于此处被固定地控制为2.7V。

电压VSUP(2.7V)被输入至pMOS晶体管QP1的源极。此时，如图5(a)所示，由于从调节器RE2输出的控制电压VRE2为3.0V，所以pMOS晶体管QP1为断开状态。因此，pMOS晶体管QP1不将输入至源极的电压VSUP供给至升压电路CP1。

升压电路CP1不输出电压VOUT1，从升压电路CP2输出的电压VOUT2变成输出电压VOUT。该输出电压VOUT经由电阻R2而作为监控电压VOUT_MON输入至调节器RE2的非反转输入端子(+)。调节器RE2取监控电压VOUT_MON与参照电压VREF2的差，并根据该差量以输出电压VOUT变成固定电压的方式调整控制电压VRE2。由此，电压VOUT被控制成所需的固定电压。

这样，在外部电源VCC为3.7V的情况下，pMOS晶体管QP1为断开状态，pMOS晶体管QP2为导通状态，仅向升压电路CP2供给外部电源VCC(3.7V)。因此，如图6所示，仅升压电路CP2运转，使电压VSUP2升压。由此，使输出电压VOUT升压至所需的固定电压为止。

经升压的输出电压在例如数据的写入、删除及读出的任一动作时被供给至连接于存储单元MC的字线WL。或者，输出电压被用于供给至字线WL的电压的产生。

[1-3]变化例

第1实施方式所示的升压电路CP1、CP2也可使用具有多段图3的电路的升压电路。此外，升压电路CP1及CP2也可使用以不同段数具有图3的电路的升压电路。此处，作为变化例表示升压电路CP1使用具有2段图3的电路的升压电路的例。以下，对与第1实施方式不同的方面进行说明。

[1-3-1]电压产生电路

使用图7对变化例的电压产生电路的构成进行说明。变化例的电压产生电路具备升压电路CP1a。升压电路CP1a是将图3所示的电路连接2段而成。该升压电路CP1a使输入的电压VSUP1升压至3倍并输出电压VOUT1(＝VSUP1×3)。升压电路CP2是与第1实施方式同样地使输入的电压VSUP2升压至2倍并输出电压VOUT2(＝VSUP2×2)。

在此种电压产生电路中，与第1实施方式同样地，当外部电源VCC较低时(例如2.5V)，升压电路CP1a、CP2两者运转。另一方面，当外部电源VCC较高时(例如3.7V)，仅升压电路CP2运转。

[1-4]第1实施方式的效果

根据第1实施方式，可提供一种具备能够根据外部电源的变动而变更升压电路的动作数，且能够削减升压动作时的峰值电流及消耗电力的电压产生电路的半导体存储装置。

以下，详细说明第1实施方式的效果。

例如，NAND型闪速存储器等半导体存储装置具备具有多个升压电路的电压产生电路。该电压产生电路中，有为了控制升压电路的输出电压而控制外部电源VCC(电压产生电路的输入电压)的电压的情况(比较例)。在该情况下，维持运转升压电路的状态而抑制外部电源的电压，所以难以削减运转中的升压电路的峰值电流及消耗电力。

相对于此，在本实施方式中，能够根据外部电源VCC的电压值控制升压电路的动作数，停止不必要的升压电路，由此能够削减峰值电流及消耗电力。

图8表示使用本实施方式的情况与不使用本实施方式的情况(比较例)时的电压产生电路的峰值电流的变化。如图8所示，在本实施方式中，与比较例相比能够将电压产生电路的升压动作时的电流值的峰值抑制得较低。

图9表示半导体存储装置的电压产生电路中流过的电流Icc的推移。例如，峰值电流的削减效果较大的，如图9所示，为电压产生电路的起动时、或数据的写入、删除及读出动作中的字线电压的上升时。所述时序为相比其他动作时峰值电流变大的时序，所以其削减效果较大。

此外，具有如下的优点。在本实施方式中，是使从运转状态向不运转状态迁移的升压电路的动作类比的变化，所以升压电路的动作数变化时的输出电压的变动非常小。此外，升压电路的输出电压对外部电源VCC具有最大的依存性，本实施方式中根据外部电源VCC的变动能够容易地控制升压电路的动作数。

而且，在变化例中，能够对外部电源VCC的更广的电压范围确保升压能力，且能够削减消耗电力。详细来说，即便于外部电源较低的情况下，升压电路CP1a也具备较高的升压能力，所以能够将外部电源升压至所需的电压为止。

[2]第2实施方式

在第2实施方式中，作为控制向升压电路的电压供给的晶体管，具备阈值电压不同的多个晶体管。以下，对与第1实施方式不同的方面进行说明。

[2-1]电压产生电路

[2-1-1]电路构成

使用图10对第2实施方式的电压产生电路的构成进行说明。

如图所示，nMOS晶体管QN1及pMOS晶体管QP1的源极连接于pMOS晶体管QP2的源极。pMOS晶体管QP2的漏极连接于升压电路CP2。调节器RE2的输出端子连接于pMOS晶体管QP2的栅极。

此外，电压产生电路具备pMOS晶体管QP3及升压电路CP3。在pMOS晶体管QP3的源极供给有外部电源VCC。pMOS晶体管QP3的漏极连接于升压电路CP3。调节器RE2的输出端子连接于pMOS晶体管QP3的栅极。而且，升压电路CP1、CP2、CP3的各者具有图3所示的电路。

[2-1-2]动作

使用图11对第2实施方式的电压产生电路的动作进行说明。

外部电源VCC于例如3.7V～2.5V之间变动。以下，作为动作例叙述外部电源VCC为3.7V、3.3V、2.8V、2.5V的情况下的动作。假定pMOS晶体管QP1及QP3的阈值电压为0.7V，pMOS晶体管QP2的阈值电压为0.5V。

(1)外部电源VCC为3.7V以下且高于3.3V的情况

在外部电源VCC为3.7V以下且高于3.3V的情况下，以如下方式动作。此处，以外部电源VCC为3.7V的情况为例进行说明。

首先，外部电源VCC(3.7V)被输入至pMOS晶体管QP3的源极。pMOS晶体管QP3根据供给至栅极的控制电压VRE2，在断开状态与导通状态之间移行，并根据其状态从漏极向升压电路CP3供给外部电源VCC。pMOS晶体管QP3在控制电压VRE2为“VCC-Vth”(3.0V)以下时变成导通状态，在高于3.0V时变成断开状态。关于控制电压VRE2的输出动作在下文叙述。

此处，例如控制电压VRE2为3.0V，所以pMOS晶体管QP3为导通状态(S1)。因此，pMOS晶体管QP3将输入至源极的外部电源VCC供给至升压电路CP3。将供给至该升压电路CP3的电压表述为电压VSUP3。升压电路CP3使电压VSUP3升压后输出电压VOUT3。

此外，外部电源VCC(3.7V)被输入至空乏型的nMOS晶体管QN1的漏极。于是，通过被调节器RE1控制的nMOS晶体管QN1使外部电源VCC降压，nMOS晶体管QN1的源极电压变成电压VSUP(2.7V)。调节器RE1取监控电压VSUP_MON与参照电压VREF1的差，并根据该差以电压VSUP变成固定电压(此处为2.7V)的方式调整控制电压VRE1。

电压VSUP(2.7V)被输入至pMOS晶体管QP1的源极。pMOS晶体管QP1在供给至栅极的控制电压VRE2为“VSUP-Vth”(2.0V)以下时变成导通状态，在高于2.0V时变成断开状态。此处，由于控制电压VRE2为3.0V，因此pMOS晶体管QP1为断开状态。因此，pMOS晶体管QP1不将输入至源极的电压VSUP供给至升压电路CP1。

此外，电压VSUP(2.7V)被输入至pMOS晶体管QP2的源极。pMOS晶体管QP2在供给至栅极的控制电压VRE2为“VSUP-Vth”(2.2V)以下时变成导通状态，在高于2.2V时变成断开状态。此处，由于控制电压VRE2为3.0V，所以pMOS晶体管QP2为断开状态。因此，pMOS晶体管QP2不将输入至源极的电压VSUP供给至升压电路CP2。

这样，在外部电源VCC为3.7V的情况下，pMOS晶体管QP1、QP2为断开状态，pMOS晶体管QP3为导通状态，因此不输出电压VOUT1、VOUT2，而仅输出电压VOUT3。因此，电压VOUT3变成输出电压VOUT。

输出电压VOUT经由电阻R2输入至调节器RE2的非反转输入端子(+)。在调节器RE2的反转输入端子(-)输入有参照电压VREF2。调节器RE2取监控电压VOUT_MON与参照电压VREF2的差，并根据该差量以输出电压VOUT变成固定电压的方式调整控制电压VRE2。由此，使输出电压VOUT升压至所需的固定电压为止。

(2)外部电源VCC为3.3V以下且高于2.8V的情况

在外部电源VCC为3.3V以下且高于2.8V的情况下，以如下方式动作。此处，以外部电源VCC为3.3V的情况为例进行说明。

外部电源VCC(3.3V)被输入至pMOS晶体管QP3的源极。pMOS晶体管QP3于供给至栅极的控制电压VRE2为“VCC-Vth”(2.6V)以下时变成导通状态，在高于2.6V时变成断开状态。此处，例如控制电压VRE2为2.1V，所以pMOS晶体管QP3为导通状态，从其漏极向升压电路CP3供给外部电源VCC。升压电路CP3使电压VSUP3升压后输出电压VOUT3。

此外，外部电源VCC(3.3V)被输入至空乏型的nMOS晶体管QN1的漏极。于是，通过被调节器RE1控制的nMOS晶体管QN1使外部电源VCC降压，nMOS晶体管QN1的源极电压变成电压VSUP(2.7V)。

电压VSUP(2.7V)被输入至pMOS晶体管QP1的源极。pMOS晶体管QP1在控制电压VRE2为“VSUP-Vth”(2.0V)以下时变成导通状态，在高于2.0V时变成断开状态。此处，由于控制电压VRE2为2.1V，所以pMOS晶体管QP1为断开状态。因此，pMOS晶体管QP1不将输入至源极的电压VSUP供给至升压电路CP1。

此外，电压VSUP(2.7V)被输入至pMOS晶体管QP2的源极。pMOS晶体管QP2在控制电压VRE2为“VSUP-Vth”(2.2V)以下时变成导通状态，在高于2.2V时变成断开状态。此处，由于控制电压VRE2为2.1V，所以pMOS晶体管QP2为导通状态(S2)。因此，pMOS晶体管QP2将输入至源极的电压VSUP供给至升压电路CP2。升压电路CP2使电压VSUP2升压后输出电压VOUT2。

这样，在外部电源VCC为3.3V的情况下，pMOS晶体管QP1为断开状态，pMOS晶体管QP2、QP3为导通状态，所以不输出电压VOUT1，而输出电压VOUT2及电压VOUT3。因此，将电压VOUT2与电压VOUT3相加所得的电压变成输出电压VOUT。输出电压VOUT被调节器RE2控制而升压至所需的固定电压为止。

(3)外部电源VCC为2.8V以下且2.7V以上的情况

在外部电源VCC为2.8V以下且2.7V以上的情况下，以如下方式动作。此处，以外部电源VCC为2.8V的情况为例进行说明。

外部电源VCC(2.8V)被输入至pMOS晶体管QP3的源极。pMOS晶体管QP3在控制电压VRE2为“VCC-Vth”(2.1V)以下时变成导通状态，在高于2.1V时变成断开状态。此处，例如控制电压VRE2为1.9V，所以pMOS晶体管QP3变成导通状态，从其漏极向升压电路CP3供给外部电源VCC。升压电路CP3使电压VSUP3升压后输出电压VOUT3。

此外，外部电源VCC(2.8V)被输入至空乏型的nMOS晶体管QN1的漏极。于是，通过被调节器RE1控制的nMOS晶体管QN1使外部电源VCC降压，nMOS晶体管QN1的源极电压变成电压VSUP(2.7V)。

电压VSUP(2.7V)被输入至pMOS晶体管QP1的源极。pMOS晶体管QP1在控制电压VRE2为“VSUP-Vth”(2.0V)以下时变成导通状态，在高于2.0V时变成断开状态。此处，由于控制电压VRE2为1.9V，所以pMOS晶体管QP1为导通状态(S3)。因此，pMOS晶体管QP1将输入至源极的电压VSUP供给至升压电路CP1。升压电路CP1使电压VSUP1升压后输出电压VOUT1。

此外，电压VSUP(2.7V)被输入至pMOS晶体管QP2的源极。pMOS晶体管QP2在控制电压VRE2为“VSUP-Vth”(2.2V)以下时变成导通状态，在高于2.2V时变成断开状态。此处，由于控制电压VRE2为1.9V，所以pMOS晶体管QP2为导通状态。因此，pMOS晶体管QP2将输入至源极的电压VSUP供给至升压电路CP2。升压电路CP2使电压VSUP2升压后输出电压VOUT2。

这样，在外部电源VCC为2.8V的情况下，pMOS晶体管QP1、QP2、QP3为导通状态，所以输出电压VOUT1、VOUT2、VOUT3。因此，将电压VOUT1、VOUT2、VOUT3相加所得的电压变成输出电压VOUT。输出电压VOUT被调节器RE2控制而升压至所需的固定电压为止。

(4)外部电源VCC低于2.7V且为2.5V以上的情况

在外部电源VCC低于2.7V且为2.5V以上的情况下，以如下方式动作。此处，以外部电源VCC为2.5V的情况为例进行说明。

外部电源VCC(2.5V)被输入至pMOS晶体管QP3的源极。pMOS晶体管QP3在控制电压VRE2为“VCC-Vth”(1.8V)以下时变成导通状态，在高于1.8V时变成断开状态。此处，例如控制电压VRE2为1.8V，所以pMOS晶体管QP3变成导通状态，从其漏极向升压电路CP3供给外部电源VCC。升压电路CP3使电压VSUP3升压后输出电压VOUT3。

此外，外部电源VCC(2.5V)被输入至空乏型的nMOS晶体管QN1的漏极。于是，由于nMOS晶体管QN1为导通状态，所以向nMOS晶体管QN1的源极传送2.5V。

电压VSUP(2.5V)被输入至pMOS晶体管QP1的源极。pMOS晶体管QP1在控制电压VRE2为“VSUP-Vth”(1.8V)以下时变成导通状态，在高于1.8V时变成断开状态。此处，由于控制电压VRE2为1.8V，所以pMOS晶体管QP1为导通状态。因此，pMOS晶体管QP1将输入至源极的电压VSUP供给至升压电路CP1。升压电路CP1使电压VSUP1升压后输出电压VOUT1。

此外，电压VSUP(2.5V)被输入至pMOS晶体管QP2的源极。pMOS晶体管QP2在控制电压VRE2为“VSUP-Vth”(2.0V)以下时变成导通状态，在高于2.0V时变成断开状态。此处，由于控制电压VRE2为1.8V，所以pMOS晶体管QP2为导通状态。因此，pMOS晶体管QP2将输入至源极的电压VSUP供给至升压电路CP2。升压电路CP2使电压VSUP2升压后输出电压VOUT2。

这样，在外部电源VCC为2.5V的情况下，由于pMOS晶体管QP1、QP2、QP3为导通状态，所以输出电压VOUT1、VOUT2、VOUT3。因此，将电压VOUT1、VOUT2、VOUT3相加所得的电压变成输出电压VOUT。输出电压VOUT被调节器RE2控制而升压至所需的固定电压为止。

[2-2]变化例

与第1实施方式的变化例同样地，第2实施方式所示的升压电路CP1、CP2、CP3也可使用具有多段图3的电路的升压电路。此外，升压电路CP1、CP2、CP3的各者也可使用以不同段数具有图3的电路的升压电路。

[2-3]第2实施方式的效果

在第2实施方式中，将控制向升压电路的电压供给的晶体管的阈值电压设定为互不相同者，能够根据外部电源的变动变更升压电路的动作数以具备适当的升压能力。例如，在所述动作例中，当外部电源VCC为2.5V以上且2.8V以下时，运转3个升压电路，当外部电源VCC高于2.8V且为3.3V以下时，运转2个升压电路，当外部电源VCC高于3.3V且为3.7V以下时，运转1个升压电路。

由此，能够于保持必要升压能力的状态下消除升压电路的不必要的运转，从而能够削减峰值电流及消耗电力。

[3]其他变化例等

无关于非易失性存储器(例如NAND型闪速存储器)、易失性存储器、系统LSI等，第1、第2及第3实施方式均能应用于具备例如电压产生电路、电源电路、电荷泵等的各种半导体装置。

另外，在各实施方式及变化例中，

(1)在读出动作中，

A电平的读出动作中对被选择的字线施加的电压为例如0V～0.55V之间。并不限定于此，也可为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V任一个之间。

B电平的读出动作中对被选择的字线施加的电压为例如1.5V～2.3V之间。并不限定于此，也可为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V任一个之间。

C电平的读出动作中对被选择的字线施加的电压为例如3.0V～4.0V之间。并不限定于此，也可为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V任一个之间。

作为读出动作的时间(tR)也可为例如25μs～38μs、38μs～70μs、70μs～80μs之间。

(2)写入动作包含编程动作及验证动作。在写入动作中，

编程动作时被选择的字线最初施加的电压为例如13.7V～14.3V之间。并不限定于此，也可为例如13.7V～14.0V、14.0V～14.6V任一个之间。也可变更对第奇数个字线进行写入时的被选择的字线最初施加的电压、与对第偶数个字线进行写入时的被选择的字线最初施加的电压。

将编程动作设为ISPP方式(Incremental Step Pulse Program)时，作为递增的电压可列举例如0.5V左右。

作为对非选择的字线施加的电压也可为例如6.0V～7.3V之间。并不限定于该情况，也可为例如7.3V～8.4V之间，还可为6.0V以下。

也可根据非选择的字线为第奇数个字线、还是第偶数个字线，而变更要施加的通过电压。

作为写入动作的时间(tProg)，也可为例如1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。

(3)在删除动作中，

对形成于半导体基板上部且上方配置有所述存储单元的井最初施加的电压为例如12V～13.6V之间。并不限定于该情况，也可为例如13.6V～14.8V、14.8V～19.0V、19.0～19.8V、19.8V～21V之间。

作为删除动作的时间(tErase)，也可为例如3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。

(4)存储单元的构造为，

在半导体基板(硅基板)上具有介隔膜厚4～10nm的穿隧绝缘膜而配置的电荷储存层。该电荷储存层可为膜厚2～3nm的SiN、或SiON等绝缘膜与膜厚3～8nm的多晶硅的层叠构造。此外，多晶硅中也可添加Ru等金属。在电荷储存层之上具有绝缘膜。该绝缘膜具有例如被膜厚3～10nm的下层High-k膜与膜厚3～10nm的上层High-k膜夹持的膜厚4～10nm的氧化硅膜。High-k膜可列举HfO等。此外，氧化硅膜的膜厚可比High-k膜的膜厚厚。在绝缘膜上经由膜厚3～10nm的功函数调整用材料而形成膜厚30nm～70nm的控制电极。此处，功函数调整用材料为TaO等金属氧化膜、TaN等金属氮化膜。控制电极可使用W等。

此外，在存储单元间能够形成气隙。

虽对本发明的若干实施方式进行了说明，但所述实施方式是作为示例而提示的，并不意图限定发明的范围。所述实施方式能以其他各种形态实施，且在不脱离发明主旨的范围内能够进行各种省略、置换、变更。所述实施方式或其变化包含于发明的范围及主旨，同样包含于权利要求所记载的发明及其均等范围内。

[符号的说明]

100 NAND型闪速存储器

110 核心部

120 周边电路

111 存储单元阵列

112 行解码器

113 读出放大器

114 NAND串

120 周边电路

121 定序器

122 电压产生电路

123 寄存器

124 驱动器

CP1、CP2、CP3 升压电路

RE1、RE2 调节器(或误差放大器)

QN1 空乏型的n通道MOS场效晶体管

QP1、QP2、QP3 p通道MOS场效晶体管