半导体存储装置的制作方法

本申请案享受以日本专利申请案2015-119512号(申请日：2015年6月12日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术：

已知有存储单元呈三维排列的NAND(Not AND，与非)型闪速存储器。

技术实现要素：

本发明的实施方式提供一种动作速度得到提高的半导体存储装置。

实施方式的半导体存储装置具备：存储单元阵列；读出放大器，与所述存储单元阵列连接；第1数据锁存器，与输入输出电路连接；第2数据锁存器，与所述输入输出电路连接；数据总线，连接于所述读出放大器、所述第1数据锁存器及所述第2数据锁存器；以及第3数据锁存器，连接于所述数据总线，且配置在所述读出放大器与所述第1数据锁存器或所述第2数据锁存器之间。

附图说明

图1表示第1实施方式的存储器系统的功能块。

图2表示第1实施方式的存储器的功能块。

图3表示第1实施方式的存储器的块。

图4表示第1实施方式的存储器的读出放大器模块及页面缓冲器的功能块。

图5表示第1实施方式的存储器的读出放大器模块及页面缓冲器的一部分的要素及连接。

图6(a)、6(b)表示每1个单元晶体管2比特的写入之前及之后的单元晶体管的阈值电压的分布。

图7表示第1实施方式的存储器系统中的写入时的时序图。

图8表示第1实施方式的存储器系统中的地址信号的详细情况。

图9表示利用第1实施方式的存储器控制器识别的存储空间与存储器的实际的存储空间的例。

图10表示需要上位页面及下位页面的指定的地址信号的例。

图11表示第1实施方式的存储器系统中的读出时的时序图。

图12表示第1实施方式的存储器系统中的读出时的时序图。

图13表示参考用的存储器系统中的写入时的时序图。

图14表示参考用的存储器系统中的读出时的时序图。

图15表示第2实施方式的存储器的读出放大器模块及页面缓冲器的一部分的要素及连接。

图16表示第2实施方式的存储器的读出放大器模块及页面缓冲器的一部分的要素及连接。

图17表示第2实施方式的存储器系统中的写入时的时序图。

图18表示第2实施方式的存储器系统中的写入时的时序图。

图19表示参考用的存储器系统中的写入时的时序图。

图20表示参考用的存储器系统中的写入时的时序图。

图21表示第3实施方式的存储器的读出放大器模块及页面缓冲器的一部分的要素及连接。

图22表示第3实施方式的存储器的一部分的要素及连接。

图23表示第3实施方式的存储器系统中的写入时的时序图。

图24表示参考用的存储器系统中的写入时的时序图。

具体实施方式

以下，参照附图对实施方式进行记述。在以下的记述中，具有大致相同的功能及构成的构成要素标注相同符号，并省略重复的说明。而且，关于某实施方式的记述全部只要未明示性地或从明性地排除，则也适用为其他实施方式的记述。

[第1实施方式]

1－1.构成

图1表示第1实施方式的存储器系统的功能块。如图1所示，存储器系统1包含NAND型闪速存储器(存储器装置、半导体存储装置)100、存储器控制器(控制器)200。存储器系统1可还包含主机设备300。

主机设备300是对控制器200命令存储器100中的读出、写入、及删除等动作。

控制器200基于来自主机设备300的命令，控制存储器100。控制器200包含主机接口电路201、RAM(random access memory，随机访问存储器)202、CPU(central processing unit，中央处理器)203、缓冲存储器204、及NAND接口电路205。主机接口电路201经由控制器总线而与主机设备300连接，并负责存储器控制器200与主机设备300的通讯。

NAND接口电路205经由NAND总线而与存储器100连接，并负责存储器控制器200与存储器100的通讯。NAND总线包含I/O(input/output，输入输出)总线。I/O总线具有多个(例如8比特)的宽度，传递数据、指令、及地址信号等要素。NAND总线还传送各种控制信号。控制信号包含待命、忙碌信号包含。待命、忙碌信号表示存储器100为待命状态还是忙碌状态。

CPU203控制存储器控制器200的整体的动作。RAM202作为CPU230的作业区域而使用。缓冲存储器204暂时保持发送到存储器100的数据、及从存储器100发送的数据。

存储器100包含多个存储单元，可非易失地存储数据。存储器100具有例如图2所示的要素。图2表示第1实施方式的存储器的功能块。如图2所示，存储器100包含存储单元阵列10、读出放大器模块11、页面缓冲器12、列解码器13、行解码器14、输入输出电路15、电压产生电路16、及定序器17。

存储单元阵列10包含多个(存储器)块BLK(BLK0、BLK1、BLK2、…)。各块BLK包含多个串单元SU(SU0、SU1、SU2…)。各串单元SU包含多个NAND串NS。各串NS包含多个存储单元。在单元阵列10中，设置有位线、字线等配线。

读出放大器模块11感测数据，而且，暂时保持数据。

页面缓冲器12以被称为“页面”的单位保持读出数据及写入数据。1个页面的大小例如为16KB，以下的记述按照该例。

列解码器13接收列地址信号，并基于列地址控制位线与其他要素的连接。行解码器14接收行地址信号，并基于行地址对字线施加各种电压。

输入输出电路15负责控制器200与存储器100之间的信号的授受。

电压产生电路16包含例如电荷泵等，产生数据的写入、读出、及删除所需的电压(电位)。电压产生电路16将所产生的电压供给到读出放大器模块11、页面缓冲器12、列解码器13、行解码器14等。

定序器17控制存储器100的整体的动作。

块BLK具有例如图3所示的要素及连接。图3表示第1实施方式的存储器的块。如图3所示，各NAND串NS包含串联连接的存储单元晶体管MT(MT0～MT7)、及选择栅极晶体管ST1及ST2。单元晶体管MT将数据非易失地保持。单元晶体管MT连接于选择栅极晶体管ST1的一端与选择栅极晶体管ST2的一端之间。

串单元SUx(x为0或1以上的自然数)中的晶体管ST1的栅极连接于选择栅极线SGDx。各晶体管ST2的栅极共用地连接于选择栅极线SGS。

在各串单元SU中，多个串NS的各自的晶体管ST1的另一端连接于不同的位线BL(BL0～BL(k-1))。k为自然数，例如为16KB。各位线BL连接于不同的串单元SU的各自的串NS。

同一的块BLK中的单元晶体管MTm(m为0或7以下的自然数)的控制栅极连接于字线WLm。对1个串单元SU中连接于1根字线WL的单元晶体管MT的组(单元的组)，一次进行数据的写入及读出。此种单元的组的存储空间包含1个或多个页面。1个页面也可包括单元的组中的一部分的单元晶体管MT的存储空间。存储器100可在1个单元晶体管MT中保持2比特以上的数据。在每1个单元晶体管MT保持2比特的数据的情况下，将在1个串单元SU中共有字线WL的单元晶体管MT的各自的上位比特的组称为上位页面，将下位比特的组称为下位页面。

存储单元阵列10也可具有其他构成。存储单元阵列10的构成例如记载在“三维积层非易失性半导体存储器”的2009年3月19日申请的美国专利申请案12/407,403号。而且，记载在“三维积层非易失性半导体存储器”的2009年3月18日申请的美国专利申请案12/406,524号。进而，记载在“非易失性半导体存储装置及其制造方法”的2010年3月25日申请的美国专利申请案12/679,991号、“半导体存储器及其制造方法”的2009年3月23日申请的美国专利申请案12/532,030号。这些专利申请案的整体通过参照而引用于本案说明书中。

读出放大器模块11及页面缓冲器12具有例如图4所示的要素及连接。图4表示第1实施方式的读出放大器模块及页面缓冲器的功能块。如图4所示，读出放大器模块11包含读出放大器SA。读出放大器SA与位线BL连接，并感测被读出到位线BL的数据，而且，将写入数据传送到位线BL。读出放大器SA可对1个页面的大小的数据执行此种感测及传送。读出放大器SA包含多个读出放大器群SAU。各读出放大器群SAU进行多个比特(例如16比特，以下的记述按照该例)的数据的感测及传送。

读出放大器模块11还包含数据锁存器SDL、LDL、及UDL。数据锁存器SDL、LDL、及UDL可分别保持1个页面的大小的数据。数据锁存器SDL包含多个数据锁存器群SDLU。各数据锁存器群SDLU可保持多个比特(例如16比特)的数据。同样地，数据锁存器UDL包含多个数据锁存器群UDLU。各数据锁存器群UDLU可保持多个比特(例如16比特)的数据。进而，数据锁存器LDL也包含多个数据锁存器群LDLU。各数据锁存器群LDLU可保持多个比特(例如16比特)的数据。

页面缓冲器12包含2个数据锁存器XDL0及XDL1。数据锁存器XDL0及XDL1可分别保持1个页面的大小的数据。例如，数据锁存器XDL0包含多个数据锁存器群XDL0U。各数据锁存器群XDL0U可保持多个比特(例如16比特)的数据。数据锁存器XDL1包含多个数据锁存器群XDL1U。各数据锁存器群XDL1U可保持多个比特(例如16比特)的数据。

1个读出放大器群SAU、1个数据锁存器群SDLU、1个数据锁存器群LDLU、1个数据锁存器群UDLU利用数据总线LBUS而相互连接。数据总线LBUS具有16比特的宽度。因此，数据锁存器群SDLU、数据锁存器群LDLU、数据锁存器群UDLU可将16比特的数据并行地相互发送及接收。

1个读出放大器群SAU、1个数据锁存器群SDLU、1个数据锁存器群LDLU、1个数据锁存器群UDLU利用数据总线DBUS，而连接于1个数据锁存器群XDL0及1个数据锁存器群XDL1。数据总线DBUS具有1比特的宽度。因此，数据锁存器群SDLU、LDLU、及UDLU与数据锁存器群XDL0发送及接收各1比特的数据。同样地，数据锁存器群SDLU、LDLU、及UDLU与数据锁存器群XDL1发送及接收各1比特的数据。

利用数据总线LBUS及DBUS而连接的读出放大器群SAU、及数据锁存器群SDLU、LDLU、UDLU、XDL0U及XDL1U构成1个组。利用读出放大器群SAU、及数据锁存器群SDLU、LDLU、UDLU、XDL0U及XDL1U的组，处理16比特的数据。

读出放大器群SAU、及数据锁存器群SDLU、LDLU、UDLU、XDL0U及XDL1U具有图5所示的要素及连接。图5表示1组的读出放大器群SAU、及数据锁存器群SDLU、LDLU、UDLU、XDL0U及XDL1U的要素及连接。

读出放大器群SAU、及数据锁存器群SDLU、LDLU、及UDLU的组包含16个单元U(U[0]～U[15])。

各单元U与1个位线BL连接，且包含1个读出放大器电路SAC、1个数据锁存电路SDLC、1个数据锁存电路LDLC、及1个数据锁存电路UDLC。读出放大器电路SAC感测被读出到所连接的位线BL的数据，而且，将写入数据传送到所连接的位线BL。锁存电路SDLC、LDLC、及UDLC分别保持1比特的数据。在单元U[n](n为0或15以下的自然数)中，读出放大器电路SAC、及数据锁存电路SDLC、LDLC、及UDLC能够分别利用传送栅极而选择性地连接于数据总线LBUS[n]，并能够经由数据总线LBUS[n]而相互连接。数据总线LBUS[0]～LBUS[15]均能够选择性地连接于数据总线DBUS。

各数据锁存器群XDL0U包含数据锁存电路XDL0C[0]～XDL0C[15]。数据锁存电路XDL0C[0]～XDL0C[15]分别能够选择性地连接于数据总线DBUS。

各数据锁存器群XDL1U包含数据锁存电路XDL1C[0]～XDL1C[15]。数据锁存电路XDL1C[0]～XDL1C[15]分别能够选择性地连接于数据总线DBUS。

末尾伴有共用的[n]的要素相互建立关联，在建立关联的要素之间传送数据。即，例如，数据锁存电路XDL0C[0]与数据锁存电路SDLC[0]、UDLC[0]、LDLC[0]授受数据，数据锁存电路XDL1C[1]与数据锁存电路SDLC[1]、UDLC[1]、LDLC[1]授受数据。

数据总线DBUS进而连接于数据总线IOBUS。数据总线IOBUS与数据总线DBUS之间的连接是通过列解码器13而控制。数据总线IOBUS连接于图2的输入输出电路15。来自存储器100的外部的写入数据首先由数据锁存器XDL0或XDL1而接收。同样地，来自单元晶体管MT的读出数据为了向存储器100的外部输出，必须传送到数据锁存器XDL0或XDL1。

1－2.动作

以下记述第1实施方式的存储器系统1的动作的例。记述存储器系统1的各种动作中写入及读出时的控制器200及存储器100的动作。以下的记述是基于每1个单元晶体管MT保持2比特的数据。因此，首先，参照图6，记述每1个单元晶体管MT保持2比特的数据的方法。图6表示每1个单元晶体管2比特的写入之前及之后的单元晶体管的阈值电压分布。

各单元晶体管MT的阈值电压根据所保持的数据取4个值中的任一个。即便为保持相同的2比特数据的多个单元晶体管MT，也可具有相互不同的阈值电压。因此，阈值电压具有分布。阈值分布例如被称为E、A、B、及C电平。图6(a)表示写入之前的状态(删除状态)。如图6(a)所示，单元晶体管MT处于“E”电平。

图6(b)表示写入状态。如图6(b)所示，单元晶体管MT处于E、A、B、或C电平。A电平中的阈值电压高于E电平中的阈值电压。B电平中的阈值电压高于A电平中的阈值电压，C电平中的阈值电压高于B电平中的阈值电压。

4个电平与2比特数据的4个状态建立关联。建立关联的例如以下所述。E电平的单元晶体管MT以在上位比特及下位比特中保持1数据的状态而处理。A电平的单元晶体管MT以在上位比特中保持1数据、在下位比特中保持0数据的状态而处理。B电平的单元晶体管MT以在上位比特及下位比特中保持0数据的状态而处理。C电平的单元晶体管MT以在上位比特中保持0数据、在下位比特中保持1数据的状态而处理。

从图6(a)的状态向不经过仅写入下位页面(下位比特)的状态的图6(b)的状态的写入被称为全序列写入。

读出包含各单元晶体管MT的阈值电压的算出。阈值电压的算出例如包含算出的对象的各单元晶体管MT处于E、A、B、及C电平的哪一个的算出。单元晶体管的MT的电平的算出包含晶体管MT的阈值电压与读出电压VA、VB、及VC的比较。电压VB大于电压VA，电压VC大于电压VB。

具有小于电压VA的阈值电压的单元晶体管MT被算出为处于E电平。具有电压VA以上且小于电压VB的阈值电压的单元晶体管MT被算出为处于A电平。具有电压VB以上且小于电压VC的阈值电压的单元晶体管MT被算出为处于B电平。具有电压VC以上的阈值电压的单元晶体管MT被算出为处于C电平。

1－2－1.写入

参照图7，记述写入时的控制器200及存储器100的动作的例。图7表示第1实施方式的写入时的时序图，与全序列中的写入的例相关。

如图7所示，控制器200从时刻t1，在I/O总线上将写入指令80h及地址信号Add发送到存储器100。地址信号指定存储器100的存储空间中的应写入数据的2个页面地址。写入目的地的2个页面为在1个串单元SU中连接于1根字线WL的(所有)单元晶体管MT的组的上位页面及下位页面。为了指定此种2个页面，地址信号首先指定1个块BLK、1个串(串单元SU)、及1根字线WL。进而，地址信号明示写入指令之后发送的写入数据为2个页面的大小。以下参照图8记述用于其的方法的例。

图8表示第1实施方式的存储器系统中的地址信号的详细情况。图8是基于控制器200与存储器100具有8比特的宽度的I/O总线且利用5个输入周期传送地址信号的例。图中的I/O0～I/O7构成I/O总线，各自传送1比特的数据。因此，图8是基于由A0～A39而合计40比特的地址信号的发送的例。

如图8所示，例如，利用第1及第2输入周期中的各自的I/O0～I/O7(A0～A15)，传送列地址。列地址指定访问对象的列。1个列相当于由图4的读出放大器群SAU、及数据锁存器群SDLU、LDLU、UDLU、XDL0U、及XDL1U的组所处理的16比特。

利用列地址，例如能够从1个页面中的列的数(＝16KB/16＝1KB)的2倍的数的列(＝2KB)中特定1个列。该情况与对于控制器200来说，1个页面看上去具有存储器100的实际的1个页面的大小的2倍的大小(＝16KB×2)相关。因此，控制器200在每1个单元晶体管MT存储2比特的情况下，识别为与1根字线WL连接的单元晶体管MT的组保持包括这些晶体管MT的上位页面及下位页面的组的1个页面。具体来说，如图9所示，存储器100的实际的存储空间包含2p个16KB的大小的页面，与此相对，由控制器200识别的存储器100的存储空间包含p个32KB的大小的页面。另外，与本实施方式不同，在1个写入数据为1个页面的大小的情况下，列地址信号指定1个页面的大小的列。

返回到图8。利用第3输入周期的I/O0及I/O1(A16～A17)传送串地址。串地址指定访问对象的串(串单元SU)。而且，利用第3输入周期的I/O2～I/O7(A18～A23)传送字线地址。字线地址指定访问对象的字线WL。

利用第4输入周期的I/O0(A24)传送平面地址。平面地址在存储器100具有多个平面的情况下指定访问对象的平面。平面包含存储单元阵列10、读出放大器模块11、页面缓冲器12、列解码器13、及行解码器14的组。

利用第4输入周期的I/O1～I/O7及第5输入周期的I/O0～I/O3(A25～A35)传送块地址。块地址指定访问对象的块BLK。利用第5输入周期的I/O4～I/O6(A36～A38)传送芯片地址。芯片地址在存储器系统具有多个存储器100的情况下指定访问对象的存储器100。

列地址可指定与2个页面的大小相等的比特数的列，由此，地址信号不需要用以指定上位页面或下位页面的比特的分配。在该情况下，如图10所示，可排列将用以指定上位或下位页面的信息分配到某比特(例如A16)的情况，并使后续的比特(A17以后)向前一个比特位移。图10表示需要上位页面及下位页面的指定的地址信号的例。

返回到图7。控制器200从时刻t2将写入到下位页面的数据(LowerDIN)发送到存储器100。进而，控制器200继数据LowerDIN之后，将写入到上位页面的数据(UpperDIN)发送到存储器100。数据LowerDIN利用定序器17，而保持在2个数据锁存器XDL0及XDL1中的一者(例如数据锁存器XDL0，以下的记述按照该例)，数据UpperDIN保持在2个数据锁存器XDL0及XDL1中的另一者(例如数据锁存器XDL1，以下的记述按照该例)。在写入的开始的时间点，数据锁存器XDL0及XDL1均不保持有效的数据，可接收写入数据。

数据LowerDIN及UpperDIN连续地发送，数据LowerDIN及UpperDIN的交界未明示。因此，定序器17与数据的接收的开始一起，将该接收的数据首先开始保持在数据锁存器XDL0。然后，定序器17在将1个页面的大小的数据结束保持在数据锁存器XDL0后，将后续在所接收的1个页面的大小的数据的另一1个页面的大小的数据与接收的开始一起，开始保持在数据锁存器XDL1。这样，从2个页面的大小的数据的开头将1个页面的大小的部分(数据LowerDIN)保持在数据锁存器XDL0，将后续的1个页面的大小的部分(数据UpperDIN)保持在数据锁存器XDL1。定序器17识别数据锁存器XDL0及XDL1的哪一者保持数据LowerDIN或UpperDIN。

控制器200进而继数据UpperDIN之后，将指令10h发送到存储器100。指令10h指示全序列写入的开始。定序器17基于利用存储器100接收指令10h，而识别全序列写入的开始的指示。具体来说，定序器17识别将2个页面的大小的数据利用全序列写入而写入到单元晶体管MT的组的存储空间，该单元晶体管MT是与利用地址信号Add指定的块BLK中的指定的串单元SU中的指定的字线WL连接。存储器100在接收指令10h之后，从时刻t3，移行到忙碌状态，利用待命、忙碌信号R/B而表示忙碌状态。

全序列写入包含泵设置(PMP ON)、数据传送、写入、泵恢复等的动作。泵设置是指电压产生电路16的写入所需的电压的产生，包含向字线WL、及选择栅极线SGD及SGS施加的电压的产生，数据总线DBUS的动作所需的电压的产生。泵恢复(PMP RCV)是指电压产生电路16的初始化。

数据传送包含将锁存器XDL0中的数据LowerDIN向数据锁存器SDL、UDL、及LDL中的1个(例如数据LDL，以下的记述按照该例)传送(XtoL)，及将数据锁存器XDL1中的数据UpperDIN向数据锁存器SDL、UDL、及LDL中的另1个(例如数据锁存器UDL，以下的记述按照该例)传送(XtoU)。

写入包含向字线WL、选择栅极线SGD及SGS的特定电位的施加，及所写入的数据的验证等。写入的结果为，对利用写入目的地的地址而指定的上位页面及下位页面写入数据。即，定序器17从数据LowerDIN及UpperDIN，算出与经选择(指定)的字线(选择字线)WL连接的单元晶体管MT的各者应维持为E电平还是应写入到A、B、及C电平中的任一者。然后，定序器17经由读出放大器模块11及行解码器14的控制，将与选择字线WL连接的各单元晶体管MT维持为E电平，或者设定为A、B、或C电平的阈值电压。在包含验证而数据的写入结束之后，定序器17进行泵恢复。在泵恢复结束之后，利用待命、忙碌信号R/B表示待命状态。这样，控制器200及存储器100的写入动作结束。

1－2－2.读出

参照图11及图12，记述读出时的控制器200及存储器100的动作的例。图11及图12表示第1实施方式的存储器系统中的读出时的时序图。

读出包含2个方法。第1读出是由1组指令而指定与1根字线WL连接的单元晶体管MT的组的存储空间的上位及下位页面的双方。第2读出是由1组指令而指定与1根字线WL连接的单元晶体管MT的组的存储空间中的仅上位页面或下位页面。图11是基于第1读出的例，图12是基于第2读出的例。

在第1读出中，如图11所示，从时刻t11，控制器200将读出指令00h及地址信号Add发送到存储器100。指令00h指示从与利用后续的地址信号Add而指定的字线WL连接的单元晶体管MT的读出。地址信号Add与写入的情况下相同，利用列地址指定2个页面的大小的列的至少1个(请参照图8)。控制器200然后将指令30h发送到存储器100。指令30h指示读出的开始。

在指令30h由存储器100接收之后，定序器17从时刻t12，进行泵设置，然后进读出。读出包含向字线WL、及选择栅极线SGD及SGS的特定电位的施加等。读出包含与经指定的字线WL连接的(读出对象的)各单元晶体管MT的阈值电压的算出。

图11表示A、B、及C电平的顺序的算出的例。首先，定序器17算出读出对象的单元晶体管MT是否具有电压VA以上的大小的阈值电压(A读出(AR))。具有小于电压VA的阈值电压的单元晶体管MT被算出为处于E电平。接下来，定序器17算出所有读出对象的单元晶体管MT中将被算出为处于E电平者除外的单元晶体管(B读出对象的单元晶体管)MT是否具有电压VB以上的大小的阈值电压(B读出(BR))。B读出对象的单元晶体管MT中、具有小于电压VB的大小的阈值电压的单元晶体管MT被算出为处于A电平。

同样地，定序器17算出所有读出对象的单元晶体管MT中将被算出为处于E或A电平者除外的单元晶体管(C读出对象的单元晶体管)MT是否具有电压VC以上的大小的阈值电压(C读出(CR))。C读出对象的单元晶体管MT中、具有小于电压VC的大小的阈值电压的单元晶体管MT被算出为处于B电平，具有电压VC以上的大小的阈值电压的单元晶体管MT被算出为处于C电平。

定序器17使用经算出的单元晶体管MT的电平，制成下位页面的读出数据(LowerDOUT)及上位页面的读出数据(LowerDOUT)。数据LowerDOUT包含读出对象的单元晶体管MT的组中的各单元晶体管MT的下位比特的值的组。数据UpperDOUT包含读出对象的单元晶体管MT的组中的各单元晶体管MT的上位比特的值的组。数据LowerDOUT例如保持在数据锁存器LDL，数据UpperDOUT例如保持在数据锁存器UDL。

接下来，定序器17从时刻t13，将数据锁存器LDL中的数据LowerDOUT传送到2个数据锁存器XDL0及XDL1中的一者(例如XDL0，以下的记述按照该例)。进而，定序器17将数据锁存器UDL中的数据UpperDOUT传送到2个锁存器XDL0及XDL1中的另一者(例如XDL1，以下的记述按照该例)。数据锁存器XDL0及XDL1中的数据LowerDOUT及UpperDOUT通过定序器17的控制，而发送到控制器200。然后，定序器17进行泵恢复，结束读出。

在第2读出中，如图12所示，控制器200在读出指令00h之前将前缀指令XXh或YYh发送到存储器100。前缀指令XXh表示后续读出指令00h指示从下位页面的读出。前缀指令YYh表示后续读出指令00h指示从上位页面的读出。

存储器100在继续接收指令XXh及00h之后，从利用后续地址信号Add1而指定的单元晶体管MT的组的下位页面读出数据。来自下位页面的数据的读出的详细情况依赖于向某电平与上位比特及下位比特的值的分配而不同。基于图6的例的例如以下所述。定序器17进行A读出及C读出。A及C读出的结果为，特定处于E电平或C电平的晶体管MT。处于E或C电平的单元晶体管MT在下位比特中保持1数据。基于该情况，产生下位页面的数据LowerDOUT。所产生的数据LowerDOUT例如保持在数据锁存器LDL，然后传送到数据锁存器XDL0，发送到控制器200。

另一方面，存储器100在继续接收指令YYh及00h之后，从利用后续地址信号Add2指定的单元晶体管MT的组的上位页面读出数据。来自上位页面的数据的读出的详细情况依赖于向某电平与上位比特及下位比特的值的分配而不同。基于图6的例的例如以下所述。定序器17进行B读出。B读出的结果，特定处于E或A电平的晶体管MT。处于E或A电平的单元晶体管MT在上位比特中保持1数据。基于该情况，产生上位页面的数据UpperDOUT。所产生的数据UpperDOUT例如保持在数据锁存器UDL，然后传送到数据锁存器XDL1，发送到控制器200。

来自上位页面或下位页面的读出是相当于对于控制器100，从与指定的字线WL连接的单元晶体管MT的组的16KB×2的大小的页面之前半或后半的读出。

1－3.效果(优点)

根据第1实施方式，获得以下的优点。首先，为了比较，参照图13记述对于仅具有存储器中的数据的输入输出用的1个数据锁存器(例如数据锁存器XDL)的存储器的全序列写入的例。如图13所示，控制器将写入指令UUh、地址信号Add1、数据LowerDIN、指令WWh发送到存储器。地址信号Add1指定块、串、及字线、以及上位页面或下位页面。所接收的数据LowerDIN保持在数据锁存器XDL。指令WWh表示发送第1页面的数据，在存储器接收指令WWh之后，进行泵设置，将数据LowerDIN传送到数据锁存器(例如数据锁存器LDL)(XtoL)，进行泵恢复。因数据LowerDIN的传送的完成，而数据锁存器XDL可再次接收数据。

如果存储器处于待命状态，则控制器将写入指令UUh、地址信号Add2、数据UpperDIN、指令ZZh发送到存储器。所接收的数据LowerDIN保持在数据锁存器XDL。指令ZZh指示全序列写入的开始，接收其而存储器进行泵设置，将数据UpperDIN传送到数据锁存器(例如数据锁存器UDL)(XtoU)。其结果，做好全序列写入的开始的准备，存储器进行全序列写入。

另一方面，根据第1实施方式，存储器100具有与数据总线IOBUS连接的2个数据锁存器XDL0及XDL1。因此，存储器100不需要向来自数据锁存器XDL0或XDL1的另一数据锁存器(数据锁存器LDL或UDL等)传送数据，可利用数据锁存器XDL0及XDL1而保持2个页面量的数据。因此，存储器100可连续(继1个写入指令之后)接收全序列写入用的2个页面的大小的数据。该情况如图13的比较例那样，排除2次写入指令UUh的发送的必要性。其结果，根据与图13的比较明确，第1实施方式仅需要1次泵设置及1次泵恢复。其结果，第1实施方式中的全序列写入所需的时间比图13的例中的全序列写入所需的时间短。

读出的情况下也相同。即，在比较用的例的控制器及存储器中的2个页面的连续的读出中，如图14所示，需要发送2个读出指令00h。因此，需要下位页面读出与上位页面读出的各自用的泵设置及泵恢复。

另一方面，根据第1实施方式，根据图11可知，为了读出2个页面，仅需要1次泵设置及泵恢复。因此，第1实施方式中的2个页面的连续读出所需的时间比图14例中的2个页面的连续读出所需的时间短。

进而，根据第1实施方式，利用前缀指令XXh及YYh的导入，也能够实现仅下位或上位页面的读出。在3个以上的连续的页面的读出中，以1个写入指令指示上位及下位页面的读出比起图14的读出，效率更佳。另一方面，仅上位或下位页面的读出中，图12的读出比起图11的读出，效率更佳。因2个读出均成为可能，从而存储器100的方便性较高。

[第2实施方式]

参照图15～图20记述第2实施方式的NAND型闪速存储器。

2－1.构成

第2实施方式的NAND型闪速存储器在读出放大器模块11及页面缓冲器12的构成的方面与第1实施方式不同。关于其他的构成，与第1实施方式相同。

第2实施方式的读出放大器模块11及页面缓冲器12具有图15所示的要素及连接。图15表示第2实施方式的读出放大器模块11及页面缓冲器12的功能块。如图15所示，在第2实施方式中，1个读出放大器群SAU、1个数据锁存器群SDLU、1个数据锁存器群LDLU、1个数据锁存器群UDLU利用数据总线DBUS0而连接于1个数据锁存器群XDL0U，且利用数据总线DBUS1而连接于1个数据锁存器群XDL1U。数据总线DBUS0及DBUS1具有1比特的宽度。

图16表示1个读出放大器群SAU、1个数据锁存器群SDLU、1个数据锁存器群LDLU、1个数据锁存器群UDLU、1个数据锁存器群XDL0U、1个数据锁存器群XDL1U的详细情况。

数据总线LBUS[0]～LBUS[15]均能够选择性地连接于数据总线DBUS0，且能够选择性地连接于数据总线DBUS1。

数据总线DBUS0经由开关SW11而连接于数据总线DBUS0a。数据总线DBUS0a具有1比特的宽度，而且，能够选择性地连接于数据锁存电路XDL0C[0]～XDL0C[15]的各个。数据总线DBUS0a进而经由开关SW12而连接于数据总线IOBUS。

数据总线DBUS1经由开关SW21而连接于数据总线DBUS1a。数据总线DBUS1a具有1比特的宽度，而且，能够选择性地连接于数据锁存电路XDL1C[0]～XDL1C[15]的各个。数据总线DBUS1a进而经由开关SW22而连接于数据总线IOBUS。

开关SW11、SW12、SW21、SW22例如为MOSFET(metal oxide semiconductor field effect transistor，金属氧化物半导体场效应晶体管)，利用列解码器13及定序器17而接通或断开。开关SW11为了数据锁存器XDL0(即数据总线DBUS0a)与数据总线DBUS0(进而数据总线LBUS[0]～LBUS[15])的连接而接通。开关SW12为了数据总线DBUS0a与数据总线IOBUS的连接而接通。开关SW21为了数据锁存器XDL1(即数据总线DBUS1a)与数据总线DBUS1(进而LBUS[0]～LBUS[15])的连接而接通。开关SW22为了数据总线DBUS1a与数据总线IOBUS的连接而接通。开关SW11及SW21的一者接通的期间，另一者维持为断开。开关SW12及SW22的一者接通的期间，另一者维持为断开。

2－2.动作

以下记述第2实施方式的存储器系统1的动作的例。尤其，记述2个写入的情况的控制器200及存储器系统100的动作。第1个写入是通常的写入。第2个写入是在写入中加入中断处理的情况下的写入。

2－2－1.第1写入例

参照图17记述第1写入例。图17表示第2实施方式的存储器系统中的写入时的时序图，且基于以1个写入指令80h指示1个页面的大小的数据的写入，且向多个页面的连续写入的指示的例。在写入的开始的时间点，数据锁存器XDL0及XDL1均不保持数据。

如图17所示，控制器200从时刻t31，在I/O总线上将写入指令80h及地址信号Add1发送到存储器100。地址信号Add1指定继地址信号Add1之后的写入数据Data1的写入目的地，具体来说指定1个块中的1个串中的1根字线WL、及下位页面或上位页面。数据Data1在由存储器100接收之后，利用定序器17的控制，保持在数据锁存器XDL0及XDL1的空闲的一者。作为示例，数据Data1保持在数据锁存器XDL0。控制器200在结束数据Data1的输出之后，将指令15h发送到存储器100。指令15h表示进一步存在写入数据。

如果指令15h由存储器100接收，则定序器17从时刻t32开始数据Data1的写入。作为其一环，定序器17使用数据锁存器XDL0中的数据Data1进行各种运算。为了执行运算，定序器17将数据锁存器XDL0中的数据Data1传送到数据锁存器SDL、UDL、及LDL中的任一者。传送可进行数次。数据锁存器XDL0中的数据Data1的保持继续到时刻t35为止。而且，数据Data1的写入继续到时刻37为止，并将数据Data1写入到经指定的单元晶体管MT。

如果指令15h由存储器100接收，则存储器100在时刻t32中成为忙碌状态，但立即在时刻t33中恢复为待命状态。其原因在于，在数据锁存器XDL0中依然保持有数据，且包含来自数据锁存器XDL0的数据的传送，数据Data1的写入在时刻t33中也继续，但是存储器100能够利用数据锁存器XDL1而进一步接收写入数据。

控制器200知晓存储器100为待命状态，在时刻t33之后，将下一写入指令80h发送到存储器100。然后，控制器200将地址信号Add2、写入数据Data2、指令15h发送到存储器100。数据Data2在由存储器100接收之后，利用定序器17的控制，保持在数据锁存器XDL0及XDL1的空闲的一者(本例中为数据锁存器XDL1)。控制器200在结束写入数据Data2的输出之后，从时刻t34将指令15h发送到存储器100。基于该情况，定序器17对于数据Data1同样地，从时刻t37将数据Data2写入到经指定的单元晶体管MT。在该写入的期间，数据Data2也持续保持在数据锁存器XDL1。

存储器100在接收指令15h之后，移行到忙碌状态。忙碌状态继续直至数据锁存器XDL0的数据Data1的保持的结束(时刻t35)为止。其原因在于，在数据锁存器XDL0及XDL1的两者中保持有数据，存储器100无法进一步接收数据。在时刻t35中数据锁存器XDL0被解除，存储器100移行到待命状态。

控制器200知晓存储器100移行到待命状态，从时刻t36进行数据Data3的写入用的指令、地址信号Add3、数据的发送。数据Data3保持在时刻t35中结束数据的保持的数据锁存器XDL0。数据Data3用的从时刻t36起的动作与数据Data1或Data2用的动作相同。

2－2－2.第2写入例

参照图18记述第2写入例。图18表示第2实施方式的存储器系统中的写入时的时序图。如图18所示，控制器200从时刻t41，将写入指令80h、地址信号Add1、写入数据Data1发送到存储器100。如果存储器100开始接收写入数据Data1，则定序器17将写入数据Data1开始保持在数据锁存器XDL0及XDL1的空闲的一者(例如数据锁存器XDL0，以下的记述按照该例)。

然后，控制器200从例如主机设备300，在起因于写入指令80h的写入的完成之前指示数据的读出。基于该指示，控制器200在时刻t42，中断数据Data1的发送。在时刻t42的时间点，数据锁存器XDL0保持着从已经接收的写入数据Data1的开头起的部分Data1(a)，继该部分之后，继续保持。

而且，控制器200从时刻t42，将读出指令X0h发送到存储器100。读出指令X0h与先行的写入指令80h能够在后续的地址信号及写入开始指令(例如指令15h)的发送前发出。即，存储器100在接收写入指令80h之后，将成对的写入开始指令15h的接收前所接收的读出指令X0h识别为按照正确的顺序发出的指令。

控制器200继指令X0h之后，将地址信号Add2及读出开始指令30h发送到存储器100。地址信号Add2指定读出源的地址。

如果指令30h由存储器100接收，则定序器17从经指定的地址读出数据Data2。数据Data2被读出到数据锁存器SDL、UDL、及LDL中的任一者，进而，准备从存储器100输出，并被传送到数据锁存器XDL0及XDL1中的空闲的一者(本例中为数据锁存器XDL1)。

控制器200识别在指令30h的发送之后需要读出数据的从存储器100的输出的准备用的时间。因此，控制器200利用该准备用的时间，进行写入数据Data1的发送的重新开始。具体来说，控制器200从指令30h的发送后的时刻t43，将数据Data1b在I/O总线上发送到存储器100。数据Data1(b)是数据Data1中的继数据Data1(a)之后的部分。定序器17基于尚未接收与写入指令80h成对的写入开始指令15h，而识别数据Data1(b)为写入指令80h的写入对象的数据及继数据Data1(a)之后的部分。基于该识别，定序器17将数据Data1(b)保持在数据锁存器XDL0中的继数据Data1(a)之后的部分。

从数据Data1(b)的发送后的时刻t44，控制器200将指令X1h发送到存储器100。指令X1表示数据Data1的一部分(数据Data1(b))的发送结束及数据Data1的进一步的部分的发送未结束。定序器17基于指令X1h的接收，知晓利用数据Data1(b)的向存储器100的发送的结束能够实现数据Data2的输出。基于该情况，定序器17从时刻t45，将数据锁存器XDL1中的数据Data2在I/O总线上发送到控制器200。

控制器200在结束接收读出数据Data2之后，重新开始写入数据Data1的发送。因此，控制器200从时刻t46，将指令X2h发送到存储器100。指令X2h表示后续的数据Data1(c)的发送的开始，并且表示数据Data1(c)为数据Data1中的继最后发送的部分(数据Data1(b))之后的部分。控制器200继指令X2h之后，将数据Data1(c)发送到存储器100。数据Data1(c)在利用存储器100接收之后，利用定序器17的控制而保持在数据锁存器XDL0中的继数据Data1(b)之后的部分。这样，以至写入数据Data1的整体保持在数据锁存器XDL0。

控制器200在数据Data1c的发送完成之后，将写入开始指令15h发送到存储器100。如果指令15h由存储器100接收，则定序器17将数据锁存器XDL0中的写入数据Data1写入到利用地址信号Add1指定的单元晶体管MT。

另外，图18表示数据锁存器XDL1在输出后也保持数据Data2的例。基于该例，存储器100在指令15h的接收之后，移行到忙碌状态。其原因在于，数据锁存器XDL0及XDL1保持有数据。然而，也可在数据Data2的输出后，将数据锁存器XDL1解除。由此，存储器100在指令15h的接收后，迅速返回到待命状态，可进行使用数据锁存器XDL1的进一步的动作。

2－2－3.其他

在第2实施方式的构成中，也能够进行第1实施方式的动作。即，在写入时，全序列写入用的上位页面及下位页面的数据在1个写入指令之后，继续由存储器100接收。在读出时，响应1个读出指令，上位页面的数据及下位页面的数据的一者保持在数据锁存器XDL0及XDL1中的一者，另一者保持在数据锁存器XDL0及XDL1中的另一者。

2－3.效果(优点)

根据第2实施方式，获得以下的优点。首先，为了比较，参照图19记述对于仅具有输入输出用的1个数据锁存器(例如数据锁存器XDL)的存储器的向多个页面的连续的写入的例。如图19所示，存储器100在接收数据Data1及指令15h之后，在时刻t52中移行到忙碌状态。其原因在于，为了使用数据Data1的运算而需要数据Data1的向数据锁存器SDL、LDL、或UDL的重复的传送，因此利用数据Data1而使用数据锁存器XDL。而且，从时刻t52开始向数据Data1的单元晶体管的写入。

控制器需要在数据锁存器XDL被解除而存储器移行到待命状态之前，保留下一写入指令及数据的发送。如果数据锁存器XDL中的数据Data1的保持的必要性消失，在时刻t53中存储器移行到待命状态，则控制器将进一步的写入指令80h、地址信号Add2、及数据Data2发送到存储器。存储器在接收写入数据Data2之后，为了写入而将数据Data2发送到数据锁存器SDL、LDL、或UDL并开始写入。然而，在数据Data2的大小较大的情况下等，存在数据锁存器XDL的数据Data2的接收需要时间，而向数据锁存器SDL、LDL、或UDL的传送的开始及写入的开始延迟的情况。传送及写入在时刻t55开始。

另一方面，数据Data1的写入在比时刻t55之前的时刻t54结束。因此，存储器尽管可从时刻t54开始写入，但数据Data2的写入用的准备尚未完成，所以从时刻t54至时刻t55具有等待时间。该等待时间起因于写入数据Data2的从控制器向存储器的传送被保留。

另一方面，根据第2实施方式，存储器100具有与数据总线IOBUS连接的2个数据锁存器XDL0及XDL1。因此，在一个数据锁存器XDL0利用某数据而使用的期间，存储器100也能够利用另一个数据锁存器XDL1而从控制器200接收其他数据。因此，根据图17可知，存储器100能够在写入开始指令15h的接收后，立即在时刻t33移行到待命状态，并接收下一写入指令80h及数据Data2。因此，在时刻t37中的数据Data1的写入完成的时间点，数据Data2的写入的准备完成。因此，继数据Data1的写入的完成之后可开始数据Data2的写入。其结果，利用存储器100而进行的向多个页面的连续的写入所需的时间比图19的情况下所需的时间短。

而且，写入数据的向存储器的发送中的读出的中断的情况下也相同。首先，为了比较，参照图20记述对于仅具有从存储器的输入输出用的1个数据锁存器(例如数据锁存器XDL)的存储器的写入数据的发送中的读出中断的例。如图20所示，在时刻t62，存储器如果在接收写入数据Data1的整体之前接收读出指令Y0h，则准备保持读出数据而进行将数据锁存器XDL解除用的动作。即，定序器从时刻t63，将数据锁存器XDL中的已经接收数据Data1的部分传送到数据锁存器SDL、LDL、或UDL。为了该传送而使用数据锁存器SDL、LDL、或UDL，所以，无法从读出源的单元晶体管读出数据，从时刻t63至时刻t64产生等待时间。

如果数据Data1的传送完成，则定序器从后续时刻t64将数据Data2开始从读出源的单元晶体管读出。经读出的数据Data2从数据锁存器XDL发送到控制器。然后，定序器基于存储器接收指令Y2h，而将数据锁存器SDL、UDL、或LDL中的写入数据Data1的一部分传送到数据锁存器XDL。如果传送完成，则控制器在表示写入数据Data1的传送的重新开始的指令Y3h的发送后，从时刻t66传送数据Data1的其余的部分。

这样，需要数据Data1的从数据锁存器XDL的传送及向数据锁存器XDL的传送，在这些传送的期间，产生等待时间。由于数据锁存器XDL与数据锁存器SDL、LDL、或UDL由1比特的宽度的数据总线而连接，所以数据锁存器XDL与数据锁存器SDL、LDL、或UDL之间的数据的传送需要长时间。因此，需要长时间的传送进行多次会抑制存储器的动作的速度。

另一方面，根据第2实施方式，根据图18可知，存储器100不需要为了数据的读出而将数据锁存器XDL0中的数据Data1(a)传送到数据锁存器SDL、LDL、或UDL。因此，存储器100可在中断的读出指令X0h的接收后，立即从单元晶体管MT开始读出数据Data2。因此，在写入数据的向存储器的传送中指示读出的情况下，直至完成读出为止所需的时间比图20的情况下所需的时间短。

[第3实施方式]

参照图21～图24记述第3实施方式的NAND型闪速存储器。第3实施方式基于第2实施方式，存储器100在读出放大器模块11与页面缓冲器12之间还包括包含XOR(exclusive or，互斥或)运算电路。

3－1.构成

第3实施方式的NAND型闪速存储器在读出放大器模块11及页面缓冲器12的构成的方面与第2实施方式不同。关于其他的构成与第2实施方式相同。

存储器100具有图21所示的读出放大器模块11及页面缓冲器12的连接，及在读出放大器模块11与页面缓冲器12之间具有图21所示的要素及连接。图21表示读出放大器模块11及页面缓冲器12、以及这些之间中仅与16的位线BL关联的部分。与第1及第2实施方式同样地，图21所示的构成是相对于16的位线BL的多个组的各个而设置。

如图21所示，存储器100还包含XOR运算电路50及随机数种子产生部50g。XOR运算电路50将写入数据随机化。而且，XOR运算电路50根据从单元晶体管MT接收的数据，将随机化前的数据(即在写入时从控制器200接收的写入数据)恢复。

数据总线DBUS0a的与开关SW12相反的端连接于XOR运算电路50以代替第2实施方式(图17)中的开关SW11。数据总线DBUS1a的与开关SW22相反的端连接于XOR运算电路50以代替第2实施方式中的开关SW21。XOR运算电路50还经由开关SW11而连接于数据总线DBUS2。数据总线DBUS2具有1比特的宽度，能够利用传送栅极而选择性地连接于数据总线LBUS[0]～LBUS[15]。XOR运算电路50从随机数种子产生部50g接收随机数种子。

XOR运算电路50具有例如图22所示的构成。图22表示第3实施方式的存储器的一部分的要素及连接。如图22所示，XOR运算电路50包含随机化电路51及解码电路52。

随机化电路51包含n型的MOSFET NMOS0及NMOS1、以及开关SW01、SW02、及SW03。开关SW01、SW02、及SW03例如为MOSFET。晶体管NMOS0及NMOS1的各自的一端经由开关SW03而连接于节点A。节点A经由开关SW11而连接于总线DBUS2。晶体管NMOS0的另一端经由开关SW01而连接于数据总线DBUS0a，并且连接于晶体管NMOS1的栅极。晶体管NMOS1的另一端经由开关SW02而连接于数据总线DBUS1a，并且连接于晶体管NMOS0的栅极。

解码电路52包含MOSFET NMOS3及NMOS4、以及开关SW10、SW20、及SW30。开关SW10、SW20、及SW30例如为MOSFET。晶体管NMOS4的一端经由开关SW30而连接于节点A。晶体管NMOS4的另一端经由开关SW10而连接于数据总线DBUS1a。晶体管NMOS4的栅极经由开关SW20而连接于数据总线DBUS0。晶体管NMOS3连接于晶体管NMOS4的另一端与栅极之间。晶体管NMOS3的栅极经由开关SW30而连接于数据总线DBUS2。

开关SW01、SW02、SW03、SW10、SW20、SW30、SW40、及SW41由定序器17控制。

数据总线DBUS0a以可绕过随机化电路51及解码电路52的方式，经由开关SW40而连接于节点A。同样地，数据总线DBUS1a以可绕过随机化电路51及解码电路52的方式，经由开关SW41而连接于节点A。

随机数种子产生部50g连接于节点A。

3－2.动作

首先，在存储器系统1的动作的说明之前，记述XOR运算电路50的动作。

从控制器200利用存储器100接收的写入数据存在为了缓和数据中的比特列中的“1”比特的分布不均及“0”比特的分布不均，而实施比特的排列的随机化的情况。因分布不均的缓和，写入数据的可靠性提高。随机化是使用随机化电路51来进行。

随机化的写入数据保持在数据锁存器XDL1。为了随机化，定序器17将开关SW03接通，将开关SW30断开，控制随机数种子产生部50g并将来自随机数种子产生部50g的随机数种子保持在数据锁存器XDL0。随机数种子例如包含与1个页面中的比特的数量相同的数量的比特的列，在比特列中“1”及“0”的比特以随机地决定的顺序排列。因此，在各数据锁存电路XDL0C[0]～XDL0C[15]，以随机地决定的配置保持有1比特的值(“0”或“1”数据)。

以下，对于图22所示的构成进行记述。然而，以下的记述的动作在与具有与图22相同的构成的图22不同的部分中也并行进行。

随机化的期间，开关SW10、SW20、SW30、SW40、及SW41维持为断开，开关SW11维持为接通。而且，在随机化的开始的时间点，开关SW01、SW02、及SW03断开。

定序器17对16比特的各个重复进行以下记述的关于写入数据中的1比特的动作，且对利用图21的构成处理的16比特进行。16比特的处理的顺序为任意。定序器17例如使用数据锁存电路LDLC[0]～LDLC[15]，进行随机化。随机化的期间，数据锁存电路UDLC[0]～UDLC[15]及LDLC[0]～LDLC[15]与数据总线LBUS[0]～LBUS[15]电气分离。

定序器17首先将数据锁存电路LDLC[n]与数据总线LBUS[n]电气分离。然后，定序器17将数据总线DBUS2的电位预充电为高电平。数据总线DBUS2的电位的高电平与“1”数据建立关联。

定序器17将数据锁存电路XDL0C[0]连接于数据总线DBUS0a，并且将数据锁存电路XDL1C[0]连接于数据总线DBU1a。其结果，根据数据锁存电路XDL1C[0]中的数据而数据总线DBUS0a的电位维持为低电平，或上升至高电平。而且，根据数据锁存电路XDL0C[0]中的数据而数据总线DBUS1a的电位维持为低电平，或上升至高电平。数据锁存电路XDLC[0]及XDLC[1]均保持有例如“0”数据，因此，数据总线DBUS0a及DBUS1a均维持低电平。

在该状态下，定序器17将开关SW01、SW02、及SW03接通，使随机化电路51赋能。其结果，根据数据总线DBUS0a及DBUS1a的状态，数据总线DBUS2维持为高电平或降低至低电平。在本例中，晶体管NMOS0及NMOS1维持断开，因此，数据总线DBUS2维持为高电平。

然后，定序器17将数据锁存电路LDLC[0]与数据总线DBUS2连接。其结果，“1”数据保持在数据锁存电路LDLC[0]。这样，保持在数据锁存电路LDLC[0]的数据为数据锁存电路XDL1C中的数据及数据锁存电路XDL0C中的数据的互斥或的反转数据。

在2个数据锁存电路XDL0C[n]及XDL1C[n]均保持“1”数据的情况下，晶体管NMOS1及NMOS2接通。其结果，数据总线DBUS2连接于数据总线DBUS0a及DBUS1a，但维持数据总线DBUS2的高电平。因此，在对应的数据锁存电路LDLC[n]，保持“1”数据。

另一方面，在数据锁存电路XDL0C[n]保持“0”数据，且数据锁存电路XDL1C[n]保持“1”数据的情况下，晶体管NMOS0接通，晶体管NMOS维持断开。其结果，数据总线DBUS2与数据总线DBUS0a连接，降低至低电平。因此，在对应的数据锁存电路LDLC[n]，保持“1”数据。在数据锁存电路XDL0C[n]保持“1”数据，且数据锁存电路XDL1C[n]保持“0”数据的情况下，也在对应的数据锁存电路LDLC[n]，保持“1”数据。

此种数据锁存电路XDL0C[y](y为0或15以下的自然数)中的数据与数据锁存电路XDL1C[y]中的数据的互斥或的向数据锁存电路LDLC[y]的保持是对于y为0～15的各个来进行。这样，保持在数据锁存电路LDLC[0]～LDLC[15]的数据为保持在数据锁存电路XDLC[0]～XDLC[15]的写入数据的一部分比特的排列随机化而成者。

另一方面，从单元晶体管MT读出的数据使用解码电路52，进行解码(解除随机化)。在以下的记述中，与关于随机化的记述同样地对于图22所示的构成进行记述，以下的记述的动作在与具有与图22相同的构成的图22不同的部分中也并行进行。

解码期间，开关SW10、SW20、SW30、及SW11维持为接通，开关SW01、SW02、SW03、SW40、及SW41维持为断开。

首先，从单元晶体管MT读出的1个页面量的数据保持在数据锁存器LDL。然后，定序器17将开关SW03断开，将开关SW30接通，控制随机数种子产生部50g，将来自随机数种子产生部50g的随机数种子保持在数据锁存器XDL0。随机数种子与随机化时所使用者相同，随机数种子中的各比特保持在数据锁存电路XDL0C[0]～XDL0C[15]的各个。在解码的开始的时间点，在数据锁存器XDL1中的任一数据锁存电路XDL1C也保持“1”数据。

与随机化相同，定序器17对16比特的各个重复进行以下记述的关于写入数据中的1比特的动作，且对利用图21的构成而处理的16比特进行。

在数据锁存电路LDLC[y]保持“1”数据，且数据锁存电路XDL0C[y]保持“1”数据的情况下，在数据锁存电路XDL1C[y]，继续保持“1”数据。在数据锁存电路LDLC[y]保持“1”数据，且数据锁存电路XDL0C[y]保持“0”数据的情况下，数据锁存电路XDL1C[y]中保持“0”数据。在数据锁存电路LDLC[y]保持“0”数据，且数据锁存电路XDL0C[y]保持“1”数据的情况下，数据锁存电路XDL1C[y]中保持“0”数据。在数据锁存电路LDLC[y]保持“0”数据，且数据锁存电路XDL0C[y]保持“0”数据的情况下，数据锁存电路XDL1C[y]中继续保持“1”数据。

此种数据锁存电路XDL1C[y]中的数据与数据锁存电路XDL0C[y]中的数据的互斥或的向数据锁存电路LDLC[y]的保持是对于y为0～15的各个进行。其结果，数据锁存器XDL0，保持从读出源的单元晶体管MT读出且随机化解除的数据。

接下来，参照图23，记述存储器系统1的动作的例。图23表示第3实施方式的存储器系统1中的写入时的时序图。

如图23所示，控制器200从时刻t71，将写入指令80h、地址信号Add1、写入数据Data1发送到存储器100。地址信号Add1指定写入目的地。数据Data1在利用存储器100接收之后，保持在数据锁存器XDL1，然后也继续保持。

如果写入开始指令10由存储器100接收，则定序器17从时刻t72，控制随机数种子产生部50g产生随机数种子。随机数种子被发送到数据锁存器XDL0，由数据锁存器XDL0保持，然后也继续保持。

如果随机数种子的向数据锁存器XDL0的发送完成，则定序器17从时刻t73使用随机数种子将数据Data1随机化，并将经随机化的Data1发送到数据锁存器LDL。然后，定序器17将数据锁存器LDL中的数据写入到经指定的单元晶体管MT。

3－3.效果(优点)

根据第3实施方式，与第2实施方式相同，存储器100具有与数据总线IOBUS连接的2个数据锁存器XDL0及XDL1。因此，获得与第2实施方式相同的优点。

进而，根据第3实施方式获得以下的优点。首先，为了比较，参照图24记述仅具有输入输出用的1个数据锁存器(例如数据锁存器XDL)的存储器中的伴随随机化的写入的例。

如图24所示，定序器在于数据锁存器XDL中结束接收写入数据Data1之后，将数据Data1传送到数据锁存器UDL并使数据锁存器XDL解除。如果数据锁存器XDL被解除，则定序器将随机数种子传送到数据锁存器XDL。然后，定序器对1个页面量的所有比特进行随机数种子的比特列中的各比特被反转的形态与数据Data1的对应的比特的逻辑积的计算，并将结果传送到数据锁存器LDL。而且，定序器对1个页面的大小的数据中的所有比特进行随机数种子中的各比特与数据Data1的对应的比特的逻辑积的计算，并将结果传送到数据锁存器SDL。最后，定序器将数据锁存器LDL中的数据与数据锁存器SDL中的数据的每1比特的逻辑和传送到数据锁存器UDL。如此获得的数据锁存器UDL中的数据为写入数据Data1与随机数种子的互斥或。

根据图24可知，需要从数据锁存器XDL向数据锁存器UDL、LDL、及SDL的3次传送。如上所述，由于数据总线DBUS具有1比特的宽度，所以数据锁存器XDL与数据锁存器SDL、LDL、或UDL之间的数据的传送需要长时间。

另一方面，根据第3实施方式，由于存储器100具有与数据总线IOBUS连接的2个数据锁存器XDL0及XDL1，所以根据图23可知，来自数据锁存器XDL的数据的传送从时刻t73仅产生1次。因此，根据第3实施方式，伴随数据的随机化的写入所需的时间比图24的情况下所需的时间短。

[其他实施方式]

在第1～第3实施方式中，也可使用以下的动作及构成。

(1)在多值电平的读出动作中，施加到选择为A电平的读出动作的字线的电压例如为0V～0.55V之间。并不限定于此，也可为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V等的任一者之间。施加到选择为B电平的读出动作的字线的电压例如为1.5V～2.3V之间。并不限定于此，也可为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V等的任一者之间。施加到选择为C电平的读出动作的字线的电压例如为3.0V～4.0V之间。并不限定于此，也可为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V等的任一者之间。作为读出动作的时间(tR)，也可为例如25μs～38μs、38μs～70μs、70μs～80μs等的任一者之间。

(2)写入动作包含编程动作与验证动作。在写入动作中，最初施加到编程动作时选择的字线的电压例如为13.7V～14.3V之间。并不限定于此，也可为例如13.7V～14.0V、14.0V～14.6V等的任一者之间。也可使对第奇数根字线进行写入时的最初施加到所选择的字线的电压与对第偶数根字线进行写入时的最初施加到所选择的字线的电压不同。在使编程动作为ISPP方式(Incremental Step Pulse Program，增量步进脉冲编程)时，作为上升的电压，可列举例如0.5V左右。作为施加到非选择的字线的电压，也可为例如6.0V～7.3V之间。并不限定于此，也可为例如7.3V～8.4V之间，也可为6.0V以下。也可根据非选择的字线为第奇数根字线还是第偶数根字线，而使所施加的旁通电压不同。作为写入动作的时间(tProg)，也可为例如1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。

(3)在删除动作中，最初施加到配置在半导体衬底上部、且存储单元配置在上方的井的电压为例如12V～13.6V之间。并不限定于此，也可为例如13.6V～14.8V、14.8V～19.0V、19.0V～19.8V、19.8V～21V等的任一者之间。作为删除动作的时间(tErase)，也可为例如3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。

(4)存储单元也可为例如以下的构造。存储单元具有隔着膜厚为4nm～10nm的隧道绝缘膜而配置在硅衬底等半导体衬底上的电荷存储膜。该电荷存储膜可设为膜厚为2nm～3nm的氮化硅(SiN)膜、或氮氧化硅(SiON)膜等绝缘膜与膜厚为3nm～8nm的多晶硅(Poly-Si)膜的积层构造。在多晶硅膜中，也可添加钌(Ru)等金属。存储单元在电荷存储膜之上具有绝缘膜。该绝缘膜具有例如膜厚为3nm～10nm的下层High-k膜与膜厚为3nm～10nm的上层High-k膜夹持的、膜厚为4nm～10nm的氧化硅(SiO)膜。作为High-k膜的材料，可列举氧化铪(HfO)等。而且，能够使氧化硅膜的膜厚比High-k膜的膜厚更厚。在绝缘膜上，隔着膜厚为3nm～10nm的功函数调整用的膜，设置膜厚为30nm～70nm的控制电极。此处，功函数调整用膜为例如氧化钽(TaO)等金属氧化膜、氮化钽(TaN)等金属氮化膜等。控制电极能够使用钨(W)等。在存储单元间可形成气隙。

已对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出者，并不意图限定发明的范围。这些实施方式能够以其他各种形态来实施，在不脱离发明的主旨的范围内，可进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，同样地包含在权利要求书所记载的发明与其均等的范围中。

[符号的说明]

1 存储器系统

100 存储装置

200 控制器

300 主机装置

10 存储单元阵列

BLK 块

NS NAND串

SU 串单元

SDL、LDL、UDL、XLD0、XDL1 数据锁存器

DBUS、LBUS 数据总线