页缓冲器和包括页缓冲器的半导体存储器件的制作方法

本申请要求2015年10月27日提交的申请号为10-2015-0149473的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的各种实施例涉及电子器件，并且更具体而言，涉及一种页缓冲器和包括所述页缓冲器的存储器件。

背景技术：

半导体存储器件通常被分成易失性和非易失性存储器件。

非易失性存储器件具有相对低的写入和读取速度，但是即使它们的电源被关断或者中断也能保持储存的数据。非易失性存储器件的示例包括：只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)、以及铁电RAM(FRAM)器件等。快闪存储器可以被分成或非(NOR)型和与非(NAND)型。

快闪存储器具有如下的优点，任意地编程和擦除数据(即，RAM的优点)，并且即使电源可能被关断或中断时也能保持储存的数据(即，ROM的优点)。快闪存储器广泛地用作便携式电子设备(例如，数码照相机、个人数字助理(PDA)以及MP3播放器)的储存介质。

技术实现要素：

本发明的各种实施例涉及一种页缓冲器和包括所述页缓冲器的半导体存储器件。所述页缓冲器在半导体存储器件的操作期间提供了改善的、更稳定的操作。

本发明的一个实施例提供了一种半导体存储器件，其包括：存储单元阵列和多个页缓冲器，所述存储单元阵列包括多个存储单元，所述多个页缓冲器分别与存储单元阵列的多个位线耦接，所述页缓冲器被供应内部电压以对多个位线预充电或者以在感测操作期间感测流经多个位线的电流量，其中，每个页缓冲器将内部电压转换成具有恒定电势电平的电源电压。

本发明的另一个实施例提供了一种页缓冲器，其包括：位线耦接单元，所述位线耦接单元耦接在位线与控制节点之间，所述位线可以与多个存储单元耦接，并且所述位线耦接单元适用于响应于位线耦接信号而将位线与控制节点电耦接；箝位电路，被供应第一内部电压以对位线和感测节点预充电，并且适用于根据位线的电流量来调节感测节点的电势电平；电流确定电路，被供应第二内部电压，并且适用于响应于箝位电路中感测节点的电势电平而调节输出电流量；以及锁存电路，适用于储存与由电流确定电路所调节的电流量相对应的数据，其中，所述电流确定电路可以通过将第二内部电压调节至恒定的电势电平而产生电源电压。

本发明的另一个实施例提供了一种页缓冲器，其包括：位线耦接单元，所述位线耦接单元耦接在位线与控制节点之间，所述位线可以与多个存储单元耦接，并且所述位线耦接单元适用于响应于位线耦接信号而将位线与控制节点电耦接；箝位电路，被供应内部电压以对位线和感测节点预充电，并且适用于根据位线的电流量来调节感测节点的电势电平；电流确定电路，适用于响应于在箝位电路中的感测节点的电势电平而调节输出电流量；以及锁存电路，适用于储存与由电流确定电路所调节的电流量相对应的数据，其中，所述箝位电路可以通过将内部电压调节至恒定的电势电平而产生电源电压。

附图说明

在下文中，将参照附图来更全面地描述示例性实施例。然而，应当注意的是，本发明可以采用不同形式来实施，并且不应当解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本发明对于本领域的技术人员充分且完整。

在附图中，为了清楚的说明，可以对尺寸进行夸大处理。此外，将理解的是，当提及一个元件在两个元件“之间”时，其可能是仅一个元件在两个元件之间，或者还可以存在一个或更多个中间元件。相同的附图标记始终表示相同的元件。

图1为图示根据本发明的一个实施例的半导体存储器件的图；

图2为图示根据本发明的一个实施例的页缓冲器的图；

图3为图示根据本发明的另一个实施例的页缓冲器的图；

图4为图示根据本发明的又一个实施例的页缓冲器的图；

图5为示出根据本发明的一个实施例的内部电源电压的电势电平电平、供应至页缓冲器的调节信号以及从页缓冲器产生的已调节的电压的图；

图6为示出根据本发明的一个实施例的包括图1中的半导体存储器件的存储系统的 框图；

图7为示出图6中的存储系统的应用示例的框图；以及

图8为示出包括参照图7所述的存储系统的计算系统的框图。

具体实施方式

将参照所述的实施例和附图一起来提供本发明的优点和特征以及实现其的方法。然而，本发明不限制于以下所述的实施例，并且可以采用不同的方式来实施。确切地说，提供这些实施例使得本发明对于本领域的技术人员充分且完整。

在整个说明书中，如果某些部分被描述为与其它部分耦接，则它们不仅直接与其它的部分耦接，还利用插置在它们之间的任何其它器件间接地与其它的部分耦接。在整个说明书中，术语“包括”或“包含”一个部件是包容性的而不排除额外的、未叙述的元件或方法步骤。

现在参见图1，根据本发明的一个实施例的半导体存储器件1000可以包括：存储单元阵列100、行解码器200、电压发生单元300、控制逻辑400以及页缓冲器组500。

存储单元阵列100可以是任何适合的存储单元阵列。例如，存储单元阵列100可以包括布置在存储块(未示出)中的多个存储单元。每个存储块可以包括耦接在位线与公共源极线之间的多个存储串。即，存储串可以分别与相应的位线耦接。存储串还可以共同地与公共源极线耦接。每个存储串可以包括彼此串联耦接的源极选择晶体管、多个存储单元以及漏极选择晶体管。

行解码器200可以响应于从控制逻辑400输出的行地址信号RADD而将从电压发生单元300输出的操作电压Vpgm、Vread和Vpass输出至存储单元阵列100的局部线DSL、WL0至WLn和SSL。

电压发生单元300可以响应于从控制逻辑400输出的电压控制信号VCON而产生并输出用于存储单元的整体操作的操作电压Vpgm、Vread和Vpass。

控制逻辑400响应于经由输入/输出(I/O)电路(未示出)从外部输入的命令信号CMD而控制行解码器200、电压发生单元300和页缓冲器组500，以执行编程操作、验证操作、读取操作或擦除操作。例如，控制逻辑400可以产生并输出电压控制信号VCON，使得电压发生单元300可以响应于命令信号CMD而产生操作电压Vpgm、Vread和Vpass。另外，控制逻辑400可以响应于经由I/O电路从外部输入的地址信号ADD而输出控制行解码器200所需的行地址信号RADD。另外，控制逻辑400可以响应于命令信 号CMD而输出控制页缓冲器组500所需的页缓冲器控制信号PB_SIGNALS。

页缓冲器组500可以经由多个位线BL1至BLk而与存储单元阵列100耦接。页缓冲器组500可以包括多个页缓冲器PB1至PBk，每个页缓冲器经由位线而与存储单元阵列耦接。例如，页缓冲器PB1至Pbk可以分别经由相应的位线BL1至BLk而与存储单元阵列耦接。多个页缓冲器PB1至PBk可以响应于从控制逻辑400输出的页缓冲器控制信号PB_SIGNALS而操作。例如，在编程操作期间，多个页缓冲器PB1至PBk可以储存从外部暂时输入的编程数据，然后根据暂时储存的数据来调节相应位线BL1至BLk的电势电平。在读取操作期间，多个页缓冲器PB1至PBk可以感测相应位线BL1至BLk的电势电平或电流量，产生读取数据，然后将读取数据输出至半导体存储器件1000外部的设备。

现在参见图2，提供了根据本发明的一个实施例的页缓冲器。

将图1中所示的页缓冲器PB1至PBk中的页缓冲器PB1作为一个示例来描述。应当注意的是，其余的页缓冲器可以具有与页缓冲器PB1相同的配置。

页缓冲器PB1可以包括：箝位电路510、电流确定电路510、锁存电路530以及位线耦接单元540。

箝位电路510可以包括：第一调节器(regulator)511、PMOS晶体管P1以及第一至第三NMOS晶体管N2、N3和N4。第一调节器511可以耦接在PMOS晶体管P1与用于内部电源电压之中的核心电压VCORE的端子之间。第一调节器511可以被配置成响应于第一调节信号CS_A而将核心电压VCORE调节至恒定的电势电平，并且输出已调节的核心电压。第一调节器511可以被实施为第四NMOS晶体管N5。

PMOS晶体管P1和第三NMOS晶体管N4可以串联耦接在第一调节器511与控制节点C_CSO之间。第一PMOS晶体管P1可以响应于预感测信号PRESEN_N而导通，并且第三NMOS晶体管N4可以响应于控制节点耦接信号PRESEN_N而导通，用于将通过第一调节器511调节之后的核心电压VCORE供应至控制节点C_CSO。第一NMOS晶体管N2和第二NMOS晶体管N3可以串联耦接在PMOS晶体管P1与控制节点C_CSO之间。在第一NMOS晶体管N2与第二NMOS晶体管N3之间的节点可以被定义为感测节点C_SEN。第一NMOS晶体管N2可以响应于第一控制信号HHO而导通，使得感测节点C_SEN可以利用通过第一调节器511调节之后的核心电压VCORE来预充电。第二NMOS晶体管N3可以响应于第二控制信号XXO而导通，用于将控制节点C_CSO与感测节点C_SEN电连接。

电流确定电路520可以包括第二调节器521以及第一PMOS晶体管P2和第二PMOS晶体管P3。第二调节器521可以耦接在第一PMOS晶体管P2与用于内部电源电压之中的降频转换电压(down-converted voltage)VDC_PB的端子之间。第二调节器521可以响应于第二调节信号CS_B而将降频转换电压VDC_PB调节至恒定电势电平，并且输出已调节的降频转换电压。第二调节器521可以被实施为NMOS晶体管N6。第一PMOS晶体管P2和第二PMOS晶体管P3可以串联耦接在第二调节器521与锁存电路530的第一节点QS之间。第一PMOS晶体管P2可以响应于感测信号SEN_PMOS而导通，并且第二PMOS晶体管P3可以响应于感测节点C_SEN的电势电平而调节已调节的降频转换电压VDC_PB的要被施加至第一节点QS的电流量。

锁存电路530可以包括反相器IV1至IV2，它们在相反的方向上并联耦接在第一节点QS(其与电流确定电路520耦接)与第二节点QS_N之间。锁存电路530可以将与施加至第一节点QS的电流量相对应的数据作为感测数据储存。

位线耦接单元540可以耦接在位线BL1与控制节点C_CSO之间。位线可以与多个存储单元耦接。位线耦接单元可以被配置成响应于位线耦接信号PB_SENSE而将位线BL1与控制节点C_CSO电连接。位线耦接单元540可以被实施为NMOS晶体管N1。

现在将描述页缓冲器PB1的读取操作。

1)调节操作

核心电压VCORE和降频转换电压VDC_PB可以被施加至与位线BL1耦接的页缓冲器PB1，用于执行读取操作。响应于第一调节信号CS_A，页缓冲器PB1中的第一调节器511可以将核心电压VCORE调节至恒定的电势电平，所述恒定的电势电平具有等于或小于核心电压VCORE的最小值与第一调节器511的设定值之和的电势电平。响应于第二调节信号CS_B，第二调节器521可以将降频转换电压VDC_PB调节至恒定的电势电平，所述恒定的电势电平具有等于或小于降频转换电压VDC_PB的最小值与第二调节器521的设定值之和的电势电平。用于第一调节器511的设定值可以为构成第一调节器511的NMOS晶体管N5的阈值电压的值。用于第二调节器521的设定值可以为构成第二调节器521的NMOS晶体管N6的阈值电压的值。因此，通过第一调节器511调节之后的核心电压VCORE可以被施加至页缓冲器PB1中的箝位电路510。此外，通过第二调节器521调节之后的降频电压VDC_PB可以被施加至页缓冲器PB1中的电流确定电路520。

2)位线预充电操作

页缓冲器PB1中的位线耦接单元540可以响应于位线耦接信号PB_SENSE而导通，并且可以将位线BL1与控制节点C_CSO耦接。页缓冲器PB1中的箝位电路510可以通过响应于低电平预感测信号PRESEN_N和高电平控制节点耦接信号CSOC两者而将已经由第一调节器511调节之后的核心电压VCORE经由控制节点C_CSO供应至位线BL1，从而将位线BL1预充电至预定的电平。

3)电流感测操作

电压发生单元300可以产生并输出用于读取操作所需的读取电压Vread和通过电压Vpass。行解码器200可以响应于行地址RADD而将读取电压Vread施加至选中的存储块中选中的字线，并且将通过电压Vpass施加至选中的存储块中未选中的字线。

当读取电压Vread被施加至选中的字线(选中的存储单元可以与之耦接)时，流经预充电的位线Bl1的电流可以根据选中的存储单元的编程状态而改变。例如，当选中的存储单元的阈值电压小于读取电压Vread时，在选中的存储单元中形成沟道，因而增加了电流量、同时降低了位线BL1的电势电平。当选中的存储单元的阈值电压大于读取电压Vread时，在选中的存储单元中不形成沟道，因而防止了电流出现、同时保持了位线BL1的电势电平。以这种方式，根据选中的存储单元的编程状态，流经位线BL1的电流可以小于或者大于第一参考电流。

当第二控制信号XXO被施加、并且NMOS晶体管N3导通时，流经位线BL1的电流可以反映在控制节点C_CSO和感测节点C_SEN上，使得感测节点C_SEN的电势电平可以保持在预充电的电平，或者可以被放电至低电平，因而导通或关断PMOS晶体管P3。锁存电路530可以锁存感测的数据，使得根据PMOS晶体管P3的导通或关断操作，第一节点QS可以保持在为低电平的初始化状态、或者转换至为高电平的状态。

图3为图示根据本发明的另一个实施例的页缓冲器的图。

参见图3，页缓冲器PB1可以包括：箝位电路610、电流确定电路620、锁存电路630以及位线耦接单元640。

箝位电路610可以包括：PMOS晶体管P11以及第一至第三NMOS晶体管N12、N13和N14。PMOS晶体管P11和第三NMOS晶体管N14可以串联耦接在用于核心电压VCORE的端子与控制节点C_CSO之间。PMOS晶体管P11可以响应于预感测信号PRESEN_N而导通，并且第三NMOS晶体管N14可以响应于控制节点耦接信号CSOC而导通，用于将核心电压VCORE供应至控制节点C_CSO。第一NMOS晶体管N12和第二NMOS晶体管N13可以串联耦接在PMOS晶体管P11与控制节点C_CSO之间。 第一NMOS晶体管N12与第二NMOS晶体管N13之间的节点可以被定义为感测节点C_SEN。第一NMOS晶体管N12可以响应于第一控制信号HHO而导通，用于利用核心电压VCORE对感测节点C_SEN预充电。第二NMOS晶体管N13可以响应于第二控制信号XXO而导通，用于将控制节点C_CSO电连接至感测节点C_SEN。

电流确定电路620可以包括第一调节器621和PMOS晶体管P12。第一调节器621可以耦接在PMOS晶体管P12与用于选自内部电源电压的降频转换电压VDC_PB的端子之间。第一调节器621可以被配置成响应于第一调节信号CS_A而将降频转换电压VDC_PB调节至恒定电势电平，并且输出已调节的降频转换电压。第一调节器621可以被实施为NMOS晶体管N15。PMOS晶体管P12可以耦接在第一调节器621与锁存电路630的第一节点QS之间。PMOS晶体管P12可以响应于感测节点C_SEN的电势电平而调节已调节的降频转换电压VDC_PB的要被施加至第一节点QS的电流量。

锁存电路630可以包括反相器IV11和IV12，它们在相反的方向上并联耦接在第一节点QS(其与电流确定电路620耦接)与第二节点QS_N之间。锁存电路630可以将与施加至第一节点QS的电流量相对应的数据作为感测数据储存。

位线耦接单元640可以耦接在位线BL1(多个存储单元可以与之耦接)与控制节点C_CSO之间，并且可以被配置成响应于位线耦接信号PB_SENSE而将位线BL1电连接至控制节点C_CSO。位线耦接单元640可以被实施为NMOS晶体管N11。

页缓冲器PB1的读取操作将描述如下。

1)调节操作

核心电压VCORE和降频转换电压VDC_PB可以被施加至与位线BL1耦接的页缓冲器PB1，用于执行读取操作。响应于第一调节信号CS，页缓冲器PB1中的第一调节器621可以将降频转换电路VDC_PB调节至恒定电平A，所述恒定电平A具有等于或小于降频电压VDC_PB的最小值与第一调节器621的设定值之和的电势电平。第一调节器621的设定值可以为构成第一调节器621的NMOS晶体管N15的阈值电压的值。

因此，通过第一调节器621调节之后的降频电压VDC_PB可以被施加至页缓冲器PB1中的电流确定电路620。

2)位线预充电操作

页缓冲器PB1中的位线耦接单元640可以响应于位线耦接信号PB_SENSE而导通，并且可以被配置成将位线BL1与控制节点C_CSO耦接。页缓冲器PB1中的箝位电路610 可以通过响应于低电平预感测信号PRESEN_N和高电平控制节点耦接信号CSOC两者而将核心电压VCORE经由控制节点C_CSO供应至位线BL1，从而将位线BL1预充电至预定的电平。

3)电流感测操作

电压发生单元300可以产生并输出用于读取操作所需的读取电压Vread和通过电压Vpass。行解码器200可以响应于行地址RADD而将读取电压Vread施加至选中的存储块中选中的字线。行解码器200还可以响应于行地址RADD而将通过电压Vpass施加至选中的存储块中未选中的字线。

当读取电压Vread被施加至选中的字线(选中的存储单元可以与之耦接)时，流经预充电的位线Bl1的电流可以根据选中的存储单元的编程状态而改变。例如，当选中的存储单元的阈值电压小于读取电压Vread时，可以在选中的存储单元中形成沟道，因而增加了电流量、同时降低了位线BL1的电势电平。当选中的存储单元的阈值电压大于读取电压Vread时，在选中的存储单元中不可以形成沟道，因而防止了电流出现、同时保持了位线BL1的电势电平。以这种方式，根据选中的存储单元的编程状态，流经位线BL1的电流可以小于或者大于第一参考电流。

当第二控制信号XXO被施加、并且NMOS晶体管N13可以导通时，流经位线BL1的电流可以反映在控制节点C_CSO和感测节点C_SEN上，使得感测节点C_SEN的电势电平可以保持在预充电的电平、或者可以被放电至低电平，因而导通或关断PMOS晶体管P12。响应于感测节点C_SEN的电势电平，PMOS晶体管P12可以调节已调节的降频转换电压VDC_PB的要被施加至第一节点QS的电流量。

锁存电路630可以锁存感测的数据，使得根据PMOS晶体管P12的导通或关断操作，第一节点QS可以保持在为低电平的初始化状态、或者转换至为高电平的状态。

图4为图示根据本发明的另一个实施例的页缓冲器的图。

参见图4，页缓冲器PB1可以包括：箝位电路710、电流确定电路720、锁存电路730以及位线耦接单元740。

箝位电路710可以包括：PMOS晶体管P21、调节信号供应单元711以及第一NMOS晶体管N23。PMOS晶体管P21可以耦接在用于核心电压VCORE的端子与调节信号供应单元711之间，并且可以响应于预感测信号PRESEN_N而导通，用于将核心电压VCORE供应至调节信号供应单元711。

调节信号供应单元711可以包括第二NMOS晶体管N22和第三NMOS晶体管N24。第二NMOS晶体管N22可以耦接在PMOS晶体管P21与感测节点C_SEN之间，并且可以响应于第二调节信号CS_B而导通，以将已调节的核心电压VCORE供应至感测节点C_SEN。第三NMOS晶体管N24可以耦接在PMOS晶体管P21与控制节点C_CSO之间，并且可以响应于第一调节信号CS_A而导通，以将已调节的核心电压VCORE供应至控制节点C_CSO。第一NMOS晶体管N23可以响应于控制信号XXO而导通，因而将第二NMOS晶体管N22与第一NMOS晶体管N23之间的感测节点C_SEN耦接至控制节点C_CSO。

电流确定电路720可以包括第一PMOS晶体管P22和第二PMOS晶体管P23。第一PMOS晶体管P22和第二PMOS晶体管P23可以串联耦接在降频电压VDC_PB的端子与锁存电路730的第一节点QS之间。第一PMOS晶体管P22可以响应于感测信号SEN_PMOS而导通，并且第二PMOS晶体管P23可以响应于感测节点C_SEN的电势电平而调节已调节的降频转换电压VDC_PB的要被施加至第一节点QS的电流量。

锁存电路730可以包括反相器IV21和IV22，它们在相反的方向上并联耦接在第一节点QS(其与电流确定电路720耦接)与第二节点QS_N之间。锁存电路730可以将与施加至第一节点QS的电流量相对应的数据储存作为感测数据。

位线耦接单元740可以耦接在位线BL1(多个存储单元可以与之耦接)与控制节点C_CSO之间，并且可以被配置成响应于位线耦接信号PB_SENSE而将位线BL1电连接至控制节点C_CSO。位线耦接单元740可以被实施为NMOS晶体管N21。

页缓冲器PB1的读取操作将描述如下。

1)调节操作

核心电压VCORE和降频转换电压VDC_PB可以被施加至与位线BL1耦接的页缓冲器PB1，用于执行读取操作。响应于第一调节信号CS_A，页缓冲器PB1中的第三NMOS晶体管N24可以将核心电压VCORE调节至恒定的电平，所述恒定的电平具有等于或小于核心电压VCORE的最小值和第三NMOS晶体管N24的设定值之和的电势电平。第三NMOS晶体管N24的设定值可以为第三NMOS晶体管N24的阈值电压的值。响应于第二调节信号CS_B，第二NMOS晶体管N22可以将核心电压VCORE调节至恒定的电平，所述恒定的电平具有等于或小于核心电压VCORE的最小值和第二NMOS晶体管N22的设定值之和的电势电平。第二NMOS晶体管N22的设定值可以为第二NMOS晶体管N22的阈值电压的值。因此，通过调节信号供应单元711的第二NMOS晶体管N22和第三NMOS晶体管N24调节的核心电压VCORE可以被施加至页缓冲器PB1的箝位 电路710。

2)位线预充电操作

页缓冲器PB1中的位线耦接单元740可以响应于位线耦接信号PB_SENSE而导通，并且可以被配置成将位线BL1与控制节点C_CSO耦接。页缓冲器PB1中的箝位电路710可以通过响应于低电平预感测信号PRESEN_N而将由第三NMOS晶体管N24调节的核心电压VCORE经由控制节点C_CSO供应至位线BL1，从而将位线BL1预充电至预定的电平。

3)电流感测操作

电压发生单元300可以产生并输出用于读取操作所需的读取电压Vread和通过电压Vpass。行解码器200可以响应于行地址RADD而将读取电压Vread施加至选中的存储块中选中的字线。行解码器200还可以响应于行地址RADD而将通过电压Vpass施加至选中的存储块中未选中的字线。

当读取电压Vread被施加至选中的字线(选中的存储单元可以与之耦接)时，流经预充电的位线Bl1的电流可以根据选中的存储单元的编程状态而改变。例如，当选中的存储单元的阈值电压小于读取电压Vread时，在选中的存储单元中可以形成沟道，因而增加了电流量、同时降低了位线BL1的电势电平。当选中的存储单元的阈值电压大于读取电压Vread时，在选中的存储单元中不可以形成沟道，因而防止了电流出现、同时保持了位线BL1的电势电平。以这种方式，根据选中的存储单元的编程状态，流经位线BL1的电流可以小于或者大于第一参考电流。

当第二控制信号XXO被施加、并且NMOS晶体管N23可以导通时，流经位线BL1的电流可以反映在控制节点C_CSO和感测节点C_SEN上，使得感测节点C_SEN的电势电平可以保持在预充电的电平、或者可以被放电至低电平，因而导通或关断PMOS晶体管P23。锁存电路730可以锁存感测的数据，使得根据PMOS晶体管P23的导通或关断操作，第一节点QS可以保持在为低电平的初始化状态、或者转换至为高电平的状态。

图5为示出根据本发明的一个实施例的内部电源电压的电势电平、供应至页缓冲器的调节信号以及从页缓冲器产生的已调节的电压的图。

参见图2和图5，施加至页缓冲器PB1的核心电压VCORE和降频转换电压VDC_PB可以随着时间t经过而首先升高。然后，当预定的时间经过时，核心电压VCORE和降频转换电压VDC_PB的电势电平可以增大或降低，同时在其最大值与最小值之间波动。页缓冲器PB1中的箝位电路510可以包括用于供应恒定的核心电压VCORE的第一调节 器511。具有等于或小于核心电压VCORE的最小值与第一调节器511的设定值之和的电势电平的第一调节信号CS_A可以被施加至第一调节器511。另外，电流确定电路520可以包括第二调节器521，以供应恒定的降频转换电压VDC_PB。具有等于或小于降频转换电压VDC_PB的最小值与第二调节器521的设定值之和的电势电平的第二调节信号CS_B可以被施加至第二调节器521。因此，分别穿通第一调节器511和第二调节器521的核心电压VCORE和降频转换电压VDC_PB可以被调节，使得可以利用核心电压VCORE和降频转换电压VDC_PB的最小值来输出具有恒定电势电平的DC电压VDC。

参见图6，根据本发明的实施例，提供了包括图1中的半导体存储器件1000的存储系统10000。

存储系统10000还可以包括控制器11000。

由于半导体存储器件1000与参照图1所述的半导体器件1000相同，所以在下文中将省略其重复描述。

控制器11000可以与主机和半导体存储器件1000耦接。响应于来自主机的请求，控制器11000可以访问半导体存储器件1000。例如，控制器11000可以被配置成控制半导体存储器件1000的读取、写入、擦除和后台操作。控制器11000可以被配置成提供主机与半导体存储器件1000之间的接口。

控制器11000可以被配置成运行用于控制半导体存储器件1000的固件。控制器11000可以包括：RAM 11100、处理单元11200、主机接口11300、存储器接口11400以及错误校正块11500。RAM 11100可以用作处理单元11200的操作存储器、半导体存储器件1000与主机之间的高速缓冲存储器、和/或半导体存储器件1000与主机之间的缓冲存储器。处理单元11200可以控制控制器11000的整体操作。另外，控制器11000可以在写入操作期间暂时地储存从主机提供的编程数据。

主机接口11300可以包括用于执行主机与控制器11000之间的数据交换的协议。作为一个示例性实施例，控制器11000可以经由一个或多个不同的接口协议来与主机通信，所述一个或多个不同的接口协议包括：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、加强型小型盘接口(ESDI)协议以及集成驱动电子(IDE)协议、私有协议等。

存储器接口11400可以提供与半导体存储器件1000的接口。例如，存储器接口11400可以包括与非型或者或非型快闪接口。

错误校正块11500可以被配置成通过利用错误校正码(ECC)来检测并校正从半导体存储器件1000接收的数据中的错误。处理单元11200可以基于来自错误校正块11500的错误检测结果来调节读取电压，并且控制半导体存储器件1000以执行再读取。作为一个示例性实施例，错误校正块可以被提供为控制器11000的一个元件。

控制器11000和半导体存储器件1000可以被集成为单个半导体器件。作为一个示例性实施例，控制器11000和半导体存储器件1000可以被集成为单个半导体器件以形成存储卡，例如PC卡(例如，个人计算机存储卡国际协会：PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SMC)、记忆棒、多媒体卡(MMC、RS-MMC或者MMCmicro)、SD卡(SD、迷你SD、微型SD或者SDHC)、通用快闪储存器(UFS)等。

控制器11000和半导体存储器件1000可以被集成为单个半导体器件以构成固态驱动器(SSD)。SSD可以包括被配置成将数据储存在半导体存储器中的储存器件。当存储系统10000用作SSD时，与存储系统10000耦接的主机的操作速度可以大大提高。

作为另一个示例，存储系统10000可以被提供为电子设备的各种元件中的一种，所述电子设备包括：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏操纵台、导航设备、黑盒子、数码照相机、3D电视机、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境下传送/接收信息的设备、射频使被(RFID)设备、用于家庭、计算机、远程信息处理网络或者计算系统的设备等等。

作为一个示例性实施例，半导体存储器件1000或者存储系统10000可以被嵌入各种类型的封装体。例如，半导体存储器件1000或者存储系统10000可以通过各种封装技术来封装和嵌入，所述各种封装技术例如：叠层封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包式管芯(die in waffle pack)、晶片形式管芯(die in wafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外型封装(SOIC)、紧缩小外型封装(SSOP)、薄型小外型封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、或晶片级处理层叠封装(WSP)等。

图7为示出图6中的存储系统的应用示例的框图。

参见图7，存储系统20000可以包括半导体存储器件21000和控制器22000。半导体存储器件21000可以包括多个半导体存储芯片。多个半导体存储芯片可以被分成多个 组。

在图7中，图示了多个半导体存储芯片的组可以分别经由第一通道CH1至第k通道CHk而与控制器22000通信。每个组可以被配置成经由一个公共通道而与控制器22000通信。控制器22000可以与参照图6所述的控制器11000相同地配置，并且经由多个通道CH1至CHk来控制半导体存储器件21000的多个半导体存储芯片。

图8为图示包括参照图7所述的存储系统的计算系统的框图。

参见图8，计算系统30000可以包括：中央处理单元(CPU)31000、RAM 32000、用户接口33000、电源34000、系统总线35000以及存储系统20000。

存储系统2000可以经由系统总线35000而与CPU 31000、RAM 32000、用户接口33000以及电源34000电连接。经由用户接口33000提供的或者被CPU 31000处理的数据可以储存在存储系统20000中。在图8中，半导体存储器件21000被示为经由控制器22000而与系统总线35000耦接。然而，半导体存储器件21000可以与系统总线35000直接耦接。在此，控制器22000的功能可以通过CPU 31000和RAM 32000来执行。

在图8中，计算系统30000可以包括参照图7所述的存储系统20000。然而，存储系统20000可以用参照图6所述的存储系统10000来代替。作为一个示例性实施例，计算系统30000可以包括参照图6和图7所述的存储系统10000和20000二者。

根据本发明的实施例，页缓冲器可以将供应至其的内部电源电压调节至恒定电平，从而稳定地执行其操作。

本文已经公开了示例性实施例，尽管利用了特定的术语，但是这些术语的使用应仅以一般性和描述性的意义来解释，并非用于限制的目的。在某些情况下，本领域的技术人员清楚的是，自本申请提交起，除非特别指出，否则结合特定实施例所描述的特征、特性和/或元件可以单独使用或者与结合其他实施例所描述的特征、特性和/或元件组合使用。因此，本领域的技术人员将理解的是，在不脱离所附权利要求列举的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。