半导体系统和半导体器件的制作方法

本申请要求2015年7月27日向韩国知识产权局提交的申请号为10-2015-0106089的韩国专利申请的优先权，其所阐述的全部内容通过引用整体合并于此。

技术领域

本公开的实施例涉及半导体器件和半导体系统。

背景技术：

在半导体器件的开发中已经努力具有增大的操作速度和集成密度。例如，已经设计了适用于同步于外部时钟信号来操作的同步存储器件以提升操作速度。

最初，提出了单数据速率(SDR)同步存储器件来提升半导体存储器件的操作速度。SDR同步存储器件同步于外部时钟信号的上升沿而接收或输出数据。虽然有这些进步，但仍需要比SDR同步存储器件操作得更快的高性能存储器件以满足高性能电子系统的要求。

作为回应，已提出了以比SDR同步存储器件高的速度操作的双数据速率(DDR)同步存储器件。在外部时钟信号的单个周期期间DDR同步存储器件可以接收或输出数据两次。更具体地，DDR同步存储器件可以同步于外部时钟信号的上升沿以及下降沿而接收或输出数据。因此，DDR同步存储器件可以甚至在不增加外部时钟信号的频率的情况下以SDR同步存储器件的速度的两倍的速度操作。

DDR同步存储器件可以使用多位预取方案(multi-bit pre-fetch scheme)，多位预取方案内部地同时处理多位数据。在多位预取方案中，串行输入的多位数据可以同步于数据选通信号而并行对齐。可以通过写入命令信号将并行对齐的多位数据同时传输给存储单元。

相应地，所需要的是克服该技术中的这些以及其他相关缺陷的器件、系统和方法。

技术实现要素：

各种实施例针对半导体器件和半导体系统。

根据一个实施例，一种半导体系统包括第一半导体器件和第二半导体器件。第一半 导体器件适用于输出数据、数据选通信号、外部命令和时钟信号。第二半导体器件适用于同步于数据选通信号而对齐所述数据以产生第一对齐数据和第二对齐数据，以及适用于响应于锁存信号而锁存第一对齐数据和第二对齐数据以产生第一锁存数据和第二锁存数据，所述锁存信号是通过对数据选通信号分频而产生的。

根据一个实施例，一种半导体器件包括锁存数据发生电路和时钟同步电路。锁存数据发生电路适用于通过同步于第一内部选通信号和第二内部选通信号而对齐内部数据来产生第一对齐数据和第二对齐数据，以及适用于响应于锁存信号而通过锁存第一对齐数据和第二对齐数据来产生第一锁存数据和第二锁存数据，所述锁存信号是通过对第一内部选通信号分频而产生的。时钟同步电路适用于从写入命令和内部时钟输出输入时钟，以及适用于响应于所述输入时钟而输出第一锁存数据和第二锁存数据作为第一写入数据和第二写入数据。

附图说明

基于附图和所附具体描述，本公开的各种实施例将变得更加明显，在附图中：

图1是图示根据一个示例性实施例的半导体系统的配置的示例的框图；

图2是图示可以包括在图1的半导体系统中的数据对齐电路的配置的示例的框图；

图3是图示可以包括在图1的半导体系统中的锁存信号发生电路的配置的框图；

图4是图示图3中所示的锁存信号发生电路的操作的示例的时序图；

图5是图示可以包括在图1的半导体系统中的输入时钟发生电路的配置的示例的框图；

图6是图示图1至图5中所示的半导体系统的操作的示例的时序图；以及

图7是图示可以包括图1至图5中所示的半导体系统的电子系统的配置的示例的框图。

具体实施方式

在下文中将参照附图来描述本公开的各种实施例。然而，本文中所描述的实施例仅用于说明的目的，而非意在限制本公开的范围。

如图1中所示，根据一个实施例的半导体系统可以包括第一半导体器件11和第二半导体器件12。第一半导体器件11可以施加数据DATA、数据选通信号DQS、外部命 令CMD和时钟信号CLK给第二半导体器件12。第二半导体器件12可以包括锁存数据发生电路13、时钟同步电路14和写入驱动器15。

锁存数据发生电路13可以包括数据缓冲器131、数据选通信号缓冲器132、数据对齐电路133、锁存信号发生电路134和数据锁存器135。

数据缓冲器131可以缓冲数据DATA以产生内部数据IDATA。数据选通信号缓冲器132可以接收数据选通信号DQS以产生第一内部选通信号DQS_R和第二内部选通信号DQS_F。第一内部选通信号DQS_R可以同步于数据选通信号DQS的上升沿来产生。另一方面，第二内部选通信号DQS_F可以同步于数据选通信号DQS的下降沿来产生。

数据对齐电路133可以同步于第一内部选通信号DQS_R和第二内部选通信号DQS_F而将内部数据IDATA对齐。这种对齐导致第一对齐数据至第四对齐数据DIN_ALI<1:4>的产生。之后将参照图2来详细描述数据对齐电路133的配置和操作。

锁存信号发生电路134可以从第一内部选通信号DQS_R产生锁存信号DQS_LAT。锁存信号发生电路134可以对第一内部选通信号DQS_R进行分频以产生周期为数据选通信号DQS的周期的两倍的锁存信号DQS_LAT。之后将参照图3和图4来详细描述锁存信号发生电路134的配置和操作。

数据锁存器135可以响应于锁存信号DQS_LAT而锁存第一对齐数据至第四对齐数据DIN_ALI<1:4>。这种锁存导致第一锁存数据至第四锁存数据DIN_LAT<1:4>的产生。由于锁存信号DQS_LAT具有为数据选通信号DQS的周期的两倍的周期，因此同步于锁存信号DQS_LAT而产生的第一锁存数据至第四锁存数据DIN_LAT<1:4>中的每个也可以被产生为具有与数据选通信号DQS的两个周期相对应的时间段。

时钟同步电路14可以包括命令解码器141、时钟缓冲器142、输入时钟发生电路143和发送器144。

命令解码器141可以对外部命令CMD解码以产生用于写入操作的写入命令WT_CMD。时钟缓冲器142可以缓冲时钟信号CLK以产生内部时钟ICLK。

输入时钟发生电路143可以从写入命令WT_CMD和内部时钟ICLK产生输入时钟DIN_CLK。如果写入命令WT_CMD被使能，则输入时钟发生电路143可以同步于内部时钟ICLK而锁存写入命令WT_CMD。此外，输入时钟发生电路143可以根据写入延时信息和突发长度信息来延迟锁存的写入命令WT_CMD以产生输入时钟DIN_CLK。之后将参照图5来详细地描述输入时钟发生电路143的配置和操作。

发送器144可以响应于输入时钟DIN_CLK而输出第一锁存数据至第四锁存数据DIN_LAT<1:4>作为第一写入数据至第四写入数据WT_DIN<1:4>。写入驱动器15可以接收第一写入数据至第四写入数据WT_DIN<1:4>以驱动第一全局输入/输出(I/O)线至第四全局输入/输出线GIO<1:4>。

参见图2，数据对齐电路133可以包括多个锁存器，包括第一锁存器21、第二锁存器22、第三锁存器23、第四锁存器24、第五锁存器25、第六锁存器26和第七锁存器27。

更具体地，第一锁存器21可以同步于第一内部选通信号DQS_R而锁存内部数据IDATA以输出锁存的内部数据IDATA。第二锁存器22可以同步于第二内部选通信号DQS_F而锁存第一锁存器21的输出信号以产生第三对齐数据DIN_ALI<3>。第三锁存器23可以同步于第一内部选通信号DQS_R而锁存第三对齐数据DIN_ALI<3>以输出锁存的第三对齐数据DIN_ALI<3>。第四锁存器24可以同步于第二内部选通信号DQS_F而锁存第三锁存器23的输出信号以产生第一对齐数据DIN_ALI<1>。

此外，第五锁存器25可以同步于第二内部选通信号DQS_F而锁存内部数据IDATA以产生第四对齐数据DIN_ALI<4>。第六锁存器26可以同步于第一内部选通信号DQS_R而锁存第四对齐数据DIN_ALI<4>以输出锁存的第四对齐数据DIN_ALI<4>。第七锁存器27可以同步于第二内部选通信号DQS_F而锁存第六锁存器26的输出信号以产生第二对齐数据DIN_ALI<2>。

这样，具有前述或类似配置的数据对齐电路133可以输出同步于第二内部选通信号DQS_F而对齐的第一对齐数据DIN_ALI<1>、第二对齐数据DIN_ALI<2>、第三对齐数据DIN_ALI<3>和第四对齐数据DIN_ALI<4>。锁存器21至27中的每一个可以是D触发器或者包括D触发器。

参见图3，锁存信号发生电路134可以包括分频器31和信号延迟电路32。

分频器31可以对第一内部选通信号DQS_R进行分频以产生分频信号DQS_DIV。分频器31可以产生周期为第一内部选通信号DQS_R的周期的两倍的分频信号DQS_DIV。分频器31可以是D触发器或包括D触发器。此外，分频器31可以同步于第一内部选通信号DQS_R来接收反相分频信号DQS_DIVB(其可以通过将分频信号DQS_DIV反相来获得)以产生分频信号DQS_DIV。

更具体地，分频器31可以包括产生周期为第一内部选通信号DQS_R的周期的N倍的分频信号DQS_DIV的各种电路中的任意一种电路或者可以使用所述任意一种电路 来实现，其中N是大于或等于2的自然数。

信号延迟电路32可以是或包括分频信号移位(shifting)电路321和锁存信号输出电路322。分频信号移位电路321可以通过响应于第二内部选通信号DQS_F而将分频信号DQS_DIV移位数据选通信号DQS的半个周期来产生移位信号DQS_SFT。锁存信号输出电路322可以通过将移位信号DQS_SFT延迟预定时间段来产生锁存信号DQS_LAT。锁存信号输出电路322可以延迟移位信号DQS_SFT以输出延迟的移位信号DQS_SFT作为锁存信号DQS_LAT，该锁存信号DQS_LAT的下降沿位于第一对齐数据至第四对齐数据DIN_ALI<1:4>的中心点附近。

在下文中将参照图4来描述图3中所示的锁存信号发生电路134的操作。

首先，在时间T11之前，分频信号DQS_DIV和反相分频信号DQS_DIVB被初始化。例如，可以将分频信号DQS_DIV初始化为具有逻辑低电平，以及可以将反相分频信号DQS_DIVB初始化为具有逻辑高电平。

在时间T11处，分频器31可以同步于第一内部选通信号DQS_R的第一上升沿而接收反馈的反相分频信号DQS_DIVB。然后分频器31可以产生分频信号DQS_DIV和反相信号DQS_DIVB。

更具体地，在时间T11处，分频器31可以同步于第一内部选通信号DQS_R的上升沿而输出反相分频信号DQS_DIVB作为分频信号DQS_DIV。因此，在时间T11处，分频器31可以接收具有逻辑高电平的反相分频信号DQS_DIVB，并产生具有逻辑高电平的分频信号DQS_DIV。

此外，分频器31可以将反相分频信号DQS_DIVB反相以产生具有不同逻辑电平的反相分频信号DQS_DIVB。即，在时间T11处，如果具有逻辑高电平的反相分频信号DQS_DIVB被反馈输入至分频器31，则分频器31可以将具有逻辑高电平的反相分频信号DQS_DIVB反相以输出具有逻辑低电平的反相分频信号DQS_DIVB。

随后，在时间T13处，分频器31可以同步于第一内部选通信号DQS_R的第二上升沿而接收反馈的具有逻辑低电平的反相分频信号DQS_DIVB。分频器31可以产生具有逻辑低电平的分频信号DQS_DIV和具有逻辑高电平的反相分频信号DQS_DIVB。这样，分频器31可以产生其电平同步于第一内部选通信号DQS_R的上升沿而改变的分频信号DQS_DIV。因此，分频器31可以产生具有为数据选通信号DQS的周期的两倍的周期的分频信号DQS_DIV。

在时间T12处，分频信号移位电路321可以同步于第二内部选通信号DQS_F的第 一上升沿而接收具有逻辑高电平的分频信号DQS_DIV以产生具有逻辑高电平的移位信号DQS_SFT。此外，在时间点T14处，分频信号移位电路321可以同步于第二内部选通信号DQS_F的第二上升沿而接收具有逻辑低电平的分频信号DQS_DIV以产生具有逻辑低电平的移位信号DQS_SFT。

因此，由于分频信号移位电路321同步于第二内部选通信号DQS_F的上升沿而输出分频信号DQS_DIV作为移位信号DQS_SFT，因此移位信号DQS_SFT可以对应于分频信号DQS_DIV被移位了数据选通信号DQS的半个周期的一种信号。

锁存信号输出电路322可以通过将移位信号DQS_SFT延迟时间段“A”而产生锁存信号DQS_LAT。锁存信号输出电路322可以设置时间段“A”使得锁存信号DQS_LAT的下降沿位于第一对齐数据至第四对齐数据DIN_ALI<1:4>的中心点附近。

参见图5，输入时钟发生电路143可以包括选择时钟发生电路51和输入时钟输出电路52。

选择时钟发生电路51可以包括命令锁存器511、写入时钟移位电路512和选择器513。

命令锁存器511可以响应于内部时钟ICLK而锁存写入命令WT_CMD以产生写入时钟WT_CLK。

写入时钟移位电路512可以通过顺序地移位写入时钟WT_CLK来产生第一移位写入时钟至第四移位写入时钟WT_SFT<1:4>。写入时钟移位电路512可以将写入时钟WT_CLK移位突发长度时间段以产生第一移位写入时钟至第四移位写入时钟WT_SFT<1:4>。第一移位写入时钟至第四移位写入时钟WT_SFT<1:4>具有分别对应于内部时钟ICLK的一个周期至四个周期的写入延时(latency)。

选择器513可以响应于第一写入延时信号至第四写入延时信号WL<1:4>而选择第一移位写入时钟至第四移位写入时钟WT_SFT<1:4>中的任意一个以将选中的一个移位写入时钟作为选择时钟DIN_SEL输出。

更具体地，例如，如果写入延时被设置为内部时钟ICLK的一个周期且第一写入延时信号WL<1>被使能，则第一移位写入时钟WT_SFT<1>可以被选中并被输出作为选择时钟DIN_SEL。如果写入延时被设置为内部时钟ICLK的两个周期且第二写入延时信号WL<2>被使能，则第二移位写入时钟WT_SFT<2>可以被选中并被输出作为选择时钟DIN_SEL。如果写入延时被设置为内部时钟ICLK的三个周期且第三写入延时信号WL<3>被使能，则第三移位写入时钟WT_SFT<3>可以被选中并被输出作为选择时钟 DIN_SEL。最后，如果写入延时被设置为内部时钟ICLK的四个周期且第四写入延时信号WL<4>被使能，则第四移位写入时钟WT_SFT<4>可以被选中并被输出作为选择时钟DIN_SEL。

输入时钟输出电路52可以通过将选择时钟DIN_SEL延迟预定时间段来产生输入时钟DIN_CLK。输入时钟输出电路52可以延迟选择时钟DIN_SEL以输出其上升沿位于第一锁存数据至第四锁存数据DQS_LAT<1:4>的中心点附近的输入时钟DIN_CLK。

在下文中将参照图6结合写入延时被设置为内部时钟ICLK的两个周期且突发长度为4的示例来描述具有前述或类似配置的半导体系统的写入操作。

首先，如果在时间点T21处输入了写入命令WT_CMD，则数据选通信号DQS可以被产生为从时间点T21经过了内部时钟ICLK的两个周期之后的时间点T22处开始跳转(toggle)，且数据DATA也可以从时间T22开始产生。

数据选通信号缓冲器132可以同步于数据选通信号DQS的上升沿而产生第一内部选通信号DQS_R。另一方面，数据选通信号缓冲器132可以同步于数据选通信号DQS的下降沿而产生第二内部选通信号DQS_F。

数据对齐电路133可以同步于第一内部选通信号DQS_R和第二内部选通信号DQS_F而产生第一对齐数据至第四对齐数据DIN_ALI<1:4>。在一个实施例中，第一对齐数据至第四对齐数据ALI<1:4>在时间T23处可以具有大约为数据选通信号DQS的一个周期的时间段宽度。

锁存信号发生电路134可以对第一内部选通信号DQS_R进行分频以产生分频信号DQS_DIV。此外，锁存信号发生电路134可以延迟分频信号DQS_DIV以产生锁存信号DQS_LAT。

以上已经关联图4描述了从第一内部选通信号DQS_R产生锁存信号DQS_LAT的操作。因此，在下文中将省略对从第一内部选通信号DQS_R产生锁存信号DQS_LAT的操作的详细描述。

数据锁存器135可以同步于锁存信号DQS_LAT的下降沿而锁存第一对齐数据至第四对齐数据DIN_ALI<1:4>以产生第一锁存数据至第四锁存数据DIN_LAT<1:4>。在一个实施例中，第一锁存数据至第四锁存数据DIN_LAT<1:4>可以具有大约为数据选通信号DQS的两个周期的时间段。

如果在时间T21处输入了写入命令WT_CMD，则选择时钟发生电路51可以同步 于内部时钟ICLK而产生被设置为在时间T21处具有逻辑高电平的写入时钟WT_CLK。此外，选择时钟发生电路51可以通过将写入时钟WT_CLK移位时钟信号CLK的四个周期(对应于写入延时(2)与突发长度(4)的一半的总和)来产生被设置为在时间T24处具有逻辑高电平的选择时钟DIN_SEL。输入时钟输出电路52可以通过将选择时钟DIN_SEL延迟时间段“B”来产生输入时钟DIN_CLK。输入时钟输出电路52可以设置该时间段“B”，使得输入时钟DIN_CLK的上升沿位于第一锁存数据至第四锁存数据DIN_LAT<1:4>的中心点附近。

在时间点T25处，发送器144可以同步于输入时钟DIN_CLK的上升沿而输出第一锁存数据至第四锁存数据DIN_LAT<1:4>作为第一写入数据至第四写入数据WT_DIN<1:4>。

如上所述，根据一个实施例的半导体系统可以将同步于数据选通信号DQS而对齐的第一对齐数据至第四对齐数据DIN_ALI<1:4>再次对齐。这种对齐可以响应于通过对数据选通信号DQS进行分频而获得的锁存信号DQS_LAT来执行。结果，第一锁存数据至第四锁存数据DIN_LAT<1:4>具有大约为数据选通信号DQS的两个周期的时间段。

由于具有从时钟信号CLK产生的输入时钟DIN_CLK的大约两个周期的时间段的第一锁存数据至第四锁存数据DIN_LAT<1:4>被传输给写入驱动器15，因此第一对齐数据至第四对齐数据DIN_ALI<1:4>可以稳定地传输给写入驱动器15。即使时钟信号CLK和数据选通信号DQS的周期变短(例如，根据缘于周围环境的半导体系统的速度提升、时钟信号CLK的时序、和/或数据选通信号DQS的改变而变短)仍可以实现这种稳定的传输。

注意可以在电子系统中实施参照图1至图6而描述的半导体器件和半导体系统。该电子系统可以是或包括存储系统、图形系统、计算系统、或移动系统等。例如，根据一个实施例的电子系统1000可以包括数据储存器1001、存储器控制器1002、缓冲存储器1003和I/O接口1004。

数据储存器1001可以包括以上关于图1而描述的第二半导体器件12。数据储存器1001可以储存从存储器控制器产生并传送来的数据。数据储存器1001可以例如响应于来自存储器控制器1002的控制信号而将储存的数据输出给例如存储器控制器1002。

数据储存器1001可以是或包括非易失性存储器，非易失性存储器即使在其电源被中断时仍保持其储存的数据。非易失性存储器可以为快闪存储器(诸如“或非”型快闪存储器或“与非”型快闪存储器)、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、或磁性随机存取存储器 (MRAM)等。

存储器控制器1002可以包括以上关于图1而描述的第一半导体存储器件11。存储器控制器1002可以对经由I/O接口1004而从外部设备(例如主机设备)输出的命令解码。此外，存储器控制器1002可以根据解码结果而控制来自或到达数据储存器1001和缓冲存储器1003的数据。

虽然图7图示了单个块的存储器控制器1002，但存储器控制器1002可以包括用于控制数据储存器1001(例如，包括非易失性存储器)的一个控制器和用于控制缓冲存储器1003(例如，包括易失性存储器)的另一控制器。

缓冲存储器1003可以暂时储存由存储器控制器1002处理的数据(即，从数据储存器1001输出的数据或输入至数据储存器1001的数据)。缓冲存储器1003可以例如响应于控制信号而储存例如从存储器控制器1002输出的数据DATA。缓冲存储器1003可以读取并输出储存的数据给存储器控制器1002。缓冲存储器1003可以是或包括诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)的易失性存储器。

I/O接口1004可以将存储器控制器1002物理地电连接至外部设备(例如，主机)。因此，存储器控制器1002可以接收经由I/O接口1004而从外部设备(即，主机)供应的控制信号和数据。此外，存储器控制器1002可以经由I/O接口1004而将从存储器控制器1002产生的数据输出给外部设备(即，主机)。即，电子系统1000可以经由I/O接口1004与主机通信。

I/O接口1004可以根据各种合适的接口协议中的任意一种来配置，诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行连接SCSI(SAS)、串行AT连接(SATA)、并行AT连接(PATA)、小计算机系统接口(SCSI)、增强型小设备接口(ESDI)和集成驱动电路(IDE)。

电子系统1000可以用作主机设备的辅助储存设备或外部储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、或紧凑式闪存(CF)卡等。

以上已经出于说明的目的而公开了本公开的各种实施例。本领域技术人员将认识到，在不脱离所附权利要求中公开的本公开的范围和精神的情况下，可以有各种修改、添加和替代。