半导体器件和包括其的半导体系统的制作方法

本申请要求2015年12月9日提交的第10-2015-0175457号韩国专利申请的优先权，其通过引用整体合并于此。

技术领域

本公开的实施例涉及一种半导体器件和包括其的半导体系统，该半导体器件通过激活字线来执行刷新操作。

背景技术：

与静态随机存取存储器件(SRAM)或快闪存储器件相比，半导体器件之中的动态随机存取存储器(DRAM)即使在维持该器件的电源时，随着时间流逝也可能丢失储存在存储单元中的数据。为了防止储存在DRAM单元中的数据丢失，DRAM器件可以具有用于以特定周期重写来自外部系统的数据的操作，其被称为“刷新操作”。通常，在保持时间期间进行这种刷新操作，保持时间对具有区块(mat)的存储单元来说是固有的。可以通过将字线激活至少一次或更多次，以及感测/放大存储单元的数据来进行刷新操作。保持时间是数据被写入在存储单元中以后，在无刷新操作的情况下可以保持的时间。

刷新操作可以被分类为自动刷新操作或自刷新操作。自动刷新操作可以通过从控制DRAM器件的控制器输出的刷新命令来执行，而自刷新操作可以通过在DRAM器件内部产生的自刷新信号来执行。

附图说明

图1是图示根据实施例的半导体系统的框图。

图2是图示包括在图1的半导体系统中的控制电路的电路图。

图3是图示包括在图1的半导体系统中的第一存储部的框图。

图4是图示包括在图3的第一存储部中的第一主字线驱动器的电路图。

图5是图示包括在图3的第一存储部中的第一驱动信号发生器的电路图。

图6是图示包括在图3的第一存储部中的第一子字线驱动器的电路图。

图7是图示根据实施例的半导体系统的操作的时序图。

图8、图9和图10是图示根据实施例的半导体系统的操作的示意图。

图11是图示包括图1至图10中所示的半导体器件或半导体系统的电子系统的配置的框图。

具体实施方式

各种实施例针对一种半导体存储器件和包括其的半导体系统。

根据实施例，半导体系统包括半导体器件。半导体器件根据命令/地址信号的组合来执行激活操作，以储存被选择性地激活的区块(mat)的位置信息。另外，半导体器件根据命令/地址信号的组合而执行刷新操作，以响应于区块控制信号、根据储存在半导体器件中的位置信息来选择性地激活包括在存储部中的区块。

根据另一个实施例，一种半导体器件包括命令解码器、地址解码器、控制电路和内部电路。命令解码器对命令/地址信号解码，以产生被使能来执行激活操作的激活信号以及产生被使能来执行刷新操作的自动刷新信号和内部刷新信号。地址解码器对命令/地址信号解码以产生行地址、列地址和内部地址。控制电路响应于激活信号或内部刷新信号而接收行地址和列地址，以将位置信息储存在其中。另外，控制电路从位置信息产生区块选择信号。此外，控制电路响应于自动刷新信号和行地址来输出列地址作为区块选择信号。内部电路包括第一存储部和第二存储部，第一存储部和第二存储部中的一个响应于区块控制信号和区块选择信号而被选择性地激活。

在下文中，将参照附图描述本公开的各种实施例。然而，本文所描述的实施例仅出于说明的目的，而非意在限制本公开的范围。

参照图1，根据实施例的半导体系统可以包括第一半导体器件1和第二半导体器件2。第二半导体器件2可以包括命令解码器10、地址解码器20、控制电路30和内部电路40。

第一半导体器件1可以输出第一命令和地址(命令/地址)信号至第N命令和地址信号CA<1:N>以及区块控制信号MCTR。第一命令/地址信号至第N命令/地址信号CA<1:N>可以经由传送地址、命令和数据中的至少一组的线来传送。可选地，第一命令/地址信号至第N命令/地址信号CA<1:N>可以经由一条线来持续地传送。第一命令/地址信号至第N命令/地址信号CA<1:N>的位的数量可以根据实施例而不同地设置。第一命令/地址信号至第N命令/地址信号CA<1:N>的数量“N”可以对应于等于或大于2的自然数。

命令解码器10可以对第一命令/地址信号至第N命令/地址信号CA<1:N>解码，以产生激活信号RACT、自动刷新信号AREF和内部刷新信号IREF。根据第一命令/地址信号至第N命令/地址信号CA<1:N>的组合，激活信号RACT可以被使能来执行激活操作。根据第一命令/地址信号至第N命令/地址信号CA<1:N>的组合，自动刷新信号AREF可以被使能来执行自动刷新操作。根据第一命令/地址信号至第N命令/地址信号CA<1:N>的组合，内部刷新信号IREF可以被周期性地使能来执行自刷新操作。

地址解码器20可以对第一命令/地址信号至第N命令/地址信号CA<1:N>解码，以产生第一行地址和第二行地址RADD<1:2>、第一列地址和第二列地址CADD<1:2>、以及第一内部地址至第M内部地址IADD<1:M>。地址解码器20可以对第一命令/地址信号至第N命令/地址信号CA<1:N>的一些位解码，以产生第一行地址和第二行地址RADD<1:2>、第一列地址和第二列地址CADD<1:2>、以及第一内部地址至第M内部地址IADD<1:M>。用于产生第一行地址和第二行地址RADD<1:2>、第一列地址和第二列地址CADD<1:2>、以及第一内部地址至第M内部地址IADD<1:M>的第一命令/地址信号至第N命令/地址信号CA<1:N>的位的数量可以根据实施例而设置为不同。第一内部地址至第M内部地址IADD<1:M>的数量“M”可以对应于等于或大于2的自然数。

在激活操作期间，控制电路30可以响应于激活信号RACT或内部刷新信号IREF来储存关于由第一行地址和第二行地址RADD<1:2>以及第一列地址和第二列地址CADD<1:2>选中的字线的位置的信息。此外，在激活操作期间，控制电路30可以根据第一行地址和第二行地址RADD<1:2>以及第一列地址和第二列地址CADD<1:2>来产生第一区块选择信号至第四区块选择信号MS<1:4>。在自刷新操作期间，控制电路30可以使用储存在其中的字线的位置信息来产生第一区块选择信号至第四区块选择信号MS<1:4>。在自动刷新操作期间，控制电路30可以根据第一行地址和第二行地址RADD<1:2>和/或第一列地址和第二列地址CADD<1:2>来产生第一区块选择信号至第四区块选择信号MS<1:4>。

内部电路40可以包括第一存储部或第一存储电路41以及第二存储部或第二存储电路42。第一存储部41可以包括多个区块，所述多个区块中的一个区块响应于区块控制信号MCTR以及第一区块选择信号和第二区块选择信号MS<1:2>而被选择性地激活。第二存储部42可以包括多个区块，所述多个区块中的一个区块响应于区块控制信号MCTR以及第三区块选择信号和第四区块选择信号MS<3:4>而被选择性地激活。

参照图2，控制电路30可以包括第一开关信号发生器31、第二开关信号发生器32、第一传输电路33、锁存信号发生器34和第二传输电路35。

在激活操作期间，如果第一行地址RADD<1>产生，则第一开关信号发生器31可以产生被使能的第一开关信号SW<1>。第一开关信号发生器31可以对激活信号RACT和第一行地址RADD<1>执行与运算以产生第一开关信号SW<1>。如果激活信号RACT具有逻辑“高”电平并且第一行地址RADD<1>具有逻辑“高”电平，则第一开关信号发生器31可以产生被使能为具有逻辑“高”电平的第一开关信号SW<1>。

在激活操作期间，第二开关信号发生器32可以产生被禁止为具有逻辑“低”电平的第二开关信号SW<2>。在自刷新操作期间，如果第一行地址RADD<1>产生，则第二开关信号发生器32可以产生被使能为具有逻辑“高”电平的第二开关信号SW<2>。在自动刷新操作期间，第二开关信号发生器32可以产生被禁止为具有逻辑“低”电平的第二开关信号SW<2>。第二开关信号发生器32可以对自动刷新信号AREF、内部刷新信号IREF和第一行地址RADD<1>执行与运算，以产生第二开关信号SW<2>。在激活操作期间，响应于具有逻辑“高”电平的自动刷新信号AREF以及具有逻辑“低”电平的内部刷新信号IREF，第二开关信号发生器32可以产生被禁止为具有逻辑“低”电平的第二开关信号SW<2>。在自刷新操作期间，响应于具有逻辑“高”电平的自动刷新信号AREF、具有逻辑“高”电平的内部刷新信号IREF以及具有逻辑“高”电平的第一行地址RADD<1>，第二开关信号发生器32可以产生被使能为具有逻辑“高”电平的第二开关信号SW<2>。在自动刷新操作期间，响应于具有逻辑“低”电平的自动刷新信号AREF，第二开关信号发生器32可以产生被禁止为具有逻辑“低”电平的第二开关信号SW<2>。

第一传输电路33可以使用传输门T31来实现，以及如果第一开关信号SW<1>被使能为具有逻辑“高”电平，则第一传输电路33可以接收第一列地址CADD<1>以产生至节点ND31的第一传输信号TS<1>。当第一开关信号SW<1>被使能为具有逻辑“高”电平时，第一传输电路33可以输出第一列地址CADD<1>作为第一传输信号TS<1>。

锁存信号发生器34可以包括初始化电路341和锁存电路342。

初始化电路341可以使用耦接在节点ND31与接地电压VSS端子之间的NMOS晶体管N31来实现。如果重置信号RST被使能为具有逻辑“高”电平，则初始化电路341可以将节点ND31驱动至接地电压VSS。在半导体系统开始操作的初始化操作期间，重置信号RST可以被使能为具有逻辑“高”电平。

锁存电路342可以缓冲第一传输信号TS<1>，以产生和储存第一锁存信号LAT<1>，其中，第一列地址CADD<1>作为第一锁存信号LAT<1>来储存。

第二传输电路35可以包括传输门T32和T33。第二传输电路35可以通过传输门T32来输出第一锁存信号LAT<1>作为第一区块选择信号MS<1>，如果第二开关信号SW<2>被使能为具有逻辑“高”电平，则传输门T32导通。响应于激活信号RACT和第一行地址RADD<1>，第二传输电路35可以通过传输门T33来输出第一列地址CADD<1>作为第一区块选择信号MS<1>，其中，如果第二开关信号SW<2>被禁止为具有逻辑“低”电平，则第二传输门T33导通。

如上所述，图2中所示的控制电路30可以被配置为产生第一区块选择信号MS<1>。即，图2中所示的控制电路30可以实际上对应于第一区块选择信号发生器或第一区块选择信号电路。虽然未在图中示出，但是控制电路30还可以包括第二区块选择信号发生器或电路至第四区块选择信号发生器或电路，以用于产生第二区块选择信号至第四区块选择信号MS<2:4>。第二区块选择信号发生器至第四区块选择信号发生器还可以实现为具有与图2中所示的控制电路30基本相同的配置。因此，在下文中，将省略用于产生第二区块选择信号至第四区块选择信号MS<2:4>的第二区块选择信号发生器至第四区块选择信号发生器的详细描述。

参照图3，第一存储部41可以包括第一主字线驱动器410、第一区块420、第一逻辑电路430和第二区块440。

第一主字线驱动器410可以根据第一内部地址至第M内部地址IADD<1:M>的解码组合来激活第一主字线MWL<1>。虽然图3图示了其中第一主字线驱动器410激活单个主字线的示例，但是本公开不局限于此。例如，在一些实施例中，第一主字线驱动器410可以被配置为根据第一内部地址至第M内部地址IADD<1:M>的组合来激活多个主字线。

可连接至第一主字线MWL<1>的第一区块420可以包括第一驱动信号发生器421、第一子字线驱动器422、第一存储单元阵列423和第一感测放大器424。

第一驱动信号发生器421可以接收第一区块选择信号MS<1>以产生第一驱动信号和第二驱动信号DS<1:2>，第一驱动信号和第二驱动信号DS<1:2>中的一个根据第一内部地址至第M内部地址IADD<1:M>的组合而被选择性地使能。虽然图3图示了其中第一驱动信号发生器421被配置为选择性地产生第一驱动信号和第二驱动信号DS<1:2>中的任意一个的示例，但是本公开不局限于此。例如，在一些实施例中，第一驱动信号发生器421可以被配置为根据第一内部地址至第M内部地址IADD<1:M>的组合来选择性地产生三个或更多个驱动信号中的任意一个。

如果第一主字线MWL<1>被激活，则第一子字线驱动器422可以响应于第一驱动信号和第二驱动信号DS<1:2>来选择性地激活第一子字线和第二子字线SWL<1:2>中的一个。

第一存储单元阵列423可以包括连接至第一子字线和第二子字线SW<1:2>的多个存储单元。

第一感测放大器424可以响应于第一区块选择信号MS<1>来感测和放大连接至第一子字线和第二子字线SW<1:2>的存储单元的数据。根据图3，为了容易和方便解释，第一感测放大器424直接连接至第一子字线和第二子字线SW<1:2>。然而，第一感测放大器424实际上可以连接至与第一子字线和第二子字线SW<1:2>连接的多个存储单元来感测和放大储存在多个存储单元中的数据。

第一逻辑电路430可以响应于第一主字线MWL<1>的信号和区块控制信号MCTR来激活第二主字线MWL<2>。如果第一主字线MWL<1>被激活为具有逻辑“低”电平并且区块控制信号MCTR被禁止为具有逻辑“低”电平，则第一逻辑电路430可以激活第二主字线MWL<2>，使得第二主字线MWL<2>具有逻辑“低”电平。如果区块控制信号MCTR被使能为具有逻辑“高”电平，则第一逻辑电路430可以去激活第二主字线MWL<2>。

可连接至第二主字线MWL<2>的第二区块440可以包括第二驱动信号发生器441、第二子字线驱动器442、第二存储单元阵列443和第二感测放大器444。

第二驱动信号发生器441可以接收第二区块选择信号MS<2>以产生第三驱动信号和第四驱动信号DS<3:4>，第三驱动信号和第四驱动信号DS<3:4>中的一个根据第一内部地址至第M内部地址IADD<1:M>的组合而被选择性地使能。虽然图3图示了其中第二驱动信号发生器441被配置为选择性地产生第三驱动信号和第四驱动信号DS<3:4>中的任意一个的示例，但是本公开不局限于此。例如，在一些实施例中，第二驱动信号发生器441可以被配置为根据第一内部地址至第M内部地址IADD<1:M>的组合来选择性地产生三个或更多个驱动信号中的任意一个。

如果第二主字线MWL<2>被激活，则第二子字线驱动器442可以响应于第三驱动信号和第四驱动信号DS<3:4>来选择性地激活第三子字线和第四子字线SWL<3:4>中的一个。

第二存储单元阵列443可以包括连接至第三子字线和第四子字线SW<3:4>的多个存储单元。

第二感测放大器444可以响应于第二区块选择信号MS<2>来感测和放大连接至第三子字线和第四子字线SW<3:4>的存储单元的数据。根据图3，出于容易和方便解释的目的，第二感测放大器444直接连接至第三子字线和第四子字线SW<3:4>。然而，第二感测放大器444实际上可以连接至与第三子字线和第四子字线SW<3:4>连接的多个存储单元，以感测和放大储存在多个存储单元中的数据。

第二存储部42可以具有与第一存储部41基本相同的配置和操作。因此，在下文中，将省略第二存储部42的详细描述。

在下文中，将参照图4来更充分地描述第一主字线驱动器410的操作。

如果半导体系统未处于激活操作和刷新操作，则第一主字线驱动器410可以响应于被使能的字线断开信号WLOFF而将第一主字线MWL<1>驱动至逻辑“高”电平。即，如果半导体系统未处于激活操作和刷新操作，则第一主字线驱动器410可以去激活第一主字线MWL<1>。在激活操作和刷新操作以外的掉电模式和上电模式中，字线断开信号WLOFF可以被设置为被使能为具有逻辑“高”电平。另外，图4中所示的高电压VPP可以是比被供应至图1的半导体器件1和2的电源电压高的泵电压，而图4中所示的低电压VBB可以是比被供应至图1的半导体器件1和2的接地电压VSS低的泵电压。

如果在激活操作和刷新操作期间，第一内部地址至第M内部地址IADD<1:M>之中的内部地址IADD<K>和IADD<K+1>产生以激活第一主字线MWL<1>，则第一主字线驱动器410可以将第一主字线MWL<1>驱动至逻辑“低”电平。即，如果用于激活第一主字线MWL<1>的内部地址IADD<K>和IADD<K+1>在激活操作和刷新操作期间产生，则第一主字线驱动器410可以激活第一主字线MWL<1>。用于激活第一主字线MWL<1>的内部地址IADD<K>和IADD<K+1>的位数“K”可以被设置为比第一内部地址至第M内部地址IADD<1:M>的自然数“M”小的自然数，以及内部地址IADD<K>和IADD<K+1>可以被设置为第一内部地址至第M内部地址IADD<1:M>之中的一位或更多位。

在下文中，将参照图5更充分地描述第一驱动信号发生器421的操作。

第一驱动信号发生器421可以包括与门AD41和与门AD42。

如果第一区块选择信号MS<1>被使能为具有逻辑“高”电平并且第一内部地址至第M内部地址IADD<1:M>之中的内部地址IADD<J>产生以激活第一子字线SWL<1>，则与门AD41可以产生被使能为具有逻辑“高”电平的第一驱动信号DS<1>。用于产生第一驱动信号DS<1>的内部地址IADD<J>的位数“J”可以被设置为比第一内部地址至第M内部地址IADD<1:M>的自然数“M”小的自然数，以及内部地址IADD<J>可以被设置为第一内部地址至第M内部地址IADD<1:M>之中的一位或更多位。

如果第一区块选择信号MS<1>被使能为具有逻辑“高”电平并且第一内部地址至第M内部地址IADD<1:M>之中的内部地址IADD<J+1>产生以激活第二子字线SWL<2>，则与门AD42可以产生被使能为具有逻辑“高”电平的第二驱动信号DS<2>。用于产生第二驱动信号DS<2>的内部地址IADD<J+1>的位数“J+1”可以被设置为比第一内部地址至第M内部地址IADD<1:M>的自然数“M”小的自然数，以及内部地址IADD<J+1>可以被设置为第一内部地址至第M内部地址IADD<1:M>之中的一位或更多位。

参照图6，第一子字线驱动器422可以包括选择信号发生器4221和驱动器4222。

如果字线断开信号WLOFF被使能为具有逻辑“高”电平，则选择信号发生器4221可以将第一选择信号FX<1>驱动至低电压VBB，并且可以将第一反相选择信号FXB<1>驱动至逻辑“高”电平。

如果第一驱动信号DS<1>被使能为具有逻辑“高”电平，则选择信号发生器4221可以将第一选择信号FX<1>驱动至高电压VPP，并且可以将第一反相选择信号FXB<1>驱动至逻辑“低”电平。

如果第一反相选择信号FXB<1>被产生为具有逻辑“高”电平，则驱动器4222可以将第一子字线SWL<1>驱动至低电压VBB。即，如果第一反相选择信号FXB<1>被产生为具有逻辑“高”电平，则驱动器4222可以去激活第一子字线SWL<1>。

如果第一选择信号FX<1>被产生为具有高电压VPP并且第一主字线MWL<1>被激活为具有逻辑“低”电平，则驱动器4222可以将第一子字线SWL<1>驱动至高电压VPP。即，如果第一选择信号FX<1>被产生为具有高电压VPP并且第一主字线MWL<1>被激活为具有逻辑“低”电平，则驱动器4222可以激活第一子字线SWL<1>。

如果第一主字线MWL<1>被去激活为具有逻辑“高”电平，则驱动器4222可以将第一子字线SWL<1>驱动至低电压VBB。即，如果第一主字线MWL<1>被去激活为具有逻辑“高”电平，则驱动器4222可以去激活第一子字线SWL<1>。

在下文中，连同其中在第一存储部41的第一区块420被激活之后，第一存储部41的第二区块440被激活的示例，将参照图7描述具有前述配置的半导体系统的操作。

首先，在下文中将描述从时间点“T1”至时间点“T2”的用于激活第一存储部41的第一区块420的操作。

在时间点“T1”处，控制电路30可以接收具有逻辑“高”电平的第一行地址RADD<1>、具有逻辑“低”电平的第二行地址RADD<2>、具有逻辑“高”电平的第一列地址CADD<1>、以及具有逻辑“低”电平的第二列地址CADD<2>，以产生具有逻辑“高”电平的第一区块选择信号MS<1>以及具有逻辑“低”电平的第二区块选择信号MS<2>。在这种情况下，第三区块选择信号和第四区块选择信号MS<3:4>可以产生为具有逻辑“低”电平。

第一主字线驱动器410可以响应于第一内部地址至第M内部地址IADD<1:M>而将第一主字线MWL<1>驱动至逻辑“低”电平。即，第一主字线驱动器410可以激活第一主字线MWL<1>。

响应于具有逻辑“高”电平的第一区块选择信号MS<1>以及第一内部地址至第M内部地址IADD<1:M>，第一驱动信号发生器421可以产生具有逻辑“高”电平的第一驱动信号DS<1>和具有逻辑“低”电平的第二驱动信号DS<2>。

响应于具有逻辑“低”电平的第一主字线MWL<1>和具有逻辑“高”电平的第一驱动信号DS<1>，第一子字线驱动器422可以将第一子字线SWL<1>驱动至逻辑“高”电平，以及可以将第二子字线SWL<2>驱动至逻辑“低”电平。即，第一子字线驱动器422可以激活第一子字线SWL<1>。

第一感测放大器424可以感测和放大连接至第一子字线SWL<1>的存储单元的数据。图7中所示的数据DATA<1>对应于储存在存储单元中的数据。

接下来，在下文中，将描述从时间点“T3”至时间点“T4”的用于激活第一存储部41的第二区块440的操作。

在时间点“T3”处，控制电路30可以接收具有逻辑“高”电平的第一行地址RADD<1>、具有逻辑“低”电平的第二行地址RADD<2>、具有逻辑“低”电平的第一列地址CADD<1>、以及具有逻辑“高”电平的第二列地址CADD<2>，以产生具有逻辑“低”电平的第一区块选择信号MS<1>以及具有逻辑“高”电平的第二区块选择信号MS<2>。在这种情况下，第三区块选择信号和第四区块选择信号MS<3:4>可以产生为具有逻辑“低”电平。

第一主字线驱动器410可以响应于第一内部地址至第M内部地址IADD<1:M>而将第一主字线MWL<1>驱动至逻辑“低”电平。即，第一主字线驱动器410可以激活第一主字线MWL<1>。

响应于具有逻辑“高”电平的第二区块选择信号MS<2>以及第一内部地址至第M内部地址IADD<1:M>，第一驱动信号发生器421可以产生具有逻辑“低”电平的第一驱动信号DS<1>和具有逻辑“高”电平的第二驱动信号DS<2>。

响应于具有逻辑“低”电平的第一主字线MWL<1>和具有逻辑“高”电平的第一驱动信号DS<1>，第一子字线驱动器422可以将第一子字线SWL<1>驱动至逻辑“低”电平，以及可以将第二子字线SWL<2>驱动至逻辑“高”电平。即，第一子字线驱动器422可以激活第二子字线SWL<2>。

第一感测放大器424可以感测和放大连接至第二子字线SWL<2>的存储单元的数据。

在下文中，连同其中在激活操作之后执行自刷新操作的示例，将参照图8、图9和图10来描述具有前述配置的半导体系统的操作。

参照图8，在激活操作期间，如果第一行地址RADD<1>、第二行地址RADD<2>、第一列地址CADD<1>和第二列地址CADD<2>分别产生为具有逻辑“低”电平、逻辑“高”电平、逻辑“低”电平和逻辑“高”电平，则第一锁存信号至第三锁存信号LAT<1:3>可以产生为具有逻辑“低”电平，而第四锁存信号LAT<4>可以产生为具有逻辑“高”电平。另外，第一锁存信号至第四锁存信号LAT<1:4>可以被储存在半导体系统的控制电路30中。

即，第二存储部42的第四区块(未示出)可以被激活来执行激活操作。

第一锁存信号至第四锁存信号LAT<1:4>可以包括关于被单独激活的区块的位置的储存信息，以及具有逻辑“高”电平的第四锁存信号LAT<4>的产生可以意味着：第二存储部42的第四区块(未示出)被激活。在这种情况下，具有逻辑“低”电平的第一锁存信号至第三锁存信号LAT<1:3>的产生可以意味着：第一存储部41的第一区块420和第二区块440以及第二存储部42的第三区块(未示出)未被激活。

参照图9，在激活操作期间，如果第一行地址RADD<1>、第二行地址RADD<2>、第一列地址CADD<1>和第二列地址CADD<2>分别产生为具有逻辑“低”电平、逻辑“高”电平、逻辑“高”电平和逻辑“低”电平，则第一锁存信号和第二锁存信号LAT<1:2>可以产生为具有逻辑“低”电平，而第三锁存信号和第四锁存信号LAT<3:4>可以产生为具有逻辑“高”电平。另外，第一锁存信号至第四锁存信号LAT<1:4>可以被储存在半导体系统的控制电路30中。

即，第二存储部42的第三区块(未示出)可以被激活来执行激活操作。

具有逻辑“低”电平的第一锁存信号和第二锁存信号LAT<1:2>的产生可以意味着：第一存储部41的第一区块420和第二区块440被去激活。另外，具有逻辑“高”电平的第四锁存信号LAT<4>的产生可以意味着：第四锁存信号LAT<4>被储存和产生，如参照图8所描述的。

在下文中，将参照图10来描述在激活操作之后执行的自刷新操作。

首先，如果在自刷新操作期间，第一行地址RADD<1>产生为具有逻辑“高”电平以及第一列地址和第二列地址CADD<1:2>顺序产生为具有逻辑“高”电平，则第一存储部41的第一区块420和第二区块440(基于区块420和区块440的位置信息而未被选中)可以被去激活而不执行刷新操作，因为具有逻辑“低”电平的第一锁存信号和第二锁存信号LAT<1:2>被储存。

接下来，如果在自刷新操作期间，第二行地址RADD<2>产生为具有逻辑“高”电平以及第一列地址和第二列地址CADD<1:2>顺序产生为具有逻辑“高”电平，则第二存储部42的第三区块和第四区块(未示出)可以被激活并且执行刷新操作，因为具有逻辑“高”电平的第三锁存信号和第四锁存信号LAT<3:4>被储存。

如上所述，根据实施例的半导体系统可以在激活模式中，储存被激活字线的位置信息，以及可以在刷新模式中，根据字线的位置信息来执行仅与被激活字线有关的刷新操作。因此，可以降低半导体系统的功耗。

参照图1至图10所描述的半导体系统或第二半导体器件可以被应用至包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图11中所示，根据实施例的电子系统1000可以包括数据储存单元1001、存储器控制器1002、缓冲存储器1003和I/O接口1004。

根据从存储器控制器1002产生的控制信号，数据储存单元1001可以储存从存储器控制器1002输出的数据，或者可以读取储存的数据并将其输出至存储器控制器1002。数据储存单元1001可以包括图1中所示的第二半导体器件2。数据储存单元1001还可以包括即使在其电源中断时也能保持储存的数据的非易失性存储器。非易失性存储器可以是诸如或非型快闪存储器或与非型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。

存储器控制器1002可以经由I/O接口1004接收从外部设备(例如，主机设备)输出的命令，以及可以对从主机设备输出的命令解码来控制用于将数据输入至数据储存单元1001或缓冲存储器1003的操作，或者控制用于输出储存在数据储存单元1001或缓冲存储器1003中的数据的操作。存储器控制器1002可以包括图1中所示的第一半导体器件1。虽然图11图示了作为单个块的存储器控制器，但是存储器控制器1002可以包括用于控制包括非易失性存储器的数据储存单元1001的一个控制器以及用于控制包括易失性存储器的缓冲存储器1003的另一个控制器。

缓冲存储器1003可以暂时地储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时地储存从数据储存单元1001输出的数据或被输入至数据储存单元1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取储存的数据并将其输出至存储器控制器1002。缓冲存储器1003可以包括诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)的易失性存储器。

I/O接口1004可以将存储器控制器1002物理连接及电连接至外部设备(即，主机)。因此，存储器控制器1002可以经由I/O接口1004接收从外部设备(即，主机)供应的控制信号和数据，以及可以经由I/O接口1004将从存储器控制器1002产生的数据输出至外部设备(即，主机)。即，电子系统1000可以经由I/O接口1004与主机通信。I/O接口1004可以包括诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行连接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强小型设备接口(ESDI)和集成驱动电路(IDE)的各种接口协议中的任意一种。

电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。