半导体模块的制作方法

本申请要求2015年12月7日提交的申请号为10-2015-0172956的韩国专利申请的优先权，其全部内容通过引用整体合并于此。

技术领域

本公开的实施例总体涉及一种被配置用于降低信号的加载时间的半导体模块。

背景技术：

诸如计算机系统或通信系统的电子系统可以包括用于将数据储存在其中的多个半导体模块。双列直插存储器模块(DIMM)已经被开发出来，并被广泛用作数据收发器。每个DIMM可以包括多个芯片，且所述多个芯片可以安装在衬底的两个表面上以增大DIMM的集成度。布置在衬底的每个表面上的输入/输出(I/O)焊盘可以电隔离，且数据可以经由I/O焊盘来传输。此外，包括寄存器时钟驱动器(RCD)的寄存式DIMM(RDIMM)被广泛用来降低外部信号(诸如数据、时钟信号、命令和地址)的加载时间。RCD可以储存外部信号，以及将储存的外部信号输出给包括在RDIMM中的半导体芯片。

一般而言，存储器模块可以设计有连接至同一地址和数据总线的两组或更多独立组的芯片(例如，DRAM芯片)，且每组芯片可以被称作排(rank)。即，每排的芯片可以同时地操作。根据每个半导体模块中包括的排的数量，半导体模块通常可以分为单排半导体模块或“N”排半导体模块(其中，“N”表示等于或大于2的自然数)。在单排半导体模块中，单排半导体模块所包括的全部半导体芯片可以同时地操作。在“N”排半导体模块中，N个排可以独立操作，而每排中包括的全部半导体芯片可以同时地操作。

附图说明

图1是图示根据一个实施例的包括在半导体模块中的芯片的示例代表的框图。

图2和图3是图示包括图1中所示的芯片的半导体模块的示例代表的框图。

图4是图示根据一个实施例的包括在半导体模块中的芯片的示例代表的框图。

图5是图示包括图4中所示的芯片的半导体模块的示例代表的框图。

图6是图示根据一个实施例的包括在半导体模块中的芯片的示例代表的框图。

图7是图示根据一个实施例的包括在半导体模块中的芯片的示例代表的框图。

图8是图示包括图6和图7中所示的芯片的半导体模块的示例代表的框图。

图9是图示根据一个实施例的包括在半导体模块中的芯片的示例代表的框图。

图10是图示根据一个实施例的包括在半导体模块中的芯片的示例代表的框图。

图11和图12图示了布置在包括图9和图10中所示的芯片的半导体模块中的内部互连线的配置的示例代表。

图13是图示包括图1至图12中所示的半导体模块中的至少一种的电子系统的配置的示例代表的框图。

具体实施方式

各种实施例可以针对半导体模块。

根据一个实施例，一种半导体模块可以包括第一芯片和第二芯片。第一芯片可以对外部信号进行缓冲以产生传输信号。第一芯片可以对传输信号进行缓冲以产生用于执行第一存储单元的内部操作的第一内部信号。第二芯片可以对传输信号进行缓冲以产生用于执行第二存储单元的内部操作的第二内部信号。

根据一个实施例，一种半导体模块可以包括第一芯片和第二芯片。第一芯片可以对外部信号进行缓冲以产生用于执行第一存储单元的内部操作的第一内部信号。第一芯片可以对第一内部信号进行缓冲以产生第一传输信号。第二芯片可以对第一传输信号进行缓冲以产生用于执行第二存储单元的内部操作的第二内部信号。

根据一个实施例，一种半导体模块可以包括第一芯片和第二芯片。第一芯片可以对第一外部信号进行缓冲以产生第一传输信号，从第一传输信号产生第一内部信号，从第二传输信号产生第二内部信号，以及接收第一内部信号和第二内部信号以产生第一选中信号和第二选中信号，第一选中信号和第二选中信号可以被锁存以执行第一存储单元的内部操作。第二芯片可以对第二外部信号进行缓冲以产生第二传输信号，从第二传输信号产生第三内部信号，从第一传输信号产生第四内部信号，以及接收第三内部信号和第四内部信号以产生第三选中信号和第四选中信号，第三选中信号和第四选中信号可以被锁存以执行第二存储单元的内部操作。

根据一个实施例，一种半导体模块可以包括第一芯片和第二芯片。第一芯片可以对第一外部信号进行缓冲以产生第一内部信号，对第一内部信号进行缓冲以产生第一传输信号，延迟第一内部信号以产生第一延迟信号，对第二传输信号进行缓冲以产生第二内部信号，以及接收第一延迟信号和第二内部信号以产生第一选中信号和第二选中信号，第一选中信号和第二选中信号被锁存以执行第一存储单元的内部操作。第二芯片可以对第二外部信号进行缓冲以产生第三内部信号，对第三内部信号进行缓冲以产生第二传输信号，延迟第三内部信号以产生第二延迟信号，对第一传输信号进行缓冲以产生第四内部信号，以及接收第二延迟信号和第四内部信号以产生第三选中信号和第四选中信号，第三选中信号和第四选中信号可以被锁存以执行第二存储单元的内部操作。

在各种实施例中，第一外部信号可以包括用于访问第一存储单元的地址信息以及用于执行第一存储单元的内部操作的命令信息，以及第二外部信号可以包括用于访问第二存储单元的地址信息以及用于执行第二存储单元的内部操作的命令信息。

在各种实施例中，第一芯片可以包括第一输入缓冲器、输出缓冲器和第二输入缓冲器，第一输入缓冲器对第一外部信号进行缓冲以产生并输出第一内部信号，输出缓冲器对第一内部信号进行缓冲以产生第一传输信号，第二输入缓冲器对第二传输信号进行缓冲以产生第二内部信号。

在各种实施例中，第一芯片可以包括延迟第一内部信号以产生第一延迟信号的延迟电路。

在各种实施例中，第一芯片可以包括第一选择器和第二选择器，第一选择器基于模式选择信号而选择并输出第一延迟信号或第二内部信号作为第一选中信号，第二选择器基于模式选择信号而选择并输出第一延迟信号或第二内部信号作为第二选中信号。

在各种实施例中，第一芯片可以包括锁存第一选中信号和第二选中信号的锁存器电路。

根据一个实施例，一种半导体模块可以包括第一芯片和第二芯片。第一芯片可以接收外部输入数据以产生可以被储存在第一存储单元阵列中的第一输入数据，将从第一存储单元阵列输出的第一输出数据或第一传输数据输出作为外部输出数据，以及对外部输入数据进行缓冲以产生第二传输数据。第二芯片可以接收第二传输数据以产生可以被储存在第二存储单元阵列中的第二输入数据，将从第二存储单元阵列输出的第二输出数据输出作为第一传输数据。

在各种实施例中，第一芯片可以在第一芯片的读取操作期间对第一输出数据进行缓冲以产生第三输出数据，以及可以对第一输出数据进行缓冲以将缓冲的第一输出数据输出作为外部输出数据。

在各种实施例中，第一芯片可以在第一芯片的写入操作期间对外部输入数据进行缓冲以产生第一输入数据，以及可以将第一输入数据转变为并行数据以将并行数据储存在第一存储单元阵列中。

在各种实施例中，第二芯片可以在第二芯片的读取操作期间对第二输出数据进行缓冲以产生第一传输数据，而第一芯片可以在第二芯片的读取操作期间对第一传输数据进行缓冲以将缓冲的第一传输数据输出作为外部输出数据。

在各种实施例中，第一芯片可以在第二芯片的写入操作期间对外部输入数据进行缓冲以产生第二传输数据，而第二芯片可以在第二芯片的写入操作期间对第二传输数据进行缓冲以产生第二输入数据，以及可以将第二输入数据转变为并行数据以将并行数据储存在第二存储单元阵列中。

在各种实施例中，第一芯片可以包括缓冲器控制信号发生电路，所述缓冲器控制信号发生电路基于读取信号、写入信号、第一芯片选择信号和第二芯片选择信号而产生第一缓冲器控制信号至第四缓冲器控制信号。

在各种示例中，第一缓冲器控制信号可以被使能来执行第一芯片的读取操作或第二芯片的读取操作，以及第二缓冲器控制信号可以被使能来执行第一芯片的读取操作。

在各种实施例中，第三缓冲器控制信号可以被使能来执行第一芯片的写入操作，以及第四缓冲器控制信号可以被使能来执行第二芯片的写入操作。

在各种实施例中，第一芯片可以包括第一输出缓冲器、第二输出缓冲器和输入缓冲器，第一输出缓冲器基于第一缓冲器控制信号而对第一输出数据进行缓冲以产生第三输出数据，第二输出缓冲器可以基于第二缓冲器控制信号而对第三输出数据进行缓冲以输出缓冲的第三输出数据作为外部输出数据，输入缓冲器可以基于第三缓冲器控制信号和第四缓冲器控制信号而对外部输入数据进行缓冲以输出缓冲的外部输入数据作为第一输入数据或第二传输数据。

在各种实施例中，第二芯片可以包括缓冲器控制信号发生电路，所述缓冲器控制信号发生电路基于读取信号、写入信号和第二芯片选择信号而产生第一缓冲器控制信号和第二缓冲器控制信号。

在各种实施例中，第一缓冲器控制信号可以被使能以执行第二芯片的读取操作。

在各种实施例中，第二缓冲器控制信号可以被使能以执行第二芯片的写入操作。

在各种实施例中，第二芯片可以包括输出缓冲器和输入缓冲器，输出缓冲器基于第一缓冲器控制信号而对第二输出数据进行缓冲以产生第一传输数据，输入缓冲器基于第二缓冲器控制信号而对第二传输数据进行缓冲以产生第二输入数据。

在各种实施例中，第一芯片和第二芯片可以被布置为彼此重叠。第一芯片可以连接至第一焊盘，第一焊盘连接至输入外部输入数据所经由的互连线，且第一芯片与第二芯片可以经由第二焊盘彼此传输数据。

在各种实施例中，第一芯片和第二芯片中的每个可以包括同时操作的至少两排。

根据一个实施例，一种半导体模块可以包括第一芯片和第二芯片。第一芯片可以接收外部输入数据以产生可以被储存在第一存储单元阵列中的第一输入数据，延迟从第一存储单元阵列输出的第一输出数据以产生第一延迟数据，输出第一延迟数据或第一传输数据作为外部输出数据，以及对外部输入数据进行缓冲以产生第二传输数据。第二芯片可以接收第二传输数据以产生可以被储存在第二存储单元阵列中的第二输入数据，以及将从第二存储单元阵列输出的第二输出数据输出作为第一传输数据。

在各种实施例中，在第一芯片的读取操作期间，第一芯片可以输出第一延迟数据作为第一选中数据，以及可以对第一选中数据进行缓冲以输出缓冲的第一选中数据作为外部输出数据。

在各种实施例中，在第一芯片的写入操作期间，第一芯片可以对外部输入数据进行缓冲以产生第一输入数据，可以延迟第一输入数据以产生第二延迟数据，以及可以将第二延迟数据转变为并行数据以将并行数据储存在第一存储单元阵列中。

在各种实施例中，在第二芯片的读取操作期间，第二芯片可以对第二输出数据进行缓冲以产生第一传输数据。在第二芯片的读取操作期间，第一芯片可以对第一传输数据进行缓冲以产生第三输出数据，可以输出第三输出数据作为第一选中数据，以及可以输出第一选中数据作为外部输出数据。

在各种实施例中，在第二芯片的写入操作期间，第一芯片可以对外部输入数据进行缓冲以产生第二传输数据。在第二芯片的写入操作期间，第二芯片可以对第二传输数据进行缓冲以产生第二输入数据，可以延迟第二输入数据以产生第二延迟数据，以及可以将第二延迟数据转变为并行数据以将并行数据储存在第二存储单元阵列中。

在各种实施例中，第一芯片可以包括缓冲器控制信号发生电路，所述缓冲器控制信号发生电路基于读取信号、写入信号、第一芯片选择信号和第二芯片选择信号而产生第一缓冲器控制信号、第二缓冲器控制信号和第一选择控制信号。

在各种实施例中，第一缓冲器控制信号可以被使能以执行第一芯片的写入操作，以及第二缓冲器控制信号可以被使能以执行第二芯片的写入操作。

在各种实施例中，第一选择控制信号可以被使能以执行第一芯片的读取操作，以及第一选择控制信号可以被禁止来执行第二芯片的读取操作。

在各种实施例中，第二芯片可以包括缓冲器控制信号发生电路，所述缓冲器控制信号发生电路基于读取信号、写入信号和第二芯片选择信号而产生第三缓冲器控制信号和第二选择控制信号。

在各种实施例中，第三缓冲器控制信号可以被使能以执行第二芯片的写入操作，以及第二选择控制信号可以被使能以执行第二芯片的读取操作。

在各种实施例中，第一芯片与第二芯片可以被布置为彼此重叠。第一芯片可以连接至第一焊盘，第一焊盘连接至输入外部输入数据所经由的互连线，且第一芯片与第二芯片可以经由第二焊盘彼此传输数据。

在各种实施例中，第一芯片和第二芯片中的每个可以包括同时操作的至少两排。

根据一个实施例，可以提供一种半导体模块。该半导体模块可以包括主芯片，所述主芯片被配置为接收外部命令信号和外部地址信号，以及将外部命令信号和外部地址信号作为传输命令信号和传输地址信号传输给半导体模块中所包括的至少一个从芯片。

在下文中将参照附图来描述本公开的各个实施例。然而，本文中所描述的实施例仅用于说明的目的，而非意在限制本公开的范围。

参见图1，提供了第一芯片11和第二芯片12。第一芯片11可以包括第一I/O缓冲器111、第一输入缓冲器112、第一锁存器电路113、第一命令解码器114、第一行解码器115、第一列解码器116和第一存储单元阵列117。第二芯片12可以包括第二I/O缓冲器121、第二输入缓冲器122、第二锁存器电路123、第二命令解码器124、第二行解码器125、第二列解码器126和第二存储单元阵列127。

第一I/O缓冲器111可以响应于第一缓冲器使能信号BUF_EN1而接收外部命令/地址信号CA_EXT以产生传输命令/地址CA_T。例如，如果第一缓冲器使能信号BUF_EN1被使能，则第一I/O缓冲器111可以对外部命令/地址信号CA_EXT进行缓冲以产生传输命令/地址CA_T，以及可以将传输命令/地址CA_T输出给第一输入缓冲器112和第二输入缓冲器122。外部命令/地址信号CA_EXT可以包括关于用于控制第一芯片11和第二芯片12的内部操作的命令以及用于访问第一芯片11和第二芯片12中所包括的存储单元的地址的信息。在一些实施例中，第一I/O缓冲器111可以被配置为接收各种外部信号(包括数据和数据选通信号)，而非外部命令/地址信号CA_EXT。因为第一芯片11用作接收外部命令/地址信号CA_EXT的主芯片，所以第一缓冲器使能信号BUF_EN1可以被设置为被使能。

第一输入缓冲器112可以响应于传输命令/地址CA_T而产生第一内部命令/地址ICA1。例如，第一输入缓冲器112可以对传输命令/地址CA_T进行缓冲以产生第一内部命令/地址ICA1。

第一锁存器电路113可以锁存第一内部命令/地址ICA1。第一锁存器电路113可以从关于第一内部命令/地址ICA1中所包括的命令的信息提取并产生第一锁存命令LCMD1。第一命令解码器114可以对第一锁存命令LCMD1解码以产生用于控制第一芯片11的内部操作的第一内部命令ICMD1。第一锁存器电路113可以从关于第一内部命令/地址ICA1中所包括的地址的信息产生第一地址XADD1和第一列地址YADD1。第一行解码器115和第一列解码器116可以分别对第一地址XADD1和第一列地址YADD1解码以选择第一存储单元阵列117中所包括的存储单元中的至少一个存储单元。在一个实施例中，包括第一行解码器115和第一列解码器116的地址解码器可以对地址(即，第一地址XADD1和第一列地址YADD1)解码以访问第一存储单元阵列117中所包括的存储单元中的至少一个存储单元。

第二I/O缓冲器121可以响应于第二缓冲器使能信号BUF_EN2而操作。如果第二芯片12用作从芯片，则第二缓冲器使能信号BUF_EN2可以被禁止。相应地，第二I/O缓冲器121可以通过被禁止的第二缓冲器使能信号BUF_EN2而不激活。

第二输入缓冲器122可以响应于传输命令/地址CA_T而产生第二内部命令/地址ICA2。例如，第二输入缓冲器122可以对传输命令/地址CA_T进行缓冲以产生第二内部命令/地址ICA2。

第二锁存器电路123可以锁存第二内部命令/地址ICA2。第二锁存器电路123可以从关于第二内部命令/地址ICA2中所包括的命令的信息提取并产生第二锁存命令LCMD2。第二命令解码器124可以对第二锁存命令LCMD2解码以产生用于控制第二芯片12的内部操作的第二内部命令ICMD2。第二锁存器电路123可以从关于第二内部命令/地址ICA2中所包括的地址的信息产生第二地址XADD2和第二列地址YADD2。第二行解码器125和第二列解码器126可以分别对第二地址XADD2和第二列地址YADD2解码以选择第二存储单元阵列127中所包括的存储单元中的至少一个存储单元。在一个实施例中，包括第二行解码器125和第二列解码器126的地址解码器可以对地址(即，第二地址XADD2和第二列地址YADD2)解码以访问第二存储单元阵列127中所包括的存储单元中的至少一个存储单元。

第一芯片11和第二芯片12可以按照第一操作模式或第二操作模式来操作。第一操作模式意味着通过“×4”位结构(bit organization)来同时输入或输出四个数据，而第二操作模式意味着通过“×8”位结构来同时输入或输出八个数据。因此，在第一操作模式中可以需要四个数据缓冲器，而在第二操作模式中可以需要八个数据缓冲器。第一芯片11中包括的第一I/O缓冲器111和第一输入缓冲器112可以被配置为在第二操作模式中使用而在第一操作模式中不使用的数据缓冲器。第二芯片12中包括的第二I/O缓冲器121和第二输入缓冲器122可以被配置为在第二操作模式中使用而在第一操作模式中不使用的数据缓冲器。

在下文中将描述具有前述配置的第一芯片11和第二芯片12的操作。

可以指定第一芯片11来用作主芯片。因此，第一芯片11可以接收外部命令/地址信号CA_EXT以产生传输命令/地址CA_T。第一芯片11可以经由第一输入缓冲器112接收传输命令/地址CA_T以产生第一内部命令/地址ICA1，以及可以使用第一锁存器电路113来锁存第一内部命令/地址ICA1以产生用于选择第一存储单元阵列117中所包括的存储单元之中的至少一个存储单元的第一地址XADD1和第一列地址YADD1。

可以指定第二芯片12来用作从芯片。因此，第二芯片12可以经由第二输入缓冲器122来接收传输命令/地址CA_T。第二芯片12可以使用第二锁存器电路123来接收并锁存在第二缓冲器122中产生的第二内部命令/地址ICA2，以产生用于选择第二存储单元阵列127中所包括的存储单元之中的至少一个存储单元的第二地址XADD2和第二列地址YADD2。

如上所述，第一芯片11可以用作主芯片以用来接收外部命令/地址信号CA_EXT以及用来对第一芯片11中所包括的存储单元执行内部操作，而第二芯片12可以接收在第一芯片11中产生的传输命令/地址CA_T以对第二芯片12中所包括的存储单元执行内部操作。即，外部命令/地址信号CA_EXT不直接输入至半导体模块中所包括的所有芯片(即，第一芯片11和第二芯片12)，而是仅直接输入至被设置为主芯片的一个芯片(即，第一芯片11)，且外部命令/地址信号CA_EXT经由主芯片而传输给半导体模块的其他芯片(即，第二芯片12)。因此，可以降低外部命令/地址信号CA_EXT的加载时间。由于半导体模块中包括的多个芯片之一被指定来用作主芯片以接收外部命令/地址信号CA_EXT以及将外部命令/地址信号CA_EXT传输给半导体模块中所包括的多个芯片中的其他芯片，因此可以不需要额外的电路来接收外部命令/地址信号CA_EXT。因此，可以降低半导体模块的功耗和成本。

参见图2和图3，图示了使用参照图1而描述的第一芯片11和第二芯片12来实施的半导体模块2和3。

图2中所示的半导体模块2可以包括第一芯片至第八芯片21、22、23、24、25、26、27和28。可以指定第四芯片24来用作主芯片，而可以指定第一芯片21至第三芯片23以及第五芯片25至第八芯片28来用作从芯片。第四芯片24可以实施为具有与图1中所示的第一芯片11相同的配置，而第一芯片21至第三芯片23以及第五芯片25至第八芯片28中的每个可以实施为具有与图1中所示的第二芯片12相同的配置。第四芯片24可以接收外部命令/地址信号CA_EXT以产生并输出传输命令/地址CA_T，以及可以根据传输命令/地址CA_T来对第四芯片24中包括的存储单元执行第四芯片24的内部操作。第一芯片21至第三芯片23以及第五芯片25至第八芯片28可以根据传输命令/地址CA_T来对包括在其中的存储单元执行其内部操作。

图3中所示的半导体模块3可以包括第一芯片至第八芯片31、32、33、34、35、36、37和38。可以指定第四芯片34和第五芯片35来用作主芯片，以及可以指定第一芯片31至第三芯片33和第六芯片36至第八芯片38来用作从芯片。第四芯片34和第五芯片35中的每个可以实施为具有与图1中所示的第一芯片11相同的配置，而第一芯片31至第三芯片33和第六芯片36至第八芯片38中的每个可以实施为具有与图1中所示的第二芯片12相同的配置。第四芯片34可以接收外部命令/地址信号CA_EXT以产生并输出第一传输命令/地址CA_T1，以及可以根据第一传输命令/地址CA_T1来对第四芯片34中所包括的存储单元执行第四芯片34的内部操作。第五芯片35可以接收外部命令/地址信号CA_EXT以产生并输出第二传输命令/地址CA_T2，以及可以根据第二传输命令/地址CA_T2来对第五芯片35中所包括的存储单元执行第五芯片35的内部操作。第一芯片31至第三芯片33可以根据第一传输命令/地址CA_T1来对包括在其中的存储单元执行其内部操作。第六芯片36至第八芯片38可以根据第二传输命令/地址CA_T2来对包括在其中的存储单元执行其内部操作。

参见图4，提供了第一芯片41和第二芯片42。第一芯片41可以包括第一输入缓冲器411、第一输出缓冲器412、第一延迟电路413、第一锁存器电路414、第一命令解码器415、第一行解码器416、第一列解码器417和第一存储单元阵列418。第二芯片42可以包括第二输入缓冲器421、第二输出缓冲器422、第二延迟电路423、第二锁存器电路424、第二命令解码器425、第二行解码器426、第二列解码器427和第二存储单元阵列428。

第一输入缓冲器411可以接收外部命令/地址信号CA_EXT以产生第一内部命令/地址ICA1。例如，第一输入缓冲器411可以对外部命令/地址信号CA_EXT进行缓冲以产生第一内部命令/地址ICA1，以及可以将第一内部命令/地址ICA1输出给第一输出缓冲器412和第一延迟电路413。外部命令/地址信号CA_EXT可以包括关于控制第一芯片41和第二芯片42的内部操作的命令以及用于访问第一芯片41和第二芯片42中所包括的存储单元的地址的信息。在一些实施例中，第一输入缓冲器411可以被配置为接收各种外部信号(包括数据和数据选通信号)，而非外部命令/地址信号CA_EXT。

第一输出缓冲器412可以响应于第一内部命令/地址ICA1而产生第一传输命令/地址CA_T1。例如，第一输出缓冲器412可以对第一内部命令/地址ICA1进行缓冲以产生并输出第一传输命令/地址CA_T1。

第一延迟电路413可以响应于第一延迟使能信号DLY_EN1而延迟第一内部命令/地址ICA1以产生第一延迟命令/地址ICAd1。例如，如果第一延迟使能信号DLY_EN1被使能，则第一延迟电路413可以延迟第一内部命令/地址ICA1以产生第一延迟命令/地址ICAd1。根据实施例，第一延迟使能信号DLY_EN1可以在第一芯片41中产生，或者可以从外部芯片或外部设备提供。用于产生第一延迟命令/地址ICAd1的第一内部命令/地址ICA1的延迟时间可以根据实施例而设置为不同。

第一锁存器电路414可以锁存第一延迟命令/地址ICAd1。第一锁存器电路414可以从关于第一延迟命令/地址ICAd1中所包括的命令的信息提取并产生第一锁存命令LCMD1。第一命令解码器415可以对第一锁存命令LCMD1解码以产生用于控制第一芯片41的内部操作的第一内部命令ICMD1。第一锁存器电路414可以从关于第一延迟命令/地址ICAd1中所包括的地址的信息产生第一地址XADD1和第一列地址YADD1。第一行解码器416和第一列解码器417可以分别对第一地址XADD1和第一列地址YADD1解码以选择第一存储单元阵列418中所包括的存储单元中的至少一个存储单元。在一个实施例中，包括第一行解码器416和第一列解码器417的地址解码器可以对地址(即，第一地址XADD1和第一列地址YADD1)解码以访问第一存储单元阵列418中所包括的存储单元中的至少一个存储单元。

第二输入缓冲器421可以接收第一传输命令/地址CA_T1以产生第二内部命令/地址ICA2。例如，第二输入缓冲器421可以对第一传输命令/地址CA_T1进行缓冲以产生第二内部命令/地址ICA2，以及可以将第二内部命令/地址ICA2输出给第二输出缓冲器422和第二延迟电路423。在一些实施例中，第二输入缓冲器421可以被配置为接收各种外部信号(包括数据和数据选通信号)，而非第一传输命令/地址CA_T1。

第二输出缓冲器422可以响应于第二内部命令/地址ICA2而产生第二传输命令/地址CA_T2。例如，第二输出缓冲器422可以对第二内部命令/地址ICA2进行缓冲以产生并输出第二传输命令/地址CA_T2。

第二延迟电路423可以响应于第二延迟使能信号DLY_EN2而延迟第二内部命令/地址ICA2以产生第二延迟命令/地址ICAd2。例如，如果第二延迟使能信号DLY_EN2被使能，则第二延迟电路423可以延迟第二内部命令/地址ICA2以产生第二延迟命令/地址ICAd2。根据实施例，第二延迟使能信号DLY_EN2可以在第二芯片42中产生，或者可以从外部芯片或外部设备提供。用于产生第二延迟命令/地址ICAd2的第二内部命令/地址ICA2的延迟时间可以根据实施例而被设置为不同。

第二锁存器电路424可以锁存第二延迟命令/地址ICAd2。第二锁存器电路424可以从关于第二延迟命令/地址ICAd2中所包括的命令的信息提取并产生第二锁存命令LCMD2。第二命令解码器425可以对第二锁存命令LCMD2解码以产生用于控制第二芯片42的内部操作的第二内部命令ICMD2。第二锁存器电路424可以从关于第二延迟命令/地址ICAd2中所包括的地址的信息产生第二地址XADD2和第二列地址YADD2。第二行解码器426和第二列解码器427可以分别对第二地址XADD2和第二列地址YADD2解码以选择第二存储单元阵列428中所包括的存储单元中的至少一个存储单元。在一个实施例中，包括第二行解码器426和第二列解码器427的地址解码器可以对地址(即，第二地址XADD2和第二列地址YADD2)解码以访问第二存储单元阵列428中所包括的存储单元中的至少一个存储单元。

第一芯片41和第二芯片42可以按照第一操作模式(对应于具有位结构“×4”的操作模式)或第二操作模式(对应于具有位结构“×8”的操作模式)来操作。第一芯片41中所包括的第一输入缓冲器411和第一输出缓冲器412可以被配置为在第二操作模式中使用而在第一操作模式中不使用的数据缓冲器。第二芯片42中所包括的第二输入缓冲器421和第二输出缓冲器422可以被配置为在第二操作模式中使用而在第一操作模式中不使用的数据缓冲器。

在下文中将描述具有前述配置的第一芯片41和第二芯片42的操作。

可以指定第一芯片41来用作主芯片。因此，第一芯片41可以接收外部命令/地址信号CA_EXT以产生第一内部命令/地址ICA1。第一芯片41可以使用第一延迟电路413来延迟第一内部命令/地址ICA1以产生第一延迟命令/地址ICAd1。第一芯片41可以使用第一锁存器电路414来锁存第一延迟命令/地址ICAd1以产生用于选择第一存储单元阵列418中所包括的存储单元之中的至少一个存储单元的第一地址XADD1和第一列地址YADD1。第一芯片41可以使用第一输出缓冲器412来对第一内部命令/地址ICA1进行缓冲以产生第一传输命令/地址CA_T1。

可以指定第二芯片42来用作从芯片。因此，第二芯片42可以使用第二输入缓冲器421来对第一传输命令/地址CA_T1进行缓冲以产生第二内部命令/地址ICA2。第二芯片42可以使用第二延迟电路423来延迟第二内部命令/地址ICA2以产生第二延迟命令/地址ICAd2。第二芯片42可以使用第二锁存器电路424来锁存第二延迟命令/地址ICAd2以产生用于选择第二存储单元阵列428中所包括的存储单元之中的至少一个存储单元的第二地址XADD2和第二列地址YADD2。第二芯片42可以使用第二输出缓冲器422来对第二内部命令/地址ICA2进行缓冲以产生第二传输命令/地址CA_T2。

如上所述，第一芯片41可以用作主芯片以用来接收外部命令/地址信号CA_EXT以及用来对第一芯片41中所包括的存储单元执行内部操作，而第二芯片42可以接收在第一芯片41中产生的第一传输命令/地址CA_T1以对第二芯片42中所包括的存储单元执行内部操作。即，外部命令/地址信号CA_EXT不直接输入至半导体模块中所包括的所有芯片(即，第一芯片41和第二芯片42)，而是仅直接输入至被设置为主芯片的一个芯片(即，第一芯片41)，且外部命令/地址信号CA_EXT经由主芯片而传输给半导体模块的其他芯片(即，第二芯片42)。因此，可以降低外部命令/地址信号CA_EXT的加载时间。由于半导体模块中包括的多个芯片之一被指定来用作主芯片以接收外部命令/地址信号CA_EXT以及将外部命令/地址信号CA_EXT传输给半导体模块中所包括的多个芯片中的其他芯片，因此可以不需要额外的电路来接收外部命令/地址信号CA_EXT。因此，可以降低半导体模块的功耗和成本。

参见图5，图示了使用参照图4而描述的第一芯片41和第二芯片42来实施的半导体模块5。

图5中所示的半导体模块5可以包括第一芯片至第八芯片51、52、53、54、55、56、57和58。可以指定第四芯片54来用作主芯片，以及可以指定第一芯片51至第三芯片53和第五芯片55至第八芯片58来用作从芯片。第四芯片44可以被实施为具有与图4中所示的第一芯片41相同的配置，而第一芯片51至第三芯片53和第五芯片55至第八芯片58中的每个芯片可以被实施为具有与图4中所示的第二芯片42相同的配置。第四芯片54可以接收外部命令/地址信号CA_EXT以产生并输出第一传输命令/地址CA_T1，以及可以根据外部命令/地址信号CA_EXT而对第四芯片54中所包括的存储单元执行第四芯片54的内部操作。第三芯片53可以接收第一传输命令/地址CA_T1以产生并输出第二传输命令/地址CA_T2，以及可以根据第一传输命令/地址CA_T1而对第三芯片53中所包括的存储单元执行第三芯片53的内部操作。第二芯片52可以接收第二传输命令/地址CA_T2以产生并输出第三传输命令/地址CA_T3，以及可以根据第二传输命令/地址CA_T2而对第二芯片52中所包括的存储单元执行第二芯片52的内部操作。第一芯片51可以根据第三传输命令/地址CA_T3而对第一芯片51中所包括的存储单元执行第一芯片51的内部操作。第五芯片55可以接收第一传输命令/地址CA_T1以产生并输出第四传输命令/地址CA_T4，以及可以根据第一传输命令/地址CA_T1而对第五芯片55中所包括的存储单元执行第五芯片55的内部操作。第六芯片56可以接收第四传输命令/地址CA_T4以产生并输出第五传输命令/地址CA_T5，以及可以根据第四传输命令/地址CA_T4而对第六芯片56中所包括的存储单元执行第六芯片56的内部操作。第七芯片57可以接收第五传输命令/地址CA_T5以产生并输出第六传输命令/地址CA_T6，以及可以根据第五传输命令/地址CA_T5而对第七芯片57中所包括的存储单元执行第七芯片57的内部操作。第八芯片58可以根据第六传输命令/地址CA_T6而对第八芯片58中所包括的存储单元执行第八芯片58的内部操作。

参见图6，图示了根据一个实施例的在半导体模块中采用的第一芯片61和第二芯片62。第一芯片61可以包括第一I/O缓冲器611、第一输入缓冲器612、第二输入缓冲器613、第一选择器614、第二选择器615和第一锁存器电路616。第二芯片62可以包括第二I/O缓冲器621、第三输入缓冲器622、第四输入缓冲器623、第三选择器624、第四选择器625和第二锁存器电路626。

第一I/O缓冲器611可以接收第一外部命令/地址信号CA_EXT1以产生第一传输命令/地址CA_T1。在第一I/O缓冲器611中产生的第一传输命令/地址CA_T1可以传输给第一输入缓冲器612和第四输入缓冲器623。在一些实施例中，第一I/O缓冲器611可以被配置为接收各种外部信号(包括数据和数据选通信号)，而非第一外部命令/地址信号CA_EXT1。

第一输入缓冲器612可以响应于第一传输命令/地址CA_T1而产生第一内部命令/地址ICA1。例如，第一输入缓冲器612可以对第一传输命令/地址CA_T1进行缓冲以产生第一内部命令/地址ICA1。

第二输入缓冲器613可以响应于产生在第二I/O缓冲器621中的第二传输命令/地址CA_T2而产生第二内部命令/地址ICA2。例如，第二输入缓冲器613可以对第二传输命令/地址CA_T2进行缓冲以产生第二内部命令/地址ICA2。

第一选择器614可以响应于第一模式选择信号MSEL1而选择第一内部命令/地址ICA1和第二内部命令/地址ICA2中的一个以输出选中的内部命令/地址作为第一选中命令/地址CA_SEL1。例如，如果在第一选择输出模式中具有逻辑“低”电平的第一模式选择信号MSEL1被输入至第一选择器614，则第一选择器614可以选择并输出第一内部命令/地址ICA1作为第一选中命令/地址CA_SEL1，而如果在第二选择输出模式中具有逻辑“高”电平的第一模式选择信号MSEL1被输入至第一选择器614，则第一选择器614可以选择并输出第二内部命令/地址ICA2作为第一选中命令/地址CA_SEL1。第一选择输出模式和第二选择输出模式中的第一模式选择信号MSEL1的逻辑电平可以根据实施例而被设置为不同。第一模式选择信号MSEL1可以在第一芯片61中产生，或者可以由外部芯片或外部设备提供。

第二选择器615可以响应于第一模式选择信号MSEL1而选择第一内部命令/地址ICA1和第二内部命令/地址ICA2中的一个以输出选中的内部命令/地址作为第二选中命令/地址CA_SEL2。例如，如果在第一选择输出模式中具有逻辑“低”电平的第一模式选择信号MSEL1被输入至第二选择器615，则第二选择器615可以选择并输出第二内部命令/地址ICA2作为第二选中命令/地址CA_SEL2，而如果在第二选择输出模式中具有逻辑“高”电平的第一模式选择信号MSEL1被输入至第二选择器615，则第二选择器615可以选择并输出第一内部命令/地址ICA1作为第二选中命令/地址CA_SEL2。

第一锁存器电路616可以锁存第一选中命令/地址CA_SEL1和第二选中命令/地址CA_SEL2。第一锁存器电路616可以锁存第一选中命令/地址CA_SEL1和第二选中命令/地址CA_SEL2以选择第一芯片61中所包括的存储单元中的至少一个存储单元，以及执行第一芯片61的内部操作。

第二I/O缓冲器621可以接收第二外部命令/地址信号CA_EXT2以产生第二传输命令/地址CA_T2。在第二I/O缓冲器621中产生的第二传输命令/地址CA_T2可以被传输给第三输入缓冲器622和第二输入缓冲器613。在一些实施例中，第二I/O缓冲器621可以被配置为接收各种外部信号(包括数据和数据选通信号)，而非第二外部命令/地址信号CA_EXT2。

第三输入缓冲器622可以响应于第二传输命令/地址CA_T2而产生第三内部命令/地址ICA3。例如，第二输入缓冲器622可以对第二传输命令/地址CA_T2进行缓冲以产生第三内部命令/地址ICA3。

第四输入缓冲器623可以响应于产生在第一I/O缓冲器611中的第一传输命令/地址CA_T1而产生第四内部命令/地址ICA4。例如，第四输入缓冲器623可以对第一传输命令/地址CA_T1进行缓冲以产生第四内部命令/地址ICA4。

第三选择器624可以响应于第二模式选择信号MSEL2而选择第三内部命令/地址ICA3和第四内部命令/地址ICA4中的一个以输出选中的内部命令/地址作为第三选中命令/地址CA_SEL3。例如，如果在第一选择输出模式中具有逻辑“低”电平的第二模式选择信号MSEL2被输入至第三选择器624，则第三选择器624可以选择并输出第三内部命令/地址ICA3作为第三选中命令/地址CA_SEL3，而如果在第二选择输出模式中具有逻辑“高”电平的第二模式选择信号MSEL2被输入至第三选择器624，则第三选择器624可以选择并输出第四内部命令/地址ICA4作为第三选中命令/地址CA_SEL3。第一选择输出模式和第二选择输入模式中的第二模式选择信号MSEL2的逻辑电平可以根据实施例而被设置为不同。第二模式选择信号MSEL2可以在第二芯片62中产生，或者可以由外部芯片或外部设备提供。

第四选择器625可以响应于第二模式选择信号MSEL2而选择第三内部命令/地址ICA3和第四内部命令/地址ICA4中的一个以输出选中的内部命令/地址作为第四选中命令/地址CA_SEL4。例如，如果在第一选择输出模式中具有逻辑“低”电平的第二模式选择信号MSEL2被输入至第四选择器625，则第四选择器625可以选择并输出第四内部命令/地址ICA4作为第四选中命令/地址CA_SEL4，而如果在第二选择输出模式中具有逻辑“高”电平的第二模式选择信号MSEL2被输入至第四选择器625，则第四选择器625可以选择并输出第三内部命令/地址ICA3作为第四选中命令/地址CA_SEL4。

第二锁存器电路626可以锁存第三选中命令/地址CA_SEL3和第四选中命令/地址CA_SEL4。第二锁存器电路626可以锁存第三选中命令/地址CA_SEL3和第四选中命令/地址CA_SEL4以选择第二芯片62中所包括的存储单元中的至少一个存储单元，以及执行第二芯片62的内部操作。

第一芯片61和第二芯片62可以按照第一操作模式(对应于具有位结构“×4”的操作模式)或第二操作模式(对应于具有位结构“×8”的操作模式)来操作。第一芯片61中所包括的第一I/O缓冲器611、第一输入缓冲器612和第二输入缓冲器613可以被配置为在第二操作模式中使用而在第一操作模式中不使用的数据缓冲器。第二芯片62中所包括的第二I/O缓冲器621、第三输入缓冲器622和第四输入缓冲器623可以被配置为在第二操作模式中使用而在第一操作模式中不使用的数据缓冲器。

在下文中将描述具有前述配置的第一芯片61和第二芯片62的操作。

在第一选择输出模式中，由于第一模式选择信号MSEL1具有逻辑“低”电平，因此经由第一I/O缓冲器611和第一输入缓冲器612而从第一外部命令/地址信号CA_EXT1产生的第一内部命令/地址ICA1可以被选择作为第一选中命令/地址CA_SEL1，且第一选中命令/地址CA_SEL1可以通过第一锁存器电路616来锁存。在第一选择输出模式中，经由第二I/O缓冲器621和第二输入缓冲器613而从第二外部命令/地址信号CA_EXT2产生的第二内部命令/地址ICA2可以被选择作为第二选中命令/地址CA_SEL2，且第二选中命令/地址CA_SEL2可以通过第一锁存器电路616来锁存。第一锁存器电路616可以锁存第一选中命令/地址CA_SEL1和第二选中命令/地址CA_SEL2以选择第一芯片61中所包括的存储单元中的至少一个存储单元，以及执行第一芯片61的内部操作。

在第一选择输出模式中，由于第二模式选择信号MSEL2具有逻辑“低”电平，因此经由第二I/O缓冲器621和第三输入缓冲器622而从第二外部命令/地址信号CA_EXT2产生的第三内部命令/地址ICA3可以被选择作为第三选中命令/地址CA_SEL3，且第三选中命令/地址CA_SEL3可以通过第二锁存器电路626来锁存。在第一选择输出模式中，经由第一I/O缓冲器611和第四输入缓冲器623而从第一外部命令/地址信号CA_EXT1产生的第四内部命令/地址ICA4可以被选择作为第四选中命令/地址CA_SEL4，且第四选中命令/地址CA_SEL4可以通过第二锁存器电路626来锁存。第二锁存器电路626可以锁存第三选中命令/地址CA_SEL3和第四选中命令/地址CA_SEL4以选择第二芯片62中所包括的存储单元中的至少一个存储单元，以及执行第二芯片62的内部操作。

在第二选择输出模式中，由于第一模式选择信号MSEL1具有逻辑“高”电平，因此第二内部命令/地址ICA2可以被选择作为第一选中命令/地址CA_SEL1，且第一选中命令/地址CA_SEL1可以通过第一锁存器电路616来锁存。在第二选择输出模式中，第一内部命令/地址ICA1可以被选择作为第二选中命令/地址CA_SEL2，且第二选中命令/地址CA_SEL2可以通过第一锁存器电路616来锁存。第一锁存器电路616可以锁存第一选中命令/地址CA_SEL1和第二选中命令/地址CA_SEL2以选择第一芯片61中所包括的存储单元中的至少一个存储单元，以及执行第一芯片61的内部操作。

在第二选择输出模式中，由于第二模式选择信号MSEL2具有逻辑“高”电平，因此第四内部命令/地址ICA4可以被选择作为第三选中命令/地址CA_SEL3，且第三选中命令/地址CA_SEL3可以通过第二锁存器电路626来锁存。在第二选择输出模式中，第三内部命令/地址ICA3可以被选择作为第四选中命令/地址CA_SEL4，且第四选中命令/地址CA_SEL4可以通过第二锁存器电路626来锁存。第二锁存器电路626可以锁存第三选中命令/地址CA_SEL3和第四选中命令/地址CA_SEL4以选择第二芯片62中所包括的存储单元中的至少一个存储单元，以及执行第二芯片62的内部操作。

根据以上实施例，可以将第一芯片61和第二芯片62二者都指定用作主芯片。因此，第一芯片61和第二芯片62可以分别接收第一外部命令/地址信号CA_EXT1和第二外部命令/地址信号CA_EXT2以对第一芯片61和第二芯片62中所包括的存储单元执行第一芯片61和第二芯片62的内部操作。即，第一芯片61可以直接接收第一外部命令/地址信号CA_EXT1，以及可以经由第二芯片62间接接收第二外部命令/地址信号CA_EXT2来操作，而第二芯片62可以直接接收第二外部命令/地址信号CA_EXT2，以及可以经由第一芯片61间接接收第一外部命令/地址信号CA_EXT1来操作。由于第一外部命令/地址信号CA_EXT1仅直接输入至第一芯片61，而第二外部命令/地址信号CA_EXT2仅直接输入至第二芯片62，因此可以降低第一外部命令/地址信号CA_EXT1和第二外部命令/地址信号CA_EXT2的加载时间。由于半导体模块中所包括的多个芯片中的一些芯片被指定来用作主芯片，因此可以不需要额外电路来接收第一外部命令/地址信号CA_EXT1和第二外部命令/地址信号CA_EXT2。因此，可以降低半导体模块的功耗和成本。

参见图7，图示了根据一个实施例的半导体模块中采用的第一芯片71和第二芯片72。第一芯片71可以包括第一输入缓冲器711、第一输出缓冲器712、第二输入缓冲器713、第一延迟电路714、第一选择器715、第二选择器716和第一锁存器电路717。第二芯片72可以包括第三输入缓冲器721、第二输出缓冲器722、第四输入缓冲器723、第二延迟电路724、第三选择器725、第四选择器726和第二锁存器电路727。

第一输入缓冲器711可以接收第一外部命令/地址信号CA_EXT1以产生第一内部命令/地址ICA1。在第一输入缓冲器711中产生的第一内部命令/地址ICA1可以被传输给第一输出缓冲器712和第一延迟电路714。在一些实施例中，第一输入缓冲器711可以被配置为接收各种外部信号(包括数据和数据选通信号)，而非第一外部命令/地址信号CA_EXT1。

第一输出缓冲器712可以响应于第一内部命令/地址ICA1而产生第一传输命令/地址CA_T1。例如，第一输出缓冲器712可以对第一内部命令/地址ICA1进行缓冲以产生第一传输命令/地址CA_T1。

第二输入缓冲器713可以响应于产生在第二输出缓冲器722中的第二传输命令/地址CA_T2而产生第二内部命令/地址ICA2。例如，第二输入缓冲器713可以对第二传输命令/地址CA_T2进行缓冲以产生第二内部命令/地址ICA2。

第一延迟电路714可以响应于第一延迟使能信号DLY_EN1而延迟第一内部命令/地址ICA1以产生第一延迟命令/地址ICAd1。例如，如果第一延迟使能信号DLY_EN1被使能，则第一延迟电路714可以延迟第一内部命令/地址ICA1以产生第一延迟命令/地址ICAd1。根据实施例，第一延迟使能信号DLY_EN1可以在第一芯片71中产生，或者可以从外部芯片或外部设备提供。用于产生第一延迟命令/地址ICAd1的第一内部命令/地址ICA1的延迟时间可以根据实施例而被设置为不同。

第一选择器715可以响应于第一模式选择信号MSEL1而选择第一延迟命令/地址ICAd1和第二内部命令/地址ICA2中的一个以将选中的命令/地址输出作为第一选中命令/地址CA_SEL1。例如，如果在第一选择输出模式中具有逻辑“低”电平的第一模式选择信号MSEL1被输入至第一选择器715，则第一选择器715可以选择并输出第一延迟命令/地址ICAd1作为第一选中命令/地址CA_SEL1，而如果在第二选择输出模式中具有逻辑“高”电平的第一模式选择信号MSEL1被输入至第一选择器715，则第一选择器715可以选择并输出第二内部命令/地址ICA2作为第一选中命令/地址CA_SEL1。第一选择输出模式和第二选择输出模式中的第一模式选择信号MSEL1的逻辑电平可以根据实施例而被设置为不同。第一模式选择信号MSEL1可以在第一芯片71中产生，或者可以由外部芯片或外部设备提供。

第二选择器716可以响应于第一模式选择信号MSEL1而选择第一延迟命令/地址ICAd1和第二内部命令/地址ICA2中的一个以输出选中的命令/地址作为第二选中命令/地址CA_SEL2。例如，如果在第一选择输出模式中具有逻辑“低”电平的第一模式选择信号MSEL1被输入至第二选择器716，则第二选择器716可以选择并输出第二内部命令/地址ICA2作为第二选中命令/地址CA_SEL2，而如果在第二选择输出模式中具有逻辑“高”电平的第一模式选择信号MSEL1被输入至第二选择器716，则第二选择器716可以选择并输出第一延迟命令/地址ICAd1作为第二选中命令/地址CA_SEL2。

第一锁存器电路717可以锁存第一选中命令/地址CA_SEL1和第二选中命令/地址CA_SEL2。第一锁存器电路717可以锁存第一选中命令/地址CA_SEL1和第二选中命令/地址CA_SEL2以选择第一芯片71中所包括的存储单元中的至少一个存储单元，以及执行第一芯片71的内部操作。

第三输入缓冲器721可以接收第二外部命令/地址信号CA_EXT2以产生第三内部命令/地址ICA3。在第三输入缓冲器721中产生的第三内部命令/地址ICA3可以被传输给第二输出缓冲器722和第二延迟电路724。在一些实施例中，第三输入缓冲器721可以被配置为接收各种外部信号(包括数据和数据选通信号)，而非第二外部命令/地址信号CA_EXT2。

第二输出缓冲器722可以响应于第三内部命令/地址ICA3而产生第二传输命令/地址CA_T2。例如，第二输出缓冲器722可以对第三内部命令/地址ICA3进行缓冲以产生第二传输命令/地址CA_T2。

第四输入缓冲器723可以响应于产生在第一输出缓冲器712中的第一传输命令/地址CA_T1而产生第四内部命令/地址ICA4。例如，第四输入缓冲器723可以对第一传输命令/地址CA_T1进行缓冲以产生第四内部命令/地址ICA4。

第二延迟电路724可以响应于第二延迟使能信号DLY_EN2而延迟第三内部命令/地址ICA3以产生第二延迟命令/地址ICAd2。例如，如果第二延迟使能信号DLY_EN2被使能，则第二延迟电路724可以延迟第三内部命令/地址ICA3以产生第二延迟命令/地址ICAd2。根据实施例，第二延迟使能信号DLY_EN2可以在第二芯片72中产生，或者可以从外部芯片或外部设备提供。用于产生第二延迟命令/地址ICAd2的第三内部命令/地址ICA3的延迟时间可以根据实施例而被设置为不同。

第三选择器725可以响应于第二模式选择信号MSEL2而选择第二延迟命令/地址ICAd2和第四内部命令/地址ICA4中的一个以输出选中的命令/地址作为第三选中命令/地址CA_SEL3。例如，如果在第一选择输出模式中具有逻辑“低”电平的第二模式选择信号MSEL2被输入至第三选择器725，则第三选择器725可以选择并输出第二延迟命令/地址ICAd2作为第三选中命令/地址CA_SEL3，而如果在第二选择输出模式中具有逻辑“高”电平的第二模式选择信号MSEL2被输入至第三选择器725，则第三选择器725可以选择并输出第四内部命令/地址ICA4作为第三选中命令/地址CA_SEL3。第一选择输出模式和第二选择输出模式中的第二模式选择信号MSEL2的逻辑电平可以根据实施例而被设置为不同。第二模式选择信号MSEL2可以在第二芯片72中产生，或者可以由外部芯片或外部设备提供。

第四选择器726可以响应于第二模式选择信号MSEL2而选择第二延迟命令/地址ICAd2和第四内部命令/地址ICA4中的一个以输出选中的命令/地址作为第四选中命令/地址CA_SEL4。例如，如果在第一选择输出模式中具有逻辑“低”电平的第二模式选择信号MSEL2被输入至第四选择器726，则第四选择器726可以选择并输出第四内部命令/地址ICA4作为第四选中命令/地址CA_SEL4，而如果在第二选择输出模式中具有逻辑“高”电平的第二模式选择信号MSEL2被输入至第四选择器726，则第四选择器726可以选择并输出第二延迟命令/地址ICAd2作为第四选中命令/地址CA_SEL4。

第二锁存器电路727可以锁存第三选中命令/地址CA_SEL3和第四选中命令/地址CA_SEL4。第二锁存器电路727可以锁存第三选中命令/地址CA_SEL3和第四选中命令/地址CA_SEL4以选择第二芯片72中所包括的存储单元中的至少一个存储单元，以及执行第二芯片72的内部操作。

第一芯片71和第二芯片72可以按照第一操作模式(对应于具有位结构“×4”的操作模式)或第二操作模式(对应于具有位结构“×8”的操作模式)来操作。第一芯片71中包括的第一输入缓冲器711、第一输出缓冲器712和第二输入缓冲器713可以被配置为在第二操作模式中使用而在第一操作模式中不使用的数据缓冲器。第二芯片72中包括的第三输入缓冲器721、第二输出缓冲器722和第四输入缓冲器723可以被配置为在第二操作模式中使用而在第一操作模式中不使用的数据缓冲器。

在下文中将描述具有前述配置的第一芯片71和第二芯片72的操作。

在第一选择输出模式中，由于第一模式选择信号MSEL1具有逻辑“低”电平，因此经由第一输入缓冲器711和第一延迟电路714而从第一外部命令/地址信号CA_EXT1产生的第一延迟命令/地址ICAd1可以被选择作为第一选中命令/地址CA_SEL1，且第一选中命令/地址CA_SEL1可以通过第一锁存器电路717来锁存。在第一选择输出模式中，经由第三输入缓冲器721、第二输出缓冲器722和第四输入缓冲器723而从第二外部命令/地址信号CA_EXT2产生的第二内部命令/地址ICA2可以被选择作为第二选中命令/地址CA_SEL2，且第二选中命令/地址CA_SEL2可以通过第一锁存器电路717来锁存。第一锁存器电路717可以锁存第一选中命令/地址CA_SEL1和第二选中命令/地址CA_SEL2以选择第一芯片71中所包括的存储单元中的至少一个存储单元，以及执行第一芯片71的内部操作。

在第一选择输出模式中，由于第二模式选择信号MSEL2具有逻辑“低”电平，因此经由第三输入缓冲器721和第二延迟电路724而从第二外部命令/地址信号CA_EXT2产生的第二延迟命令/地址ICAd2可以被选择作为第三选中命令/地址CA_SEL3，且第三选中命令/地址CA_SEL3可以通过第二锁存器电路727来锁存。在第一选择输出模式中，经由第一输入缓冲器711、第一输出缓冲器712和第四输入缓冲器723而从第一外部命令/地址信号CA_EXT1产生的第四内部命令/地址ICA4可以被选择作为第四选中命令/地址CA_SEL4，且第四选中命令/地址CA_SEL4可以通过第二锁存器电路727来锁存。第二锁存器电路727可以锁存第三选中命令/地址CA_SEL3和第四选中命令/地址CA_SEL4以选择第二芯片72中所包括的存储单元中的至少一个存储单元，以及执行第二芯片72的内部操作。

在第二选择输出模式中，由于第一模式选择信号MSEL1具有逻辑“高”电平，因此第二内部命令/地址ICA2可以被选择作为第一选中命令/地址CA_SEL1，且第一选中命令/地址CA_SEL1可以通过第一锁存器电路717来锁存。在第二选择输出模式中，第一延迟命令/地址ICAd1可以被选择作为第二选中命令/地址CA_SEL2，且第二选中命令/地址CA_SEL2可以通过第一锁存器电路717来锁存。第一锁存器电路717可以锁存第一选中命令/地址CA_SEL1和第二选中命令/地址CA_SEL2以选择第一芯片71中所包括的存储单元中的至少一个存储单元，以及执行第一芯片71的内部操作。

在第二选择输出模式中，由于第二模式选择信号MSEL2具有逻辑“高”电平，因此第四内部命令/地址ICA4可以被选择作为第三选中命令/地址CA_SEL3，且第三选中命令/地址CA_SEL3可以通过第二锁存器电路727来锁存。在第二选择输出模式中，第二延迟命令/地址ICAd2可以被选择作为第四选中命令/地址CA_SEL4，且第四选中命令/地址CA_SEL4可以通过第二锁存器电路727来锁存。第二锁存器电路727可以锁存第三选中命令/地址CA_SEL3和第四选中命令/地址CA_SEL4以选择第二芯片72中所包括的存储单元中的至少一个存储单元，以及执行第二芯片72的内部操作。

根据以上实施例，可以将第一芯片71和第二芯片72二者都指定为主芯片。因此，第一芯片71和第二芯片72可以分别接收第一外部命令/地址信号CA_EXT1和第二外部命令/地址信号CA_EXT2以对第一芯片71和第二芯片72中所包括的存储单元执行第一芯片71和第二芯片72的内部操作。即，第一芯片71可以直接接收第一外部命令/地址信号CA_EXT1且可以经由第二芯片72间接接收第二外部命令/地址信号CA_EXT2来操作，而第二芯片72可以直接接收第二外部命令/地址信号CA_EXT2且可以经由第一芯片71间接接收第一外部命令/地址信号CA_EXT1来操作。由于第一外部命令/地址信号CA_EXT1仅直接输入至第一芯片71，而第二外部命令/地址信号CA_EXT2仅直接输入至第二芯片72，因此可以降低第一外部命令/地址信号CA_EXT1和第二外部命令/地址信号CA_EXT2的加载时间。由于半导体模块中所包括的多个芯片中的一些芯片被指定用来用作主芯片，因此可以不需要额外电路来接收第一外部命令/地址信号CA_EXT1和第二外部命令/地址信号CA_EXT2。因此，可以降低半导体模块的功耗和成本。

参见图8，图示了使用参照图6而描述的第一芯片61和第二芯片62或使用参照图7而描述的第一芯片71和第二芯片72来实施的半导体模块8。

半导体模块8可以包括第一芯片至第八芯片81、82、83、84、85、86、87和88。可以指定第四芯片84和第五芯片85来用作主芯片，以及可以指定第一芯片81至第三芯片83和第六芯片86至第八芯片88来用作从芯片。第四芯片84可以被实施为具有与图6中所示的第一芯片61相同的配置，而第五芯片85可以被实施为具有与图6中所示的第二芯片62相同的配置。可选地，第四芯片84可以被实施为具有与图7中所示的第一芯片71相同的配置，而第五芯片85可以被实施为具有与图7中所示的第二芯片72相同的配置。第四芯片84可以接收第一外部命令/地址信号CA_EXT1以产生并输出第一传输命令/地址CA_T1，以及第五芯片85可以接收第二外部命令/地址信号CA_EXT2以产生并输出第二传输命令/地址CA_T2。第四芯片84可以根据第一传输命令/地址CA_T1和第二传输命令/地址CA_T2而对第四芯片84中所包括的存储单元执行第四芯片84的内部操作。第一芯片81至第三芯片83和第六芯片86至第八芯片88中的每个可以根据在第四芯片84和第五芯片85中产生的第一传输命令/地址CA_T1和第二传输命令/地址CA_T2而对包括在其中的存储单元执行其内部操作。

参见图9，图示了根据一个实施例的在半导体模块中采用的第一芯片91和第二芯片92。第一芯片91可以包括第一缓冲器控制信号发生电路911、第一存储单元阵列912、第一并行器(deserializer)913、第一串行器(serializer)914、第一输出缓冲器915、第二输出缓冲器916和第一输入缓冲器917。第二芯片92可以包括第二缓冲器控制信号发生电路921、第二存储单元阵列922、第二并行器923、第二串行器924、第三输出缓冲器925和第二输入缓冲器926。

第一缓冲器控制信号发生电路911可以响应于读取信号RD、写入信号WT、第一芯片选择信号CS1和第二芯片选择信号CS2而产生第一缓冲器控制信号BUF_CNT1、第二缓冲器控制信号BUF_CNT2、第三缓冲器控制信号BUF_CNT3和第四缓冲器控制信号BUF_CNT4。读取信号RD可以被使能以执行读取操作，以及写入信号WT可以被使能以执行写入操作。第一芯片选择信号CS1可以被使能以执行第一芯片91的内部操作(例如，读取操作或写入操作)。第二芯片选择信号CS2可以被使能以执行第二芯片92的内部操作(例如，读取操作或写入操作)。第一缓冲器控制信号发生电路911可以产生被使能以执行第一芯片91的读取操作的第一缓冲器控制信号BUF_CNT1和第二缓冲器控制信号BUF_CNT2。第一缓冲器控制信号发生电路911可以产生被使能以执行第二芯片92的读取操作的第二缓冲器控制信号BUF_CNT2。第一缓冲器控制信号发生电路911可以产生被使能以执行第一芯片91的写入操作的第三缓冲器控制信号BUF_CNT3。第一缓冲器控制信号发生电路911可以产生被使能以执行第二芯片92的写入操作的第四缓冲器控制信号BUF_CNT4。被使能的第一缓冲器控制信号BUF_CNT1至第四缓冲器控制信号BUF_CNT4的逻辑电平可以根据实施例而被设置为不同。

在执行第一芯片91的写入操作时，第一并行器913可以将第一输入数据IN_D1储存在第一存储单元阵列912中。例如，第一并行器913可以将串行输入的第一输入数据IN_D1转换成并行数据，以及可以将并行数据输出给第一存储单元阵列912。

在执行第一芯片91的读取操作时，第一串行器914可以将从第一存储单元阵列912输出的数据转换成第一输出数据OUT_D1。例如，第一串行器914可以将并行输入的数据转换成串行数据，以及可以将串行数据输出作为第一输出数据OUT_D1。

第一输出缓冲器915可以响应于第一缓冲器控制信号BUF_CNT1而接收第一输出数据OUT_D1以产生第二输出数据OUT_D2。例如，如果第一缓冲器控制信号BUF_CNT1被使能，则第一输出缓冲器915可以对第一输出数据OUT_D1进行缓冲以产生第二输出数据OUT_D2。

第二输出缓冲器916可以响应于第二缓冲器控制信号BUF_CNT2而将第二输出数据OUT_D2或第一传输数据T_DQ1作为外部输出数据EX_DQ2而输出。例如，如果第二缓冲器控制信号BUF_CNT2被使能，则第二输出缓冲器916可以对第二输出数据OUT_D2或第一传输数据T_DQ1进行缓冲以输出缓冲的数据作为外部输出数据EX_DQ2。在一些实施例中，第二输出缓冲器916可以输出数据选通信号，而非外部输出数据EX_DQ2。

第一输入缓冲器917可以响应于第三缓冲器控制信号BUF_CNT3和第四缓冲器控制信号BUF_CNT4而从外部输入数据EX_DQ1产生第一输入数据IN_D1或第二传输数据T_DQ2。例如，如果第三缓冲器控制信号BUF_CNT3被使能，则第一输入缓冲器917可以对外部输入数据EX_DQ1进行缓冲以产生并输出第一输入数据IN_D1，而如果第四缓冲器控制信号BUF_CNT4被使能，则第一输入缓冲器917可以对外部输入数据EX_DQ1进行缓冲以产生并输出第二传输数据T_DQ2。在一些实施例中，第一输入缓冲器917可以被实施为接收数据选通信号，而非外部输入数据EX_DQ1。

第二缓冲器控制信号发生电路921可以响应于读取信号RD、写入信号WT和第二芯片选择信号CS2而产生第五缓冲器控制信号BUF_CNT5和第六缓冲器控制信号BUF_CNT6。第二缓冲器控制信号发生电路921可以产生被使能以执行第二芯片92的读取操作的第五缓冲器控制信号BUF_CNT5。第二缓冲器控制信号发生电路921可以产生被使能以执行第二芯片92的写入操作的第六缓冲器控制信号BUF_CNT6。被使能的第五缓冲器控制信号BUF_CNT5和第六缓冲器控制信号BUF_CNT6的逻辑电平可以根据实施例而被设置为不同。

在执行第二芯片92的写入操作时，第二并行器923可以将第二输入数据IN_D2储存在第二存储单元阵列922中。例如，第二并行器923可以将串行输入的第二输入数据IN_D2转换成并行数据，以及可以将并行数据输出给第二存储单元阵列922。

在执行第二芯片92的读取操作时，第二串行器924可以将从第二存储单元阵列922输出的数据转换成第三输出数据OUT_D3。例如，第二串行器924可以将并行输入的数据转换成串行数据，以及可以将串行数据输出作为第三输出数据OUT_D3。

第三输出缓冲器925可以响应于第五缓冲器控制信号BUF_CNT5而接收第三输出数据OUT_D3以产生第一传输数据T_DQ1。例如，如果第五缓冲器控制信号BUF_CNT5被使能，则第三输出缓冲器925可以对第三输出数据OUT_D3进行缓冲以产生第一传输数据T_DQ1。

第二输入缓冲器926可以响应于第六缓冲器控制信号BUF_CNT6而从第二传输数据T_DQ2产生第二输入数据IN_D2。例如，如果第六缓冲器控制信号BUF_CNT6被使能，则第二输入缓冲器926可以对第二传输数据T_DQ2进行缓冲以产生并输出第二输入数据IN_D2。

第一芯片91和第二芯片92可以按照第一操作模式(对应于具有位结构“×4”的操作模式)或第二操作模式(对应于具有位结构“×8”的操作模式)来操作。第一芯片91中包括的第一输出缓冲器915、第二输出缓冲器916和第一输入缓冲器917可以被配置为在第二操作模式中使用而在第一操作模式中不使用的数据缓冲器。第二芯片92中包括的第三输出缓冲器925和第二输入缓冲器926可以被配置为在第二操作模式中使用而在第一操作模式中不使用的数据缓冲器。

在下文中将描述具有前述配置的第一芯片91和第二芯片92的操作。

在执行第一芯片91的读取操作时，第一缓冲器控制信号BUF_CNT1和第二缓冲器控制信号BUF_CNT2可以被使能以激活第一芯片91中所包括的第一输出缓冲器915和第二输出缓冲器916。因此，从第一存储单元阵列912输出的数据可以经由第一串行器914而被转换成与串行数据相对应的第一输出数据OUT_D1，以及第一输出数据OUT_D1可以经由第一输出缓冲器915和第二输出缓冲器916而被输出作为外部输出数据EX_DQ2。

在执行第二芯片92的读取操作时，第二缓冲器控制信号BUF_CNT2和第五缓冲器控制信号BUF_CNT5可以被使能以激活第一芯片91中包括的第二输出缓冲器916和第二芯片92中包括的第三输出缓冲器925。因此，从第二存储单元阵列922输出的数据可以经由第二串行器924而被转换成与串行数据相对应的第三输出数据OUT_D3，以及第三输出数据OUT_D3可以经由第二输出缓冲器916和第三输出缓冲器925而被输出作为外部输出数据EX_DQ2。

在执行第一芯片91的写入操作时，第三缓冲器控制信号BUF_CNT3可以被使能以激活第一芯片91中包括的第一输入缓冲器917。因此，外部输入数据EX_DQ1可以经由第一输入缓冲器917和第一并行器913而被储存在第一存储单元阵列912中。

在执行第二芯片92的写入操作时，第四缓冲器控制信号BUF_CNT4和第六缓冲器控制信号BUF_CNT6可以被使能以激活第一芯片91中包括的第一输入缓冲器917和第二芯片92中包括的第二输入缓冲器926。因此，外部输入数据EX_DQ1可以经由第一输入缓冲器917、第二输入缓冲器926和第二并行器923而被储存在第二存储单元阵列922中。

根据一个上面的实施例，可以指定第一芯片91来用作主芯片。因此，第一芯片91可以在读取操作期间将从第一存储单元阵列912输出的数据输出作为外部输出数据EX_DQ2，以及可以在写入操作期间将作为输入数据输入的外部输入数据EX_DQ1储存在第一存储单元阵列912中。可以指定第二芯片92来用作从芯片。因此，第二芯片92可以在读取操作期间将经由第一芯片91中包括的第二输出缓冲器916而从第二存储单元阵列922输出的数据输出作为外部输出数据EX_DQ2，以及可以在写入操作期间将经由第一芯片91中包括的第一输入缓冲器917而作为输入数据输入的外部输入数据EX_DQ1储存在第二存储单元阵列922中。即，半导体模块中包括的全部芯片不是全都可以直接接收外部输入数据EX_DQ1，或者不是全都可以直接输出外部输出数据EX_DQ2，而是仅被指定来用作主芯片的芯片可以直接接收外部输入数据EX_DQ1且可以将外部输入数据EX_DQ1传输给其他芯片。相应地，当外部输入数据EX_DQ1被输入至半导体模块时，可以降低外部输入数据EX_DQ1的加载时间。由于半导体模块中包括的多个芯片中的一个芯片被指定来用作主芯片，因此可以不需要额外电路来接收外部输入数据EX_DQ1。因此，可以降低半导体模块的功耗和成本。

参见图10，图示了根据一个实施例的在半导体模块中采用的第一芯片93和第二芯片94。第一芯片93可以包括第一缓冲器控制信号发生电路931、第一存储单元阵列932、第一并行器933、第一串行器934、第一延迟电路935、第一选择器936、第二延迟电路937、第一输出缓冲器9311、第二输出缓冲器9312和第一输入缓冲器9313。第二芯片94可以包括第二缓冲器控制信号发生电路941、第二存储单元阵列942、第二并行器943、第二串行器944、第三延迟电路945、第二选择器946、第四延迟电路947、第三输出缓冲器9411、第四输出缓冲器9412和第二输入缓冲器9413。

第一缓冲器控制信号发生电路931可以响应于读取信号RD、写入信号WT、第一芯片选择信号CS1和第二芯片选择信号CS2而产生第一缓冲器控制信号BUF_CNT1、第二缓冲器控制信号BUF_CNT2和第一选择控制信号SEL_CNT1。读取信号RD可以被使能以执行读取操作，以及写入信号WT可以被使能以执行写入操作。第一芯片选择信号CS1可以被使能以执行第一芯片93的内部操作(例如，读取操作或写入操作)。第二芯片选择信号CS2可以被使能以执行第二芯片94的内部操作(例如，读取操作或写入操作)。第一缓冲器控制信号发生电路931可以产生被使能以执行第一芯片93的读取操作的第一选择控制信号SEL_CNT1。第一缓冲器控制信号发生电路931可以产生被禁止以执行第二芯片94的读取操作的第一选择控制信号SEL_CNT1。第一缓冲器控制信号发生电路931可以产生被使能以执行第一芯片93的写入操作的第一缓冲器控制信号BUF_CNT1。第一缓冲器控制信号发生电路931可以产生被使能以执行第二芯片94的写入操作的第二缓冲器控制信号BUF_CNT2。被使能的第一缓冲器控制信号BUF_CNT1、第二缓冲器控制信号BUF_CNT2和第一选择控制信号SEL_CNT1的逻辑电平可以根据实施例而被设置为不同。

在执行第一芯片93的写入操作时，第一并行器933可以将第二延迟数据D_d2储存在第一存储单元阵列932中。例如，第一并行器933可以将串行输入的第二延迟数据D_d2转换成并行数据，以及可以将并行数据输出给第一存储单元阵列932。

在执行第一芯片93的读取操作时，第一串行器934可以将从第一存储单元阵列932输出的数据转换成第一输出数据OUT_D1。例如，第一串行器934可以将并行输入的数据转换成串行数据，以及可以将串行数据输出作为第一输出数据OUT_D1。

第一延迟电路935可以响应于第一延迟使能信号DLY_EN1而延迟第一输出数据OUT_D1以产生第一延迟数据D_d1。例如，如果第一延迟使能信号DLY_EN1被使能，则第一延迟电路935可以延迟第一输出数据OUT_D1以产生第一延迟数据D_d1。根据实施例，第一延迟使能信号DLY_EN1可以在第一芯片93中产生，或者可以从外部芯片或外部设备提供。用于产生第一延迟数据D_d1的第一输出数据OUT_D1的延迟时间可以根据实施例而被设置为不同。

第一选择器936可以响应于第一选择控制信号SEL_CNT1而选择第一延迟数据D_d1和第二输出数据OUT_D2中的一个以将选中的数据输出作为第一选中数据OUT_SEL1。例如，在第一芯片93的读取操作期间，如果第一选择控制信号SEL_CNT1被使能为具有逻辑“低”电平，则第一选择器936可以选择并输出第一延迟数据D_d1作为第一选中数据OUT_SEL1。在第二芯片94的读取操作期间，如果第一选择控制信号SEL_CNT1被禁止为具有逻辑“高”电平，则第一选择器936可以选择并输出第二输出数据OUT_D2作为第一选中数据OUT_SEL1。

第二延迟电路937可以响应于第二延迟使能信号DLY_EN2而延迟第一输入数据IN_D1以产生第二延迟数据D_d2。例如，如果第二延迟使能信号DLY_EN2被使能，则第二延迟电路937可以延迟第一输入数据IN_D1以产生第二延迟数据D_d2。根据实施例，第二延迟使能信号DLY_EN2可以在第一芯片93中产生，或者可以从外部芯片或外部设备提供。用于产生第二延迟数据D_d2的第一输入数据IN_D1的延迟时间可以根据实施例而被设置为不同。

第一输出缓冲器9311可以对第一传输数据T_DQ1进行缓冲以产生第二输出数据OUT_D2。例如，第一输出缓冲器9311可以通过对在第二芯片94的读取操作期间产生的第一传输数据T_DQ1进行缓冲来产生第二输出数据OUT_D2。

第二输出缓冲器9312可以对第一选中数据OUT_SEL1进行缓冲以产生外部输出数据EX_DQ2。例如，在第一芯片93或第二芯片94的读取操作期间，第二输出缓冲器9312可以通过对第一选中数据OUT_SEL1进行缓冲来产生外部输出数据EX_DQ2。

第一输入缓冲器9313可以响应于第一缓冲器控制信号BUF_CNT1和第二缓冲器控制信号BUF_CNT2而对外部输入数据EX_DQ1进行缓冲以输出缓冲的外部输入数据EX_DQ1作为第一输入数据IN_D1或第二传输数据T_DQ2。例如，如果第一缓冲器控制信号BUF_CNT1在第一芯片93的写入操作期间被使能，则第一输入缓冲器9313可以对外部输入数据EX_DQ1进行缓冲以输出缓冲的外部输入数据EX_DQ1作为第一输入数据IN_D1。如果第二缓冲器控制信号BUF_CNT2在第二芯片94的写入操作期间被使能，则第一输入缓冲器9313可以对外部输入数据EX_DQ1进行缓冲以输出缓冲的外部输入数据EX_DQ1作为第二传输数据T_DQ2。

第二缓冲器控制信号发生电路941可以响应于读取信号RD、写入信号WT和第二芯片选择信号CS2而产生第三缓冲器控制信号BUF_CNT3和第二选择控制信号SEL_CNT2。第二缓冲器控制信号发生电路941可以产生被使能以执行第二芯片94的读取操作的第二选择控制信号SEL_CNT2。第二缓冲器控制信号发生电路941可以产生被禁止以执行第三芯片(未示出)的读取操作的第二选择控制信号SEL_CNT2。第二缓冲器控制信号发生电路941可以产生被使能以执行第二芯片94的写入操作的第三缓冲器控制信号BUF_CNT3。被使能的第三缓冲器控制信号BUF_CNT3和第二选择控制信号SEL_CNT2的逻辑电平可以根据实施例而被设置为不同。

在执行第二芯片94的写入操作时，第二并行器943可以将第四延迟数据D_d4储存在第二存储单元阵列942中。例如，第二并行器943可以将串行输入的第四延迟数据D_d4转换成并行数据，以及可以将并行数据输出给第二存储单元阵列942。

在执行第二芯片94的读取操作时，第二串行器944可以将从第二存储单元阵列942输出的数据转换成第三输出数据OUT_D3。例如，第二串行器944可以将并行输入的数据转换成串行数据，以及可以将串行数据输出作为第三输出数据OUT_D3。

第三延迟电路945可以响应于第三延迟使能信号DLY_EN3而延迟第三输出数据OUT_D3以产生第三延迟数据D_d3。例如，如果第三延迟使能信号DLY_EN3被使能，则第三延迟电路945可以延迟第三输出数据OUT_D3以产生第三延迟数据D_d3。根据实施例，第三延迟使能信号DLY_EN3可以在第二芯片94中产生，或者可以从外部芯片或外部设备提供。用于产生第三延迟数据D_d3的第三输出数据OUT_D3的延迟时间可以根据实施例而被设置为不同。

第二选择器946可以响应于第二选择控制信号SEL_CNT2而选择第三延迟数据D_d3和第四输出数据OUT_D4中的一个以将选中的数据输出作为第二选中数据OUT_SEL2。例如，如果第二选择控制信号SEL_CNT2在第二芯片94的读取操作期间被使能为具有逻辑“低”电平，则第二选择器946可以选择并输出第三延迟数据D_d3作为第二选中数据OUT_SEL2。如果第二选择控制信号SEL_CNT2在第三芯片(未示出)的读取操作期间被禁止为具有逻辑“高”电平，则第二选择器946可以选择并输出第四输出数据OUT_D4作为第二选中数据OUT_SEL2。

第四延迟电路947可以响应于第四延迟使能信号DLY_ENT4而延迟第二输入数据IN_D2以产生第四延迟数据D_d4。例如，如果第四延迟使能信号DLY_EN4被使能，则第四延迟电路947可以延迟第二输入数据IN_D2以产生第四延迟数据D_d4。根据实施例，第四延迟使能信号DLY_EN4可以在第二芯片94中产生，或者可以从外部芯片或外部设备提供。用于产生第四延迟数据D_d4的第二输入数据IN_D2的延迟时间可以根据实施例而被设置为不同。

第三输出缓冲器9411可以对第三传输数据T_DQ3进行缓冲以产生第四输出数据OUT_D4。例如，第三输出缓冲器9411可以通过对在第三芯片(未示出)的读取操作期间产生的第三传输数据T_DQ3进行缓冲来产生第四输出数据OUT_D4。虽然图10仅图示了第一芯片93和第二芯片94，但可以提供三个或更多个芯片来实施半导体模块。

第四输出缓冲器9412可以对第二选中数据OUT_SEL2进行缓冲以产生第一传输数据T_DQ1。例如，第四输出缓冲器9412可以在第二芯片94的读取操作期间通过对第二选中数据OUT_SEL2进行缓冲来产生第一传输数据T_DQ1。

第二输入缓冲器9413可以响应于第三缓冲器控制信号BUF_CNT3而对第二传输数据T_DQ2进行缓冲以输出缓冲的第二传输数据T_DQ2作为第二输入数据IN_D2。例如，第二输入缓冲器9413可以响应于在第二芯片94的写入操作期间被使能的第三缓冲器控制信号BUF_CNT3而对第二传输数据T_DQ2进行缓冲以输出缓冲的第二传输数据T_DQ2作为第二输入数据IN_D2。

第一芯片93和第二芯片94可以按照第一操作模式(对应于具有位结构“×4”的操作模式)或第二操作模式(对应于具有位结构“×8”的操作模式)来操作。第一芯片93中包括的第一输出缓冲器9311、第二输出缓冲器9312和第一输入缓冲器9313可以被配置为在第二操作模式中使用而在第一操作模式中不使用的数据缓冲器。第二芯片94中包括的第三输出缓冲器9411、第四输出缓冲器9412和第二输入缓冲器9413可以被配置为在第二操作模式中使用而在第一操作模式中不使用的数据缓冲器。

在下文中将描述具有前述配置的第一芯片93和第二芯片94的操作。

在执行第一芯片93的读取操作时，第一选择控制信号SEL_CNT1可以被使能。因此，第一选择器936可以选择并输出第一延迟数据D_d1作为第一选中数据OUT_SEL1。相应地，从第一存储单元阵列932输出的数据可以经由第一串行器934而被转换成与串行数据相对应的第一输出数据OUT_D1，以及第一输出数据OUT_D1可以经由第一延迟电路935、第一选择器936和第二输出缓冲器9312而被输出作为外部输出数据EX_DQ2。

在执行第二芯片94的读取操作时，第一选择控制信号SEL_CNT1可以被禁止，且第二选择控制信号SEL_CNT2可以被使能。因此，第一选择器936可以选择并输出第二输出数据OUT_D2作为第一选中数据OUT_SEL1，以及第二选择器946可以选择并输出第三延迟数据D_d3作为第二选中数据OUT_SEL2。相应地，从第二存储单元阵列942输出的数据可以经由第二串行器944而被转换成与串行数据相对应的第三输出数据OUT_D3，以及第三输出数据OUT_D3可以经由第三延迟电路945、第二选择器946、第四输出缓冲器9412、第一输出缓冲器9311、第一选择器936和第二输出缓冲器9312而被输出作为外部输出数据EX_DQ2。

在执行第一芯片93的写入操作时，第一缓冲器控制信号BUF_CNT1可以被使能以激活第一芯片93中包括的第一输入缓冲器9313。因此，外部输入数据EX_DQ1可以经由第一输入缓冲器9313、第二延迟电路937和第一并行器933而被储存在第一存储单元阵列932中。

在执行第二芯片94的写入操作时，第二缓冲器控制信号BUF_CNT2和第三缓冲器控制信号BUF_CNT3可以被使能以激活第一芯片93中包括的第一输入缓冲器9313和第二芯片94中包括的第二输入缓冲器9413。因此，外部输入数据EX_DQ1可以经由第一输入缓冲器9313、第二输入缓冲器9413、第四延迟电路947和第二并行器943而被储存在第二存储单元阵列942中。

根据以上实施例，可以指定第一芯片93来用作主芯片。因此，第一芯片93可以在读取操作期间将从第一存储单元阵列932输出的数据输出作为外部输出数据EX_DQ2，以及可以在写入操作期间将作为输入数据输入的外部输入数据EX_DQ1储存在第一存储单元阵列932中。可以指定第二芯片94来用作从芯片。因此，第二芯片94可以在读取操作期间将经由第一芯片93中包括的第二输出缓冲器9312而从第二存储单元阵列942输出的数据输出作为外部输出数据EX_DQ2，以及可以在写入操作期间将经由第一芯片93中包括的第一输入缓冲器9313而作为输入数据输入的外部输入数据EX_DQ1储存在第二存储单元阵列942中。即，半导体模块中包括的全部芯片不是全都可以直接接收外部输入数据EX_DQ1，或者不是全都可以直接输出外部输出数据EX_DQ2，而是仅被指定来用作主芯片的芯片可以直接接收外部输入数据EX_DQ1，且可以将外部输入数据EX_DQ1传输给其他芯片。因此，在外部输入数据EX_DQ1被输入至半导体模块时，可以降低外部输入数据EX_DQ1的加载时间。由于半导体模块中包括的多个芯片中的一个芯片被指定来用作主芯片，因此可以不需要额外电路来接收外部输入数据EX_DQ1。因此，可以降低半导体模块的功耗和成本。

参见图11，图示了使用参照图9而描述的第一芯片91和第二芯片92或使用参照图10而描述的第一芯片93和第二芯片94来实施的半导体模块13。此外，参见图12，图示了使用参照图9而描述的第一芯片91和第二芯片92或使用参照图10而描述的第一芯片93和第二芯片94来实施的半导体模块14。

图11中所示的半导体模块13可以包括并排布置的第一芯片131和第二芯片132。半导体模块13还可以包括并排布置的第三芯片133和第四芯片134以分别与第一芯片131和第二芯片132重叠。可以指定第一芯片131和第二芯片132来用作主芯片，以及可以指定第三芯片133和第四芯片134来用作从芯片。第一芯片131可以经由连接至第一焊盘142的第一互连线141和第二互连线143来接收外部数据。第一芯片131和第三芯片133可以经由连接至第二焊盘144的第三互连线145和第四互连线146来彼此传输数据。第二芯片132可以经由连接至第三焊盘152的第五互连线151和第六互连线153来接收外部数据。第二芯片132和第四芯片134可以经由连接至第四焊盘154的第七互连线155和第八互连线156来彼此传输数据。半导体模块13可以被配置为包括并排布置的三个或更多个主芯片(包括第一芯片131和第二芯片132)以及包括并排布置的三个或更多个从芯片(包括第三芯片133和第四芯片134)。第一芯片131和第二芯片132中的每个可以被实施为具有与图9中所示的第一芯片91或图10中所示的第一芯片93相同的配置。第三芯片133和第四芯片134中的每个可以被实施为具有与图9中所示的第二芯片92或图10中所示的第二芯片94相同的配置。

图12中所示的半导体模块14可以包括衬底16、第一芯片模块17和第二芯片模块18。衬底16可以包括第一互连线161和第二互连线162。第一芯片模块17可以包括第一焊盘171、第二焊盘172、第一排173和第二排174。第一焊盘171可以经由第一互连线161来接收外部数据。第一焊盘171与第一排173可以通过第三互连线175而彼此电连接，而第二焊盘172与第一排173可以通过第四互连线176而彼此电连接。第二焊盘172与第二排174可以通过第五互连线177而彼此电连接。第一排173和第二排174中的每个可以被配置为包括图9中所示的第一芯片91或图10中所示的第一芯片93。第一排173与第二排174可以被实施为同时地操作。第二芯片模块18可以包括第三焊盘181、第三排182和第四排183。第三焊盘181可以经由第二互连线162电连接至第一芯片模块17的第二焊盘172。第三焊盘181与第三排182可以通过第六互连线184而彼此电连接，而第三焊盘181与第四排183可以通过第七互连线185而彼此电连接。第三排182和第四排183中的每个可以被配置为包括图9中所示的第二芯片92或图10中所示的第二芯片94。第三排182和第四排183可以被实施为同时地操作。

参照图1至图12而描述的半导体模块中的至少一种可以应用至包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图13中所示，根据一个实施例的电子系统1000可以包括数据储存单元1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。

根据从存储器控制器1002产生的控制信号，数据储存单元1001可以储存从存储器控制器1002输出的数据，或者可以读取储存的数据并输出给存储器控制器1002。数据储存单元1001可以包括图1至图12中所示的半导体模块中的至少一种。数据储存单元1001可以包括即便其电源被中断时仍能保持其储存的数据的非易失性存储器。非易失性存储器可以为快闪存储器(诸如NOR型快闪存储器或NAND型快闪存储器)、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。

存储器控制器1002可以经由I/O接口1004接收从外部设备(例如，主机设备)输出的命令，以及可以对从主机设备输出的命令进行解码以控制用于将数据输入至数据储存单元1001或缓冲存储器1003中的操作或用于将储存在数据储存单元1001或缓冲存储器1003中的数据输出的操作。虽然图13图示了具有单个块的存储器控制器1002，但是存储器控制器1002可以包括一个用于控制数据储存单元1001(由非易失性存储器组成)的控制器和另一用于控制缓冲存储器1003(由易失性存储器组成)的控制器。

缓冲存储器1003可以暂时储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时储存从数据储存单元1001输出的数据或要输入至数据储存单元1001的数据。缓冲存储器1003可以根据控制信号而储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取储存的数据并将其输出给存储器控制器1002。缓冲存储器1003可以包括诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)的易失性存储器。

I/O接口1004可以将存储器控制器1002物理地且电连接至外部设备(即，主机)。因此，存储器控制器1002可以经由I/O接口1004接收从外部设备(即，主机)供应的控制信号和数据，以及可以经由I/O接口1004而将从存储器控制器1002产生的数据输出给外部设备(即，主机)。即，电子系统1000可以经由I/O接口1004与主机通信。I/O接口1004可以包括各种接口协议(诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连-快速(PCI-E)、串行连接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小设备接口(ESDI)和集成驱动电路(IDE))中的任意一种。

电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。