写入电流脉冲驱动器以及产生写入脉冲的方法与流程

文档序号:12128469阅读:472来源:国知局
写入电流脉冲驱动器以及产生写入脉冲的方法与流程

本申请案主张于2015年9月11日申请的美国临时专利申请案第62/217,053号的权益,所述美国临时专利申请案以全文引用的方式并入本文中。

联合研究协议的合作对象

国际商业机器股份有限公司(International Business Machines Corporation)(纽约公司)及旺宏电子股份有限公司(Macronix International Corporation,Ltd.)(台湾公司)为联合研究协议的合作对象。

技术领域

本发明技术关于一种用于对存储器装置进行写入的可调整写入电路(诸如写入电流脉冲驱动器),以及用于制造及操作这些装置的方法。具体来讲,本发明技术关于一种用于将数据写入至由相变材料组成的存储器的位线的可调整写入电路,以及用于制造及操作这些装置的方法。



背景技术:

在相变存储器(phase change memory;PCM)中,每一存储单元包含相变存储器组件。可使相变存储器在结晶相与非晶相之间改变相。非晶相的特性在于比结晶相高的电阻率。在相变存储器组件的操作中,通过PCM的存储单元的电流脉冲可设定或重设相变存储器组件的电阻率相(resistivity phase)(也就是,电流脉冲可用以在非晶相与结晶相之间改变PCM)。

可通过施加电脉冲通过相变材料来执行非晶相至结晶相的改变(在本文中被称作设定操作)。在电脉冲中,初始峰值电流在脉冲的持续时间中继之以减小电流,使得相变材料缓慢冷却成结晶相。

可通过施加短的高电流电脉冲通过相变材料以熔融或分解相变材料中的结晶相结构来执行结晶相至非晶相的改变(在本文中被称作重设操作)。此后,相变材料快速冷却,从而使相变程序冷却(quench)且允许相变材料的至少一部分稳定在非晶相。

PCM具有可扩充性、类似动态随机存取存储器(dynamic random access memory;DRAM)的操作及非挥发性的有利特性,所述特性使PCM成为存储类别存储器的良好候选者。然而,PCM可由锗(Ge)、锑(Sb)以及碲(Te)的不同组合/组合物(有时被称作GST)组成且可用于不同类型的应用中。GST的这些不同组合/组合物及变化的应用可能需要不同写入操作及/或最佳在不同写入操作下执行。举例而言,执行设定及重设操作所需的信号的时序、持续时间以及电平可视PCM的GST组合/组合物及视PCM的应用/使用而变化。

因此希望提供一种电路,其可基于PCM的组成及应用/使用而可调整地对PCM进行写入。因此,提供提议的解决方案以实施用于PCM及多电平单元(multi-level cell;MLC)技术材料、其他类型的非挥发性存储器、一般存储器及/或一般半导体装置的可调整写入电路,以便基于存储器的特定应用/使用及存储器的类型来改良各种类型的存储器(例如,PCM)的效能及/或可靠性。



技术实现要素:

本文中描述一种写入电流脉冲驱动器、一种存储器装置、一种控制所述写入电流脉冲驱动器的方法、一种控制所述存储器装置的方法以及一种控制写入电流脉冲驱动器的方法。

所述写入电流脉冲驱动器包含:参数存储器,存储一组用以辨识写入电流脉冲的特性的参数;以及驱动器电路,用以在输出节点上产生所述写入电流脉冲,所述写入电流脉冲具有一前边缘、一后边缘以及一在所述前边缘与所述后边缘之间的中间区段,其中所述驱动器电路包含脉冲塑形电路,所述脉冲塑形电路会使用该组参数来设定所述写入电流脉冲的所述前边缘、所述后边缘以及所述中间区段这三者其中之一的至少一个振幅、持续时间或斜率的形状特性。

所述存储器装置可包含存储单元的第一区块及存储单元的第二区块以及参数存储器,所述参数存储器存储辨识用于所述第一区块的第一写入电流脉冲的特性的第一组参数及辨识用于所述第二区块的第二写入电流脉冲的特性的第二组参数。此外,所述存储器装置可包含驱动器电路,所述驱动器电路用以在分别耦接至所述第一区块及所述第二区块中的位线的输出节点上产生所述第一写入电流脉冲及所述第二写入电流脉冲,所述第一写入电流脉冲及所述第二写入电流脉冲中的每一个具有一前边缘、一后边缘以及一在所述前边缘与所述后边缘之间的中间区段,其中所述驱动器电路包含使用所述第一组参数来判定施加至所述第一区块中的位线的第一写入电流脉冲的前边缘、后边缘以及中间区段中的一或多个的特性的电路,且其中所述驱动器电路包含使用所述第二组参数来判定施加至所述第二区块中的位线的第二写入电流脉冲的前边缘、后边缘以及中间区段中的一或多个的特性的电路。

控制写入电流脉冲驱动器(所述写入电流脉冲驱动器包含存储一组用以辨识写入电流脉冲的特性的参数的参数存储器且包含驱动器电路,所述驱动器电路包含输出节点,所述驱动器电路用以在所述输出节点上产生所述写入电流脉冲,所述写入电流脉冲具有一前边缘、一后边缘以及一在所述前边缘与所述后边缘之间的中间区段)的所述方法包含:自所述参数存储器获得该组参数;使用所述获得的该组参数来设定所述写入电流脉冲的所述前边缘、所述后边缘以及所述中间区段这三者其中之一的至少一个振幅、持续时间或斜率的形状特性;以及使用所述前边缘、所述后边缘以及所述中间区段这三者其中之一的至少一个所述振幅、所述持续时间或所述斜率的所述经设定形状特性,而在所述输出节点上产生所述写入电流脉冲。

描述一种控制存储器装置的方法,所述存储器装置可包含第一存储单元区块及第二存储单元区块,所述第一存储单元区块及第二存储单元区块包含存储第一组参数及第二组参数的参数存储器且包含驱动器电路,所述驱动器电路包含耦接至所述第一区块及所述第二区块中的位线的输出节点,所述方法包含:自所述参数存储器获得辨识用于所述第一区块的第一写入电流脉冲的特性的所述第一组参数,所述第一写入电流脉冲具有前边缘、后边缘以及所述前边缘与所述后边缘之间的中间区段;自所述参数存储器获得辨识用于所述第二区块的第二写入电流脉冲的特性的所述第二组参数,所述第二写入电流脉冲具有前边缘、后边缘以及所述前边缘与所述后边缘之间的中间区段;以及使用所述获得的第一组参数来判定施加至所述第一区块中的位线的所述第一写入电流脉冲的所述前边缘、所述后边缘以及所述中间区段中的一个以上的特性。此外,所述方法包含:使用所述获得的第二组参数来判定施加至所述第二区块中的位线的所述第二写入电流脉冲的所述前边缘、所述后边缘以及所述中间区段中的一个以上的特性;使用所述前边缘、所述后边缘以及所述中间区段中的所述一个以上的所述判定特性在输出节点上产生所述第一写入电流脉冲;以及使用所述前边缘、所述后边缘以及所述中间区段中的所述一个以上的所述判定特性在输出节点上产生第二写入电流脉冲。

本文中所描述的技术的其他特征、特征的组合、方面以及优点可在随后的附图、详细描述以及权利要求中看出。

附图说明

图1A为根据本发明的实施例的处于设定相中的存储单元的部分的示意图。

图1B为根据本发明的实施例的处于重设相中的存储单元的部分的示意图。

图2为根据本发明的实施例说明存储单元的重设相及设定相的温度与时间之间的关系的图表。

图3为根据本发明的实施例的说明可调整写入电路的各种部分的方块图。

图4A为根据本发明的实施例的说明设定(SET)操作期间所产生的波形的图表。

图4B为根据本发明的实施例的说明重设(RESET)操作期间所产生的波形的图表。

图5为根据本发明的实施例的可调整写入电路的尖波控制部分的示意图。

图6为根据本发明的实施例的可调整写入电路的电流调整0部分的示意图。

图7为根据本发明的实施例的可调整写入电路的电流调整1部分的示意图。

图8A为根据本发明的实施例的说明可调整写入电路的写入控制0部分的特征的方块图。

图8B说明图8A的时序形状产生电路804的例示性电路示意图。

图8C说明与图8A的时序形状产生电路804有关的信号(例如,SET-IN、SHAPE0、RTOP、bRAMP、STOP以及bRT)的时序波形。

图8D为根据本发明的实施例的说明输出为SHAPE0的波形的可调性的图表。

图9A为根据本发明的实施例的说明可调整写入电路的写入控制1部分的特征的方块图。

图9B说明图9A的时序脉冲产生电路904的例示性电路示意图。

图9C为根据本发明的实施例的说明输出为SHAPE1的波形的可调性的图表。

图10A至图10E为根据本发明的各种实施例的说明由可调整写入电路调整的设定操作的各种仿真结果的图表。

图11A至图11D为根据本发明的各种实施例的说明由可调整写入电路调整的重设操作的各种仿真结果的图表。

图12为根据本发明的实施例的说明写入电路可调整所根据的各种方面的方块图。

图13A为根据本发明的实施例的说明写入电路可调整所根据且可应用于不同类型的存储器的各种方面的方块图。

图13B说明根据图13A中所说明的实施例所产生的4个波形。

图14A说明根据本发明的实施例的设定操作期间的信号(例如,WRITE-ON、ON0、SET-IN、SHAPE0、SPIKE-ON、SPIKE、QUENCH)的时序波形。

图14B说明根据本发明的实施例的重设操作期间的信号(例如,WRITE-ON、ON1、SET-IN、SHAPE1、SPIKE-ON、SPIKE、QUENCH)的时序波形。

图15为根据本发明的实施例的集成电路的简化方块图。

图16为根据本发明的实施例的集成电路的简化方块图。

【符号说明】

100:存储单元

102:存储器组件

104:顶部电极

106:底部电极

108:结晶相

110:非晶相

200:图表

300:方块图

302:初始控制部分

304:尖波控制部分

306:冷却控制部分

308:写入控制0部分

310:写入电流调整0部分

312:写入控制1部分

314:写入电流调整1部分

500:方块图/组件

502:调整部分

504:晶体管T0

506:晶体管T6

508:晶体管T7

510:晶体管T1

512:晶体管T8

514:晶体管T2

516:反相器

518:晶体管T3

520:晶体管T4

522:晶体管T5

524:反相器

526:反相器

528:与门

600:方块图

602:部分

604:部分

606:晶体管T0

608:晶体管T1

610:晶体管T2

612:晶体管T3

614:晶体管T4

616:晶体管T5

618:反相器

620:晶体管T6

622:晶体管T7

624:晶体管T10

626:晶体管T11

628:晶体管T13

630:晶体管T15

632:晶体管T8

634:晶体管T9

636:晶体管T12

638:晶体管T14

640:DRIVE节点

700:方块图/电流调整1部分

702:部分

704:部分

706:晶体管T0

708:晶体管T1

710:晶体管T2

712:晶体管T3

714:晶体管T4

716:晶体管T5

718:反相器

720:晶体管T6

722:晶体管T7

724:晶体管T10

726:晶体管T11

728:晶体管T13

730:晶体管T15

732:晶体管T8

734:晶体管T9

736:晶体管T12

738:晶体管T14

740:DRIVE节点

800:写入控制0部分

802:控制逻辑

804:时序形状产生电路

806:反相器

808:RC电路

810:反相器

812:与门

814:晶体管T2

816:晶体管T1

818:反相器

820:部分

822:部分

824:部分

826:组合逻辑

828:比较器

900:写入控制1部分

902:控制逻辑

904:时序脉冲产生电路

906:反相器

908:RC电路

910:反相器

912:与门

914:晶体管T2

916:晶体管T1

1200:方块图

1202:地址(ADDR)部分

1204:熔断缓存器

1206:地址(ADDR)部分

1300:方块图

1302:数据[1:0]部分

1500:集成电路

1502:阵列/存储器阵列/存储单元的阵列

1504:字线译码器

1506:字线

1508:可调整写入电路

1510:位线

1512:总线

1514:区块/感测放大器及数据输入结构

1516:数据总线

1518:数据输入线

1520:其他电路

1522:数据输出线

1524:控制器

1526:偏压配置供应电压

1528:地址

1530:缓存器

1600:集成电路

1602A:区块/存储器区块/存储单元的阵列

1602B:区块/存储器区块/存储单元的阵列

1604:字线译码器

1606:字线

1608A:可调整写入电路A

1608B:可调整写入电路B

1610A:位线

1610B:位线

1612:总线

1614A:区块

1614B:区块

1616A:数据总线

1616B:数据总线

1618:数据输入线

1620:其他电路

1622:数据输出线

1624:控制器

1626:偏压配置供应电压

1628:地址

1630A:缓存器A

1630B:缓存器B

BITLINE:位置

bRAMP:信号

bRT:信号

bTRAMP<0>:信号

bTRAMP<1>:信号

C0、C1、C2、C3:MOS电容器

DRIVE:节点

GND:接地

Hit0:信号

Hit2:信号

Ireset_min:临界值

Iset_min:临界值

N3:节点

ON0:信号

ON1:信号

QUENCH:信号

RTOP:信号

SET-IN:信号

SHAPE0:信号

SHAPE1:信号

SPIKE:信号

SPIKE1:信号

SPIKE2:信号

SPIKE-ON:信号

STOP:信号

T0~T19:晶体管

Tcrystal:特定临界值

Tmelt:特定临界值

TRAMP<3>:信号

TRIM-FTOP:信号

TRIM-FTOP<n-1:0>:信号

TRIM-FTOP<3:0>:信号

TRIM-PULSE<n-1:0>:信号

TRIM-RAMP:信号

TRIM-RAMP<n-1:0>:信号

TRIM-RAMP<3:0>:信号

TRIM-RESET:信号

TRIM-RESET<3:0>:信号

TRIM-RESET0:调整信号

TRIM-RESET1:调整信号

TRIM-RESET2:调整信号

TRIM-RESET3:调整信号

TRIM-SET:信号

TRIM-SET<3:0>:信号

TRIM-SET0:调整信号

TRIM-SET1:调整信号

TRIM-SET2:调整信号

TRIM-SET3:调整信号

TRIM-SPK0:调整尖波信号

TRIM-SPK1:调整尖波信号

TRIM-SPK2:调整尖波信号

TRIM-SPIKE:信号

TRIM-SPIKE<2:0>:信号

VDD:参考电压

VPP:编程电压

VR:参考电压

WRITE-ON:信号

WRITE-ON1:信号

具体实施方式

参看图1A至图16提供技术的实施例的详细描述。

图1A及图1B根据本发明的各种实施例分别说明处于设定相及重设相中的存储单元的部分的示意图。

参看图1A及图1B中的每一个,存储单元100包含位于顶部电极104与底部电极106之间的存储器组件102。存储器组件102包含相变材料层。相变材料可在非晶相(参见图1B)与结晶相(参见图1A)之间改变。

存储单元100的实施例包含基于相变的存储器材料,包含基于硫族化物的材料(例如,硫族元素)及其他材料。硫族元素包含形成周期表的第VI族的部分的四个元素氧(O)、硫(S)、硒(Se)以及碲(Te)中的任一个。硫族化物包括硫属元素与正电性更高的元素或自由基的化合物。硫族化物合金包括硫族化物与诸如过渡金属的其他材料的组合。硫族化物合金通常含有来自元素周期表的栏六(group VI)的一或多个元素,诸如锗(Ge)及锡(Sn)。常常,硫族化物合金包含锑(Sb)、镓(Ga)、铟(In)以及银(Ag)中的一或多个的组合。许多基于相变的存储器材料已在技术文献中描述,包含以下各者的合金:Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te以及Te/Ge/Sb/S。在Ge/Sb/Te合金族中,大范围合金组合物可为可加工的。

在存储器组件102的相变材料处于结晶相108中的情况下,图1A中所示的存储单元100的部分处于设定相中。

在存储器组件102的相变材料包含在顶部电极104与底部电极106之间的电流路径中稳定在非晶相110的大部分且亦包含处于结晶相108中的部分的情况下,图1B中所示的存储单元100的部分处于重设相中。施加通过存储单元100的顶部电极104及底部电极106的电流可造成存储器组件102的加热,加热允许设定相与重设相之间的改变发生。

图2为根据本发明的实施例说明存储单元的重设相及设定相的温度与时间之间的关系的图表。

参看图2,图表200说明为了使PCM处于重设相,温度必须超过特定临界值Tmelt达特定时间量(通常按纳秒(ns)量测)。为了使PCM处于重设相,温度必须足够高以使PCM处于非晶相中(与结晶相相对),如上文参看图1B所描述。此可通过施加短的高电流电脉冲通过相变材料以熔融或分解相变材料中的结晶相结构来达成。此后,相变材料冷却,从而使相变程序冷却且允许相变材料的至少一部分稳定在非晶相。

此外,图表200说明为了使PCM处于设定相,PCM的温度必须超过特定临界值Tcrystal达特定时间量,又保持在温度临界值Tmelt以下。此温度改变可通过施加电脉冲通过相变材料来执行。在电脉冲中,初始峰值电流在脉冲的持续时间中继之以减小电流,使得相变材料缓慢冷却成结晶相。

图3为根据本发明的实施例的说明可调整写入电路的各种部分的方块图。

参看图3,说明了表示可调整写入电路(例如,写入电流脉冲驱动器)的方块图300。如所说明,可调整写入电路包含初始控制部分302、尖波控制部分304、冷却控制部分306、写入控制0部分308、写入电流调整0部分310、写入控制1部分312、写入电流调整1部分314、驱动节点以及至位线的连接。

如所说明,编程电压(VPP)被供应至可调整写入电路。使用VPP,各种部分302、304、306、308、310、312以及314中的每一个能够控制自可调整写入电路输出至PCM的位线的波形(例如,写入电流脉冲)。在一实施方案中,波形包含具有前边缘、后边缘以及在前边缘与后边缘之间的中间区段的脉冲。在图4A及图4B中说明波形的实例。如下所述,其他详细形状特性(诸如波形的前边缘、后边缘以及中间区段这三者其中之一的至少一个振幅、持续时间或斜率)可由各种电路(例如,脉冲塑形电路)使用存储的参数来设定。

关于可调整写入电路,初始控制部分302用以通过输出WRITE-ON1信号来控制用于驱动节点上的初始偏压的时序。

尖波控制部分304用以控制在设定操作及重设操作期间自可调整写入电路输出至PCM的位线的波形的前边缘(例如,尖波部分)的时序。通过控制波形的尖波部分的时序,有可能减小位线的预充电时间且有可能具有在设定操作的波形的中间区段(例如,平坦顶部(flat top;FTOP)部分)之前熔融PCM的相变材料的灵活性。这些特征及灵活性允许PCM的增加的效能及/或可靠性。

冷却控制部分306用以调整下拉自可调整写入电路输出至PCM的位线的波形的电流的时序。此调整使用QUENCH信号(自/由冷却控制部分306输出/控制)来进行。在重设操作期间,重要的是使相变材料的温度快速地冷却以便保证相变材料稳定在非晶相。此操作可通过使用QUENCH信号快速地减小施加至PCM的位线的电流来进行。

写入电流调整0部分310用以调整在设定操作期间自可调整写入电路输出的波形的电流值,且写入电流调整1部分314用以调整在重设操作期间自可调整写入电路输出的波形的电流值。

在设定操作期间,写入控制0部分308通过输出ON0信号来控制写入电流调整0部分310的开/关状态,且产生基于电压的SHAPE0信号(包含平坦顶部(FTOP)部分及斜坡下降部分,如下文论述的图8C中所说明)。具体来讲,SHAPE0信号调整设定操作期间的波形的FTOP部分(例如,中间区段)及斜坡下降部分(例如,后边缘)的持续时间。

写入控制1部分312通过输出ON1信号来控制写入电流调整1部分314的开/关状态,且产生基于电压的SHAPE1信号(例如,时序脉冲),如下文论述的图9C中所说明。具体来说,SHAPE1信号在重设操作期间调整波形的重设部分(例如,中间区段)的持续时间。

写入电流调整0部分310接收SHAPE0信号,且基于所接收的SHAPE0信号,写入电流调整0部分310控制并调整在设定操作期间自可调整写入电路输出的波形的FTOP部分的电流(例如,调整FTOP部分期间的电流的量)。

通过写入控制0部分308及写入电流调整0部分310调整设定操作期间的FTOP部分及斜坡下降部分的时间及形状,有可能使设定操作加速,从而产生PCM的经改良效能。

写入电流调整1部分314接收SHAPE1信号,且基于所接收的SHAPE1信号,写入电流调整部分314控制并调整重设操作期间的波形的重设部分的电流(例如,调整重设部分期间的电流量)。

可调整写入电路的各种部分302、304、306、308、310、312以及314中的每一个可独立地控制以调整在设定及重设操作期间所产生的波形的各种部分期间至PCM的位线的输出。在下文参看图4A及图4B更详细论述设定及重设操作期间的波形的各种部分及如何调整各种部分。

图4A为根据本发明的实施例的说明设定操作期间所产生的波形的图表。

参看图4A,提供说明设定操作的电流对时间的波形。如所说明,所述波形包含尖波部分(例如,如上文所论述的前边缘)、FTOP部分(例如,如上文所论述的中间区段)及斜坡部分(例如,如上文所论述的后边缘)。

参看图3及图4A,尖波控制部分304调整波形的尖波部分的时序/持续时间。在设定操作的尖波部分期间,电流应短暂地升高超过Ireset_min临界值,且接着降至Ireset_min临界值以下,以便使PCM的温度充分升高以使PCM处于结晶相。

此外,图3的写入电流调整0部分310调整设定操作期间的波形的FTOP部分期间的电流量,且写入控制0部分308调整设定操作期间的波形的FTOP部分的持续时间。在设定操作的FTOP阶段期间,波形应将电流维持在低于Ireset_min临界值且高于Iset_min临界值。

另外,写入控制0部分308用以调整波形的斜坡部分期间的斜坡下降的持续时间/斜率。在波形的斜坡部分期间,电流斜坡下降至Iset_min临界值以下。

图4B为根据本发明的实施例的说明重设操作期间所产生的波形的图表。

参看图4B,提供说明重设操作的电流对时间的波形。如所说明,所述波形包含尖波部分(例如,如上文所论述的前边缘)、重设部分(例如,如上文所论述的中间区段)以及冷却部分(例如,如上文所论述的后边缘)。

参看图3及图4B,尖波控制部分304调整波形的尖波部分的时序/持续时间。在重设操作的尖波部分期间,电流应升高且应维持在Ireset_min临界值以上。不同于设定操作期间的波形的尖波部分,重设操作期间的波形的尖波部分期间的电流不应降至Ireset_min临界值以下。电流的延伸持续时间有必要维持在Ireset_min临界值以上以便使PCM处于非晶相。

写入电流调整1部分314调整重设操作期间的波形的重设部分期间的电流量。此外,图3的写入控制1部分312调整重设操作期间的波形的重设部分的持续时间。在重设操作的波形的重设部分期间,波形应将电流维持在Ireset_min临界值以上以便使PCM的温度充分增加,以使PCM处于熔融相且最终处于非晶相。

又,冷却控制部分306控制重设操作的结束期间的波形的时序,以使电流自高于Ireset_min临界值快速地降至Iset_min临界值以下。此冷却使PCM的温度快速地冷却以使PCM处于非晶相。

图5为根据本发明的实施例的可调整写入电路的尖波控制部分的示意图。

参看图5,说明方块图500,其中方块图500包含如图3中所说明的尖波控制部分304的电路。在一实施例中,方块图500包含调整部分502,其能够控制(例如)8个调整等级。调整部分502不限于8个调整等级,且可提供2n个调整等级,由TRIM-SPK<n-1:0>表示。

如图5中所说明,调整部分502包含并联配置的3个晶体管对。具体来讲,晶体管T0 506及T6 504与晶体管T1 510及T7 508并联,所述晶体管与晶体管T2 514及T8 512并联。晶体管T0 506、T1 510以及T2 514的栅极经配置以分别接收调整尖波信号TRIM-SPK0、TRIM-SPK1以及TRIM-SPK2。

晶体管T6 504、T7 508及T8 512中的每一个的源极及漏极连接至VPP,从而使晶体管T6 504、T7 508以及T8 512充当金属氧化物半导体(metal-oxide semiconductor;MOS)电容器。当接通/断开调整尖波信号TRIM-SPK0、TRIM-SPK1以及TRIM-SPK2时,调整部分502将相应地调整SPIKE2信号的电压。SPIKE2信号的电压将控制如何快速地下拉初始电压尖波(如图4A及图4B中所说明)。

由反相器516接收的SPIKE-ON信号用以接通及断开方块图500的电路(例如,如图3中所说明的尖波控制部分304)。具体来讲,当SPIKE-ON为高时,反相器516将使晶体管T4 520打开且使晶体管T5 522关闭。或者,当SPIKE-ON为低时,反相器516将使晶体管T4 520关闭且使晶体管T5 522打开。由于晶体管T3 518的源极连接至参考电压(VDD),将晶体管T3 518的栅极接地以允许电流流至晶体管T4 520。

当晶体管T4 520打开且晶体管T5 522关闭时,SPIKE2信号将基本上为VDD。SPIKE2信号被拉动至VDD的速率将由调整部分502的输出来控制。当SPIKE2被拉动至VDD时,反相器526将使与门528转变至低输出,且减小波形的尖波部分的持续时间。

因此,当SPIKE-ON信号为低/关闭时,晶体管T4 520关闭且晶体管T5 522打开,从而使SPIKE2信号基本上接地且SPIKE1信号为高。由于与门528接收来自反相器526的高信号且接收来自反相器524的低信号,此基本上使方块图500的电路关闭。

此外,当SPIKE-ON为高/打开时,与门528将接收来自反相器524的高输入及来自反相器526的低输入,从而使SPIKE信号以基于调整尖波信号TRIM-SPK0、TRIM-SPK1以及TRIM-SPK2的速率拉低,如上文所论述。

下文提供例示性图表(表1)以说明图5中所说明的信号的各种相位及电气组件。

表1

图6为根据本发明的实施例的可调整写入电路的电流调整0部分的示意图。

参看图6,提供电路的方块图600。具体来讲,方块图600为如图3中所说明的写入电流调整0部分310的电路。方块图600的电路接收来自如图3中所说明的写入控制0部分308的SHAPE0信号。

如上文参看图3所描述,写入电流调整0部分310调整设定操作期间的波形(使用所接收的基于电压的信号SHAPE0)的FTOP部分(例如,如上文所论述的中间区段)及斜坡下降部分(例如,如上文所论述的后边缘)的电流。此调整可(例如)通过改变3个参数(包含方块图600的DRIVE节点640处的节点电容、电流源以及电流倍增器)来达成。

在一实施例中,方块图600包含能够控制16个调整等级的部分602及部分604。部分602及604不限于16个调整等级,且可提供2n个调整等级,由TML<n-1:0>表示。

部分602包含晶体管T0 606、晶体管T1 608、晶体管T2 610、晶体管T3 612、晶体管T4 614、晶体管T5 616以及反相器618。晶体管T0 606在其栅极处接收信号ON0,且反相器618亦接收信号ON0。信号ON0使方块图600的电路(也就是,写入电流调整0部分310)接通及断开。

部分602的晶体管T4 614及T5 616分别接收调整信号TRTM-SET0及TRIM-SET1。

举例而言,当信号ON0为低/关闭时,晶体管T0 606打开且晶体管T3 612关闭,从而亦使晶体管T1 608及T2 610关闭。此使方块图600的部分602关闭。

或者,当信号ON0为高/打开时,晶体管T0 606关闭且晶体管T3 612、T1 608以及T2 610打开,此基本上使部分602打开。也就是,当信号ON0为高/打开时,部分602打开,从而允许调整电流比通过调整信号TRIM-SET0及TRIM-SET1来调整,所述调整信号分别在晶体管T4 614及T5 616的栅极处接收。举例而言,随着TRIM-SET0及TRIM-SET1信号减小,晶体管T4 614及T5 616接通,从而使DRIVE节点640处所提供的电流变得较低。相比之下,随着TRIM-SET0及TRIM-SET1信号增加,晶体管T4 614及T5 616断开,从而使DRIVE节点640处所提供的电流变得较高。

下文提供例示性图表(表2)以说明图6中所说明的方块图600的部分602的信号的各种相位及电气组件。

表2

具体来讲,当部分602接通时,调整信号TRIM-SET0及TRIM-SET1调整自写入控制0部分308接收的SHAPE0信号的调整电流比(例如,FTOP及斜坡部分期间的电流量是根据TRIM-SET0及TRIM-SET1来调整)。当TRIM-SET0及TRIM-SET1较低时,晶体管T4 614及T5 616打开,从而使电流镜能够降低图3的BITLINE位置所提供的电流。随着TRIM-SET0及TRIM-SET1增加,晶体管T4 614及T5 616转为断开,因此使图3的BITLINE位置的电流量增加。

部分604包含晶体管T6 620、晶体管T7 622、晶体管T10 624、晶体管T11 626、晶体管T13 628、晶体管T15 630、晶体管T8 632、晶体管T9 634、晶体管T12 636及晶体管T14 638。晶体管T10 624、T11 626、T13 628以及T15 630中的每一个的栅极连接至参考电压VDD。晶体管T10 624、T11 626、T13 628以及T15 630有效地提供晶体管型电阻。这些晶体管T10 624、T11 626、T13 628以及T15 630可被称为晶体管型电阻串联。

晶体管T8 632及T9 634分别接收调整信号TRIM-SET2及TRIM-SET3,且晶体管T12 636及T14 638分别接收调整信号TRIM-SET3及TRIM-SET2。

晶体管T6 620的栅极接收信号ON0,以使得当ON0为低时,部分604关闭,且当ON0为高时,部分604打开。此外,晶体管T7 622的栅极接收信号SHAPE0,如上文所论述,所述信号为自如图3中所说明的写入控制0部分308接收的基于电压的信号。

当部分604接通时,信号TRIM-SET2及TRIM-SET3(如晶体管T8 632、T9 634、T12 636以及T14 638处所接收)用以调整由晶体管型电阻串联提供的有效电阻值。具体来讲,随着信号TRIM-SET2及TRIM-SET3增加,由晶体管型电阻串联提供的有效电阻减小,其中降低的电阻允许较多电流传递至DRIVE 640。或者,随着信号TRIM-SET2及TRIM-SET3减小,由晶体管型电阻串联提供的有效电阻增加,其中增加的电阻允许较少电流传递至DRIVE节点640。因此,信号TRIM-SET2及TRIM-SET3可用以进一步调整设定操作期间的波形的FTOP部分及斜坡下降部分的电流。

下文提供例示性图表(表3)以说明图6中所说明的方块图600的部分604的信号的各种相位及电气组件。

表3

图7为根据本发明的实施例的可调整写入电路的电流调整1部分的示意图。

参看图7,提供电路的方块图700。具体来讲,方块图700为如图3中所说明的写入电流调整1部分314的电路。方块图700的电路接收来自如图3中所说明的写入控制1部分312的SHAPE1信号。

如上文参看图3所描述,写入电流调整1部分310调整重设操作期间的波形(使用所接收的基于电压的信号SHAPE1)的重设部分(例如,如上文所论述的中间区段)的电流。此调整可(例如)通过改变3个参数(包含方块图700的DRIVE节点740处的节点电容、电流源及电流倍增器)来达成。下文所描述的电路能够将重设部分的电流调整3个数量级,此导致PCM的效能及/或可靠性增加。

在此实施例中,方块图700包含能够控制16个调整等级的部分702及部分704。部分702及704不限于16个调整等级,且可提供2n个调整等级,由TRIM-RESET<n-1:0>表示。

部分702包含晶体管T0 706、晶体管T1 708、晶体管T2 710、晶体管T3 712、晶体管T4 714、晶体管T5 716以及反相器718。晶体管T0 706在其栅极处接收信号ON1,且反相器718亦接收信号ON1。信号ON1使方块图700的电路(也就是,写入电流调整1部分314)接通及断开。

部分702的晶体管T4 714及T5 716分别接收调整信号TRIM-RESET0及TRIM-RESET1。

举例而言,当信号ON1为低/关闭时,晶体管T0 706打开且晶体管T3 712关闭,亦使晶体管T1 708及T2 710关闭。此导致方块图700的部分702。

或者,当信号ON1为高/打开时,晶体管T0 706关闭且晶体管T3 712、T1 708以及T2 710打开,此基本上使部分702打开。也就是,当信号ON1为高/打开时,部分702打开,从而允许调整电流比通过调整信号TRIM-RESET0及TRIM-RESET1来调整,所述调整信号分别在晶体管T4 714及T5 716的栅极处接收。举例而言,随着TRIM-RESET0及TRIM-RESET1信号减小,晶体管T4 714及T5 716接通,从而使图3的BITLINE位置所提供的电流变得较低。反观而言,随着TRIM-RESET0及TRIM-RESET1信号增加,晶体管T4 714及T5 716断开,从而使图3的BITLINE位置所提供的电流变得较高。

下文提供例示性图表(表4)以说明图7中所说明的方块图700的部分702的信号的各种相位及电气组件。

表4

具体来讲,当部分702接通时,调整信号TRIM-RESET0及TRIM-RESET1调整自写入控制1部分312接收的SHAPE1信号的调整电流比(例如,重设部分期间的电流量是根据TRIM-RESET0及TRIM-RESET1来调整)。当TRIM-RESET0及TRIM-RESET1较低时,晶体管T4 714及T5 716打开,从而使电流镜能够降低DRIVE节点740处所提供的电流。随着TRIM-RESET0及TRIM-RESET1增加,晶体管T4 714及T5 716转为断开,因此使DRIVE节点740处的电流量增加。

部分704包含晶体管T6 720、晶体管T7 722、晶体管T10 724、晶体管T11 726、晶体管T13 728、晶体管T15 730、晶体管T8 732、晶体管T9 734、晶体管T12 736以及晶体管T14 738。晶体管T10 724、T11 726、T13 728以及T15 730中的每一个的栅极连接至参考电压VDD。晶体管T10 724、T11 726、T13 728以及T15 730有效地提供晶体管型电阻。这些晶体管可被称为晶体管型电阻串联。

晶体管T8 732及T9 734分别接收调整信号TRIM-RESET2及TRIM-RESET3,且晶体管T12 736及T14 738分别接收调整信号TRIM-RESET3及TRIM-RESET2调整。

晶体管T6 720的栅极接收信号ON1,以使得当ON1为低时,部分704关闭,且当ON1为高时,部分704打开。此外,晶体管T7 722的栅极接收信号SHAPE1,如上文所论述,所述信号为自如图3中所说明的写入控制1部分312接收的基于电压的脉冲信号。

当部分704接通时,信号TRIM-RESET2及TRIM-RESET3(如晶体管T8 732、T9 734、T12 736以及T14 738处所接收)用以调整由晶体管型电阻串联提供的有效电阻值。具体来讲,随着信号TRIM-RESET2及TRIM-RESET3增加,由晶体管型电阻串联提供的有效电阻减小,其中降低的电阻允许较多电流传递至DRIVE 740。或者,随着信号TRIM-RESET2及TRIM-RESET3减小,由晶体管型电阻串联提供的有效电阻增加,其中增加的电阻允许较少电流传递至DRIVE节点740。因此,信号TRIM-RESET2及TRIM-RESET3可用以进一步调整重设操作期间的波形的重设部分的电流。

下文提供例示性图表(表5)以说明图7中所说明的方块图700的部分704的信号的各种相位及电气组件。

表5

图8A为根据本发明的实施例的说明可调整写入电路的写入控制0部分的特征的方块图。

参看图8A,说明写入控制0部分800,亦参看图3的写入控制0部分308,其中写入控制0部分800包含控制逻辑802及时序形状产生电路804。控制逻辑802输出信号ON0,所述信号用以接通及断开如图3中所说明的写入电流调整0部分310(亦参见图6的方块图600)。

时序形状产生电路804接收信号TRIM-FTOP<n-1:0>及信号TRIM-RAMP<n-1:0>以产生信号SHAPE0,其由如图3中所说明的写入电流调整0部分310接收(亦参看图6的方块图600)。

TRIM-FTOP<n-1:0>信号能够控制(例如)16个调整等级以调整设定操作期间的波形的FTOP部分的持续时间。然而,TRIM-FTOP<n-1:0>信号不限于16个调整等级,且可提供2n个调整等级。TRIM-RAMP<n-1:0>信号能够控制(例如)16个调整等级以调整设定操作期间的波形的斜坡部分的持续时间。然而,TRIM-RAMP<n-1:0>信号不限于16个调整等级,且可提供2n个调整等级。

信号SHAPE0为基于电压的信号,其提供FTOP电压及斜坡下降信号。接着使用方块图600的电路进一步调整SHAPE0。具体来讲,SHAPE0产生FTOP部分(例如,如上文所论述的波形的中间部分)及斜坡部分(例如,如上文所论述的波形的后边缘部分),所述部分使其各自的持续时间使用使固定电容的节点(所述节点在外部通过运算放大器(未说明)缓冲)放电至写入电流调整0部分310的恒定电流加以相应调整。为了使写入时间加速,当节点降至特定电平时,随即关掉电流。

如上文所提及,信号TRIM-FTOP<n-1:0>设定FTOP电压及其持续时间,且信号TRIM-RAMP<n-1:0>设定斜坡下降信号的电压及其持续时间。

图8B说明图8A的时序形状产生电路804的例示性电路示意图。

参看图8B,此例示性电路包含反相器806、810以及818、RC电路808、与门812以及晶体管T1 816及T2 814。在一实施例中,此例示性电路操作,以使得当SET-IN信号自低转变至高时,(i)晶体管T1 816的栅极变为低(例如,0V),从而使晶体管T1 816打开,允许RC电路808使用VDD接通,(ii)TRIM-FTOP<n-1:0>由RC电路808来接收,以使得FTOP电压及其持续时间可设定,且(iii)自与门812输出的RTOP信号变为高。另外,反相器818使RTOP信号反相且输出bRT信号,以使得当RTOP信号为高时,bRT信号为低。

此外,图8B的电路包含部分820、822以及824以及组合逻辑826,所述组合逻辑接收如上文参看图8A所论述的TRIM-RAMP<n-1:0>,所述信号用以控制斜坡下降信号的斜率及其持续时间。

基于TRIM-RAMP<n-1:0>,组合逻辑826输出信号Hit2、TRAMP<3>、Hit0、bTRAMP<0>以及bTRAMP<I>。

部分820充当可调整电容器且包含晶体管T0、T1、T2以及T3,所述晶体管中的每一个在其各自栅极处接收自反相器818输出的bRT信号。此外,部分820包含晶体管T15(所述晶体管在其栅极处接收自组合逻辑826输出的Hit2信号),包含晶体管T16(所述晶体管在其栅极处接收TRAMP<3>),且包含晶体管T17(所述晶体管在其栅极处接收Hit0信号)。部分820亦包含MOS电容器C0、C1、C2以及C3,所述电容器使其各自源极及漏极连接至VDD。具体来讲,晶体管T0、T1、T2以及T3中的每一个的漏极连接至VDD,晶体管T0、T1、T2以及T3中的每一个的栅极连接至bRT,且晶体管T0、T1、T2以及T3中的每一个的源极分别连接至MOS电容器C3、C2、C1以及C0的栅极。

当RTOP信号为高时,如上文所论述,bRT为低,从而使晶体管T0、T1、T2以及T3中的每一个允许MOS电容器C3、C2、C1以及C0充电。当RTOP信号为低时,bRT为高,从而使晶体管T0、T1、T2以及T3中的每一个关闭、因此使MOS电容器C3、C2、C1以及C0放电。Hit2信号控制MOS电容器C3的放电,以使得当Hit2为高时,晶体管T15允许MOS电容器C3放电以控制SHAPE0。TRAMP<3>信号控制MOS电容器C2的放电,以使得当TRAMP<3>为高时,晶体管T16允许电容器C2放电以控制SHAPE0,且Hit0信号控制MOS电容器C1的放电,以使得当Hit0为高时,晶体管T17允许MOS电容器C1放电以控制SHAPE0。此外,当bRT为高时,MOS电容器C0放电以控制SHAPE0。

部分822通过控制自VDD开始至节点N3的电流路径来提供可变电阻。部分822包含晶体管T4、T5、T6、T7、T8、T9、T10以及T11。晶体管T4、T7、T9以及T11以源极至漏极方式串联连接且晶体管T4的源极连接至接地,其中晶体管T4、T7、T9以及T11中的每一个的栅极连接至接地(GND)的情况下,因此晶体管T4、T7、T9以及T11中的每一个保持打开/接通。晶体管T5及T10的栅极各自连接至信号bTRAMP<0>,且晶体管T6及T8的栅极各自连接至信号bTRAMP<1>。此外,晶体管T12及T13的栅极各自连接至bRAMP信号,所述信号为由时序形状产生电路804在内部产生的信号。使用组合逻辑来产生bRAMP信号,组合逻辑使bRAMP信号由于RTOP信号的下降边缘而变低且使bRAMP信号由于STOP信号的上升边缘而变高。因此,当信号bTRAMP<0>及bTRAMP<1>为低时,晶体管T5、T6、T8、T10中的每一个关闭,以使得电流自VDD流经晶体管T4、T7、T9以及T11。此外,当bTRAMP<0>为高时,新的电流路径打开,从而允许电流流经晶体管T5及T10,且当bTRAMP<1>变为高时,新的电流路径打开,从而允许电流流经晶体管T6及T8。当新的电流路径打开以提供额外电流时,由部分822提供的电阻减小,且以类似方式,由于所述电流路径关闭以减小电流,由部分822提供的电阻增加。部分822的输出连接至晶体管T12的源极。

如上所述,晶体管T12及T13各自连接至信号bRAMP及各自的栅极。当信号bRAMP为低时,晶体管T12打开且晶体管T13关闭,从而使节点N3由部分822来控制。相比之下,当信号bRAMP为高时,晶体管T12关闭且晶体管T13打开,从而使节点N3通过晶体管T13接地。此外,当节点N3通过晶体管T13接地时,时序产生电路804的晶体管T14关闭。相比之下,当节点N3由部分822控制时(例如,晶体管T14未通过晶体管T13接地),晶体管T14通过部分822的可调整电阻来控制。

部分824包含比较器828及晶体管T18及T19。比较器828在其正端子连接至参考电压(VR)且在其负端子连接至部分820的输出。当VR高于比较器828的负端子处的输入时,比较器828输出低信号(例如,0伏特)作为停止信号,以使晶体管T18关闭。反观而言,当至比较器828的负端子的输入变为高于VR时,比较器828输出高信号,以使晶体管T18打开。此外,自反相器818输出的bRT信号为高,晶体管T19打开。当晶体管T18及T19打开时,信号SHAPE0被拉至接地。

在将在下文详细地论述的图8C中提供说明图8B中所说明的各种信号之间的关系的时序图表。

图8C说明与图8A的时序形状产生电路804有关的信号(例如,SET-IN、SHAPE0、RTOP、bRAMP、STOP以及bRT)的时序波形。

参看图8C且如上文所论述,时序形状产生电路804控制设定操作的波形的斜坡部分(例如,如上文所论述的后边缘)期间的斜坡下降的持续时间/斜率。具体来讲,当SET-IN信号自低转变至高时(且基于TFTOP<n-1:0>信号),RTOP信号变高且bRT信号变低。由于bRT信号变高且由于组合逻辑826接收TRIM-RAMP<n-1:0>信号,SHAPE0变为高。当RTOP信号由于RC电路808而转变至低时(所述信号根据TRIM-FTOP<n-1:0>信号来调整),bRT信号转变至高,此情况触发SHAPE0信号开始以由部分820及822控制的速率斜坡下降,且亦由于信号bRAMP自高转变至低,控制晶体管T14的状态。

此外,如在图8C中参看图8B所说明,信号bRAMP在自低转变至高会将SHAPE0信号快速地向下拉,且当STOP信号变为高时,晶体管T18打开,从而将SHAPE0信号向下拉。如上文所论述,bRAMP信号是由时序形状产生电路804使用组合逻辑产生,组合逻辑使bRAMP信号由于RTOP信号的下降边缘而变低且使bRAMP信号由于STOP信号的上升边缘而变高。

图8D为根据本发明的实施例的说明输出为SHAPE0的波形的可调性的图表。

参看图8D,说明由时序形状产生电路804输出的SHAPE0的波形。具体来讲,图8D说明FTOP电压及斜坡下降电压产生,其中波形的FTOP部分(例如,如上文所论述的中间区段)及波形的斜坡下降部分(例如,如上文所论述的后边缘)的持续时间可根据TRIM-FTOP<n-1:0>及TRIM_RAMP<n-1:0>信号而可调整,如上文参看图8A至图8C所论述。

图9A为根据本发明的实施例的说明可调整写入电路的写入控制1部分的特征的方块图。

参看图9A,说明写入控制1部分900,亦参看图3的写入控制1部分312,其中写入控制1部分900包含控制逻辑902及时序脉冲产生电路904。控制逻辑902输出信号ON1,所述信号用以接通及断开如图3中所说明的写入电流调整1部分314(亦参见图7的方块图700)。

时序脉冲产生电路904接收信号TRIM-PULSE<n-1:0>以产生信号SHAPE1,产生的信号由写入电流调整1部分314接收,如图3中所说明(亦参见图7的方块图700)。

信号SHAPE1为提供重设脉冲电压的基于电压的信号。接着使用方块图700的电路进一步调整SHAPE1。具体来讲,SHAPE1定义波形的重设部分(例如,如上文所论述的中间部分)期间的波形的脉冲的时序。

如上文所提及,信号TRIM-PULSE<n-1:0>设定重设脉冲电压及其持续时间。

图9B说明图9A的时序脉冲产生电路904的例示性电路示意图。

参看图9B,此例示性电路包含反相器906及910、RC电路908、与门912以及晶体管T2 914及T1 916。在一实施例中,此例示性电路操作,以使得当SET-IN信号自低转变至高时,(i)晶体管T1916的栅极变为低(例如,0V),从而使晶体管T1 916打开,允许RC电路908使用VDD接通,(ii)TRIM-PULSE<n-1:0>由RC电路908来接收,以使得重设脉冲电压及其持续时间可设定,且(iii)自与门912输出的SHAPE0信号变为高。

图9C为根据本发明的实施例的说明输出为WR_SHAPE1的波形的可调性的图表。

参看图9C,说明由时序脉冲产生电路904输出的SHAPE1的波形。具体来讲,图9C说明产生重设脉冲,其中重设脉冲的持续时间可根据TRIM-PULSE<n-1:0>信号调整。

图10A至图10E为根据本发明的各种实施例的说明由可调整写入电路调整的设定操作的各种仿真结果的图表。

参看图10A及图10E,说明关于设定操作期间的波形的尖波部分的可调整持续时间的模拟结果。如上所述,使用TRIM-SPIKE信号来调整尖波部分的持续时间,如图5中所说明。在此实例中,使用8个调整等级(例如,TRIM-SPIKE<n-1:0>,其中n等于3)来调整TRIM-SPIKE(例如,TRIM-SPIKE<2:0>)。因此,使用8个不同调整等级来调整尖波部分的持续时间。

具体来讲,如图10A中所说明,可通过相应地调整调整等级而将尖波部分的持续时间调整近似11.0ns。

参看图10B及图10E,说明关于设定操作期间的波形的FTOP部分的可调整持续时间的模拟结果。如上所述,使用TRIM-FTOP信号来调整FTOP部分的持续时间,如图8A及图8B中所说明。在此实例中,使用16个调整等级(例如,TRIM-FTOP<n-1:0>,其中n等于4)来调整TRIM-FTOP(例如,TRIM-FTOP<3:0>)。因此,使用16个不同调整等级来调整FTOP部分的持续时间。

具体来讲,如图10B中所说明,可通过相应地调整调整等级而将FTOP部分的持续时间调整近似85.0ns。

参看图10C及图10E,说明关于设定操作期间的波形的FTOP部分的电流的模拟结果。如上所述,使用TRIM-SET信号来调整FTOP部分的电流,如图6中所说明。在此实例中,使用16个调整等级(例如,TRIM-SET<n-1:0>,其中n等于4)来调整TRIM-SET(例如,TRIM-SET<3:0>)。因此,使用16个不同调整等级来调整FTOP部分的电流。

具体来讲,如图10C中所说明,可通过相应地调整调整等级而将FTOP部分的电流调整近似225微安培。

参看图10D及图10E,说明关于设定操作期间的波形的斜坡部分的可调整持续时间的模拟结果。如上所述,使用TRIM-RAMP信号来调整斜坡部分的持续时间,如图8A及图8B中所说明。在此实例中,使用16个调整等级(例如,TRIM-RAMP<n-1:0>,其中n等于4)来调整TRIM-RAMP(例如,TRIM-RAMP<3:0>)。因此,使用16个不同调整等级来调整斜坡部分的持续时间。

具体来讲,如图10D中所说明,可通过相应地调整调整等级而将斜坡部分的持续时间调整近似475.0ns。

图11A至图11D为根据本发明的实施例的说明由可调整写入电路调整的重设操作的各种仿真结果的图表。

参看图11A及图11D,说明关于重设操作期间的波形的尖波部分的可调整持续时间的模拟结果。如上所述,使用TRIM-SPIKE信号来调整尖波部分的持续时间,如图5中所说明。在此实例中,使用8个调整等级(例如,TRIM-SPIKE<n-1:0>,其中n等于3)来调整TRIM-SPIKE(例如,TRIM-SPIKE<2:0>)。因此,使用8个不同调整等级来调整尖波部分的持续时间。

具体来讲,如图11A中所说明,可通过相应地调整调整等级而将尖波部分的持续时间调整近似11.0ns。

参看图11B及图11D,说明关于重设操作期间的波形的重设部分的可调整持续时间的模拟结果。如上所述,使用TRIM-PULSE信号来调整重设部分的持续时间,如图9A及图9B中所说明。在此实例中,使用16个调整等级(例如,TRIM-PULSE<n-1:0>,其中n等于4)来调整TRIM-PULSE(例如,TRIM-PULSE<3:0>)。因此,使用16个不同调整等级来调整重设部分的持续时间。

具体来讲,如图11B中所说明,可通过相应地调整调整等级而将重设部分的持续时间调整近似85.0ns。

参看图11C及图11D,说明关于重设操作期间的波形的重设部分的电流的模拟结果。如上所述,使用TRIM-RESET信号来调整重设部分的电流,如图7中所说明。在此实例中,使用16个调整等级(例如,TRIM-RESET<n-1:0>,其中n等于4)来调整TRIM-RESET(例如,TRIM-RESET<3:0>)。因此,使用16个不同调整等级来调整重设部分的电流。

具体来讲,如图11C中所说明,可通过相应地调整调整等级而将WRH部分的电流调整近似375微安培。

图12为根据本发明的实施例的说明写入电路可调整所根据的各种方面的方块图。

图12类似于上述的图3,不同之处在于额外部分已被添加至可调整写入电路。省略图12的与图3相同的部分的描述。

参看图12,说明表示可调整写入电路的方块图1200。如所说明,可调整写入电路包含初始控制部分302、尖波控制部分304、冷却控制部分306、写入控制0部分308、写入电流调整0部分310、写入控制1部分312、写入电流调整1部分314以及DRIVE节点。

各种部分302、304、306、308、310、312以及314中的每一个能够控制自可调整写入电路输出至PCM的位线的波形。如所说明,编程电压(VPP)被供应至可调整写入电路,如上文关于图3所描述。

此外,方块图1200包含地址(ADDR)部分1202、熔断缓存器1204以及地址(ADDR)部分1206。熔断缓存器1204包含关于可通过写入控制0部分308、写入电流调整0部分310、写入控制1部分312以及写入电流调整1部分314下载的各种调整等级的信息。这些调整等级可配置成(例如)阵列。

此外,ADDR部分1202及1206含有允许选择各种调整等级的地址信息。图12中所说明的这些额外部分可克服潜在的加载问题。

图13A为根据本发明的实施例的说明写入电路可调整所根据且可应用于不同类型的存储器的各种方面的方块图。

图13A类似于上述的图3,不同之处在于额外部分已被添加至可调整写入电路。省略图13A的与图3相同的部分的描述。

参看图13A,说明表示可调整写入电路的方块图1300。如所说明,可调整写入电路包含初始控制部分302、尖波控制部分304、冷却控制部分306、写入控制0部分308、写入电流调整0部分310、写入控制1部分312、写入电流调整1部分314以及DRIVE节点。

各种部分302、304、306、308、310、312以及314中的每一个能够控制自可调整写入电路输出至PCM的位线的波形。如所说明,编程电压(VPP)被供应至可调整写入电路,如上文关于图3所描述。

如上文所提及,可调整写入电路不仅可应用于PCM,而且可应用于MLC存储器。在可调整写入电路用以写入至MLC存储器的实施方案中,方块图1300包含数据[1:0]部分1302。

在此实施方案中,可调整写入电路被应用于MLC存储器,其中来自数据[1:0]部分的数据用以控制(例如)4个波形的形状,如图13B所说明。可调整写入电路不限于这些实例,且可基于装置特性化来调整及控制其他形状波形。参看图13A及图13B,写入控制1部分312使用数据[1:0]=11/10来控制重设操作期间的波形,且写入控制0部分308使用数据[1:0]=01/00来控制设定操作期间的波形。用于调整及控制调整(如通过写入控制0部分308及写入控制1部分312)的此数据可以(例如)阵列的形式存储于数据[1:0]中。

在图13B中说明基于数据[1:0]=11/10及数据[1:0]=01/00的上述波形的实例,其中波形11及10说明重设操作期间所产生的不同波形,且波形01及00说明设定操作期间所产生的不同波形。这些不同波形可(例如)在MLC存储器的设定及重设操作期间实施。

图14A说明根据本发明的实施例的设定操作期间的时序波形信号(例如,WRITE-ON、ON0、SET-IN、SHAPE0-SPIKE-ON、SPIKE、QUENCH)的实例。

参看图14A,WRITE-ON、ON0、SET-IN、SHAPE0、SPIKE-ON以及SPIKE信号在特定时间自低变至高。在一实施例中,此特定时间接近设定操作期间的波形的前边缘。当波形自前边缘转变至中间区段时,SPIKE及SPIKE-ON信号转变回至低。当波形自中间区段转变至设定操作期间的波形的后边缘时,SHAPE0信号自高转变至低。此外,在设定操作期间不使用QUENCH信号。

图14B说明根据本发明的实施例的重设操作期间的时序波形信号(例如,WRITE-ON、ON1、SET-IN、SHAPE1、SPIKE-ON、SPIKE、QUENCH)的实例。

参看图14B,WRITE-ON、ON1、SET-IN、SHAPE1、SPIKE-ON以及SPIKE信号在特定时间自低变至高。在一实施例中,此特定时间接近重设操作期间的波形的前边缘。当波形自前边缘转变至中间区段时,SPIKE及SPIKE-ON信号转变回至低。当波形自中间区段转变至重设操作期间的波形的后边缘时,SHAPE1信号自高转变至低。此外,大约在SHAPE1信号自来自转变至低时,QUENCH信号自低转变至高。

图15为根据一实施例的集成电路阵列的简化方块图。

参看图15,说明集成电路1500的简化方块图。集成电路1500包含存储单元的存储器阵列1502。在一实施方案中,字线译码器1504耦接至多个字线1506且与所述字线电连通。可调整写入电路1508(诸如,图3的可调整写入电路300)与多个位线1510电连通以自包含存储单元(未图标)的存储器阵列1502读取数据及将数据写入至存储器阵列。位线(行)译码器(未图示)可经实施以自存储器阵列1502读取数据及将数据写入至存储器阵列。

地址1528是在总线1512上供应至字线译码器1504及可调整写入电路1508。可调整写入电路1508可获得地址1528,用于调整可调整写入电路1508的参数是以所述地址存储。所述参数是基于所获得地址1528自参数存储器(诸如,在集成电路1500外部的特定地址(未图标)及/或诸如集成电路1500上的缓存器1530)存取。通过可调整写入电路1508存取的这些参数用以调整可调整写入电路1508的各种特性(例如,形状特性)以设定(例如)振幅、持续时间以及斜率中的至少一个的形状特性。举例而言,所述参数可用以设定或调整各种调整等级,诸如上述的TRIM-SPIKE、TRIM-FTOP、TRIM-SET、TRIM-RAMP、TRIM-PULSE以及TRIM-RESET信号。

此外,举例而言,地址1528可识别正在进行写入的单元(或页面)在阵列1502的哪个存储器区块中,其中所述参数对于每一存储器区块可不同。

区块1514中的感测放大器及数据输入结构经由数据总线1516耦接至可调整写入电路1508。数据是经由数据输入线1518自集成电路1500上的输入/输出端口或自在集成电路1500内部或外部的其他数据源供应至区块1514中的数据输入结构。其他电路1520可包含于集成电路1500上,诸如通用处理器或专用应用电路,或提供由存储单元的阵列1502支持的系统单芯片功能性的模块的组合。数据是经由数据输出线1522自区块1514中的感测放大器供应至集成电路1500上的输入/输出端口,或供应至在集成电路1500内部或外部的其他数据目的地。

控制器1524(在此实例中使用偏压配置状态机来实施)控制偏压配置供应电压1526(诸如读取、编程以及编程验证电压)的施加。如此项技术中已知的,可使用专用逻辑电路来实施控制器1524。在替代性实施例中,控制器1524包括通用处理器,可实施于同一集成电路1500上以执行计算机程序以控制装置的操作。在另外其他实施例中,专用逻辑电路与通用处理器的组合可用于实施控制器1524。

将理解,存储器阵列不限于图1B中所说明的阵列组态,且额外阵列组态亦可供包含上文所揭示的存储器组件的存储单元使用。

图16为根据本发明的实施例的集成电路阵列的简化方块图。

参看图16,说明集成电路1600的简化方块图,其中提供不同参数存储(例如,存储器)且所述参数存储专用于用于阵列中的多个存储器区块中的各个区块的可调整写入电路。集成电路1600包含多个(在所说明实例中,两个)存储器区块,包含存储单元的区块(例如,存储单元的阵列A)1602A及区块(例如,存储单元的阵列B)1602B。所述存储单元可为相变存储单元。多个区块中的存储单元在所有区块中可具有相同结果,或在不同区块中可具有不同结构。

在一实施方案中,字线译码器1604耦接至多个字线1606且与所述多个字线电连通,所述多个字线在此实例中耦接至区块1602A及1602B两者。在其他实例中,将单独的字线译码器及驱动器用于单独区块。可调整写入电路1608A(诸如,图3的可调整写入电路300)与多个位线1610A电连通以自包含存储单元(未图标)的存储器区块1602A读取数据及将数据写入至存储器区块。可实施位线(行)译码器(未图标)以自存储器区块1602A读取数据及将数据写入至存储器区块。可调整写入电路1608B(诸如,图3的可调整写入电路300)与多个位线1610B电连通以自包含存储单元(未图标)的存储器区块1602B读取数据及将数据写入至存储器区块。可实施位线(行)译码器(未图标)以自存储器区块1602B读取数据及将数据写入至存储器区块。

地址1628是在总线1612上供应至字线译码器1604及可调整写入电路1608A及1608B。可调整写入电路1608A及1608B可获得地址1628且对所述电路各自区块内的地址作出响应以选择将哪些参数用于调整可调整写入电路1608A。可调整写入电路1608A所使用的参数在此实例中是自参数存储器(诸如,集成电路1600上的缓存器A 1630A)存取。可调整写入电路1608B所使用的参数在此实例中是自参数存储器(诸如,集成电路1600上的缓存器B 1630B)存取。通过可调整写入电路1608A及1608B存取的这些参数用以调整可调整写入电路1608A及1608B的各种特性(例如,形状特性)以设定(例如)振幅、持续时间以及斜率中的至少一个的形状特性。举例而言,所述参数可用以设定或调整各种调整等级,诸如上述的TRIM-SPIKE、TRIM-FTOP、TRIM-SET、TRIM-RAMP、TRIM-PULSE以及TRIM-RESET信号。

此外,举例而言,地址1628可识别正在进行写入的单元(或页面)在哪个存储器区块1602A或1602B或哪个子区块中,其中所述参数对于每一存储器区块或每一子区块可不同。

区块1614A及1614B中的感测放大器及数据输入结构分别经由数据总线1616A及1616B耦接至可调整写入电路1608A及1608B。数据是经由数据输入线1618自集成电路1600上的输入/输出端口或自在集成电路1600内部或外部的其他数据源供应至区块1614A及/或1614B中的数据输入结构。其他电路1620可包含于集成电路1600上,诸如通用处理器或专用应用电路,或提供由存储单元的阵列1602A及/或1602B支持的系统单芯片功能性的模块的组合。数据是经由数据输出线1622自区块1614A及/或1614B中的感测放大器供应至集成电路1600上的输入/输出端口,或供应至在集成电路1600内部或外部的其他数据目的地。

控制器1624(在此实例中使用偏压配置状态机来实施)控制偏压配置供应电压1626(诸如读取、编程以及编程验证电压及可调整写入电路所使用的其他电压)的施加。如此项技术中已知的,可使用专用逻辑电路来实施控制器1624。在替代性实施例中,控制器1624包括通用处理器,可实施于同一集成电路1600上以执行计算机程序以控制装置的操作。在另外其他实施例中,专用逻辑电路与通用处理器的组合可用于实施控制器1624。

在所说明实例中,可调整写入电路包括耦接至存储器阵列中的位线的脉冲塑形电路。在其他实施例中,可调整写入电路耦接至字线或使用源线的阵列架构中的源线,且如本文中所描述地组态。又,可调整写入电路可在位线、字线以及源线中的一个以上在线使用以适合特定存储器实施方案。

将理解,存储器阵列不限于图1B中所说明的阵列组态,且额外阵列组态亦可供包含上文所揭示的存储器组件的存储单元使用。

本发明的实例实施方案

下文提供参看图1A至图16中的一些或全部所描述而实施的各种技术。

在一实施方案中,提供一种写入电流脉冲驱动器。所述写入电流脉冲驱动器可至少部分地实施为如图15中所说明的可调整写入电路1508或如图16中所说明的写入电路1608A及1608B。所述写入电流脉冲驱动器(例如,可调整写入电路)包含存储一组用以辨识写入电流脉冲的特性的参数的参数存储器,诸如缓存器、地址、数据组(图12、图13A以及图15)。此外,所述写入电流脉冲驱动器包含驱动器电路,诸如可调整写入电路(例如,图3中所说明的方块图300),其用以在输出节点(诸如,图3中所说明的位线)上产生所述写入电流脉冲。所述写入电流脉冲包含一前边缘、一后边缘以及一在所述前边缘与所述后边缘之间的中间区段,诸如例如图4A及图4B中所说明的波形。此外,所述驱动器电路包含脉冲塑形电路,所述脉冲塑形电路使用该组参数来设定所述写入电流脉冲的所述前边缘、所述后边缘以及所述中间区段这三者其中之一的至少一个振幅、持续时间或斜率的形状特性。举例而言,如图4A及图4B中所说明,用于设定操作的写入电流脉冲包含前边缘中的可调整尖波、中间区段中的可调整平坦顶部部分及后边缘中的向下斜坡部分。

写入电流脉冲可为用于包含相变单元的相变存储器装置(如图1A及图1B中所说明)的设定操作(如图4A中所说明)的设定脉冲,且可为用于相变存储器装置的重设操作(如图4B中所说明)的重设脉冲。

所述驱动器电路的脉冲塑形电路(例如,初始控制部分302、尖波控制部分304、写入控制部分0 308、写入电流调整0部分310、写入控制1部分312、写入电流调整1部分314以及冷却控制部分306)使用所述参数来设定所述写入电流脉冲的前边缘、后边缘以及中间区段这三者中的每一个的至少一个振幅、持续时间或斜率的形状特性。

另外,所述脉冲塑形电路可包含:电流镜,具有控制支路及连接至输出节点(例如,位线)的输出支路(如图3中所说明);第一电流源(诸如在图3中说明且在图5中进一步说明为组件500的尖波控制部分304),用于控制前边缘(例如,图4A及图4B中所说明的波形的可调整尖波部分)的持续时间。

此外,所述脉冲塑形电路可包含:第二电流源,诸如图3中所说明的写入控制0部分308及写入控制1部分312以及电流调整0部分310及电流调整1部分314(在图6、图7、图8A、图8B、图9A以及图9B中亦说明为方块图及/或电路600、700、800、804、900以及904),所述第二电流源用于控制所述中间区段(图4A及图4B的波形的FTOP部分及重设部分)期间的第二间隔(例如,持续时间及量值)及所述后边缘(图4A的波形的斜坡部分)的第三间隔(例如,持续时间及量值)的部分。因此,如所实施,所述第二电流源可控制(例如)设定操作期间的波形的FTOP及斜坡部分的持续时间及电流量值(如图4A中所说明)及重设操作期间的波形的重设部分的持续时间及量值(如图4B中所说明)。

所述脉冲塑形电路亦可包含第三电流源(诸如图3的冷却控制部分306),其耦接至所述输出支路且用以回应于参数或另一信号而在所述写入电流脉冲的所述后边缘期间吸收(例如,下拉)自所述电流镜的所述输出支路输出的电流。

此外,上述的第一电流源(其可实施为如图3中所说明的尖波控制部分304)可设定所述写入电流脉冲的前边缘(例如,用于设定及重设操作的图4A及图4B中所说明的波形的可调整尖波部分)期间的电流尖波持续时间。基于上述该组参数的参数来调整所述写入电流脉冲的此前边缘。

上述第二电流源可参看图3在设定操作期间实施为写入控制0部分308及电流调整0部分310且在重设操作期间可实施为写入控制1部分312及电流调整1部分314(亦说明为图6、图8A及图8B中的电流调整0部分的方块图600、写入控制0部分800及时序形状产生电路804,且说明为图7、图9A以及图9B中的电流调整1部分700、写入控制1部分900及时序脉冲产生电路904)。所述第二电流源可设定所述写入电流脉冲的中间区段(例如,设定操作期间的波形的电流及持续时间可调整FTOP部分,如图4A中所说明,及重设操作期间的波形的电流及持续时间可调整重设部分,如图4B中所说明)期间的电流量值及持续时间。所述第二电流源基于该组参数的参数来设定中间区段期间的电流量值及持续时间。

上述第三电流源可实施为如图3中所说明的冷却控制部分306。所述第三电流源可使所述写入电流脉冲的后边缘期间的电流量值冷却(例如,重设操作期间的波形的快速电流下拉,如图4B中所说明)。此冷却可基于该组参数的参数或信号而执行。

可实施所述写入电流脉冲驱动器以对可编程电阻存储单元的阵列(诸如存储单元的阵列1502,如图15中所说明且亦如参看图1A及图1B所说明及描述)进行写入。具体来讲,所述驱动器电路可将所述写入(例如,图4A及图4B中所说明的波形)作为第一写入电流脉冲及第二写入电流脉冲施加至可编程电阻存储单元的阵列。第一写入电流脉冲可为用于可编程电阻存储单元的阵列的设定脉冲,诸如图4A中所说明的波形。此外,第二写入电流脉冲用以为用于可编程电阻存储单元的阵列的重设脉冲,诸如图4B中所说明的波形。

所述驱动器电路的所述电路可包含第四电流源,所述第四电流源耦接至所述控制支路且用以回应于该组参数的参数而将第四电流施加至所述控制支路以控制所述第二写入电流脉冲的中间区段期间的所述第二间隔及所述第二写入电流脉冲的后边缘的至少一部分。因此,此第四电流源可实施为图3的电流调整1部分314及写入控制1部分312以控制图4B的重设部分期间的所述第二间隔及重设操作的波形的末端部分。

所述第一电流源可在控制信号(诸如,图5中所说明且如图14A及图14B的时序图表中所进一步描述的SPIKE-ON信号)的ON状态期间接通。所述控制信号(例如,SPIKE-ON信号)的ON状态的持续时间可使用该组参数的参数来设定。

所述第二电流源可在所述中间区段(例如,波形的FTOP部分及/或重设部分)期间接通,且包含多个电流源(例如,图6的部分602及图7的部分702)及用以设定所述中间区段期间的电流量值及持续时间的动态电阻电路(例如,图6的部分604及图7的部分704)。使用该组参数的参数来设定将在所述中间区段期间启用的多个电流源的电流源数目及所述动态电阻电路的电阻。

所述第二电流源可包含耦接在所述多个电流源与所述动态电阻电路之间的一或多个控制晶体管(诸如,图6及图7的晶体管620、622、720以及722),且其中所述一或多个控制晶体管连接至脉冲形状控制信号(例如,SHAPE0及SHAPE1,如图6及图7中所说明)及控制信号(例如,ON0及ON1,如图6及图7中所说明)中的一或多个,所述信号设定所述写入电流脉冲的所述中间区段的持续时间、设定所述写入电流脉冲的所述后边缘的斜率且设定所述中间区段的持续时间期间的电流量值。

脉冲形状控制信号(例如,SHAPE0及SHAPE1)及控制信号(例如,ON0及ON1)中的至少一个具有基于该组参数的一或多个参数的脉冲形状。

所述驱动器电路可为集成电路的部分,诸如参看图15所说明及描述的集成电路。该组参数可存储于所述集成电路的可编程存储器(例如,图15的缓存器1530)上。

所述写入电流脉冲驱动器可用以对集成电路上的可编程电阻存储单元的阵列(例如,如图15中所说明的存储单元的阵列1502)进行写入,且其中该组参数的一或多个参数针对可编程电阻存储单元的阵列设定用于设定操作的写入电流脉冲的形状特性(例如,如图4A中所说明的设定操作的波形)。

所述一或多个参数可基于可编程电阻存储单元的阵列的存储单元的地址(例如,如图15中所说明的地址1528)来选择。

如上所述,所述写入电流脉冲驱动器可用以对所述集成电路上的可编程电阻存储单元的阵列进行写入。此外,该组参数的一或多个参数针对可编程电阻存储单元的阵列设定用于重设操作的写入电流脉冲的形状特性(例如,如图4B中所说明的重设操作的波形)。

所述一或多个参数可基于可编程电阻存储单元的阵列的存储单元的地址(例如,如图15中所说明的地址1528)来选择以用于重设操作的写入电流脉冲。

所述写入电流脉冲驱动器可包含所述集成电路上的相变存储单元的阵列(例如,如图15中所说明的存储单元的阵列1502,亦在图1A及图1B中说明且据此描述)。该组参数的一或多个参数针对相变存储单元的阵列设定用于设定操作及重设操作中的一个或两个的写入电流脉冲的形状特性(例如,如图4B中所说明的重设操作的波形)。

所述驱动器电路的所述脉冲塑形电路可包含耦接至所述输出节点的冷却控制电路,诸如如图3中所说明的冷却控制部分306。此外,响应于控制信号(诸如图14B中所说明且参看其所描述的QUENCH信号),所述冷却控制电路冷却由所述写入电流脉冲在连接至所述输出节点的位在线产生的电流。

所需的且通过所述写入电流脉冲驱动器实施的上述结构可根据控制写入电流脉冲驱动器的方法来实施。

此外,在各种实施方案中,可提供一种存储器装置。所述存储器装置可提供上述写入电流脉冲驱动器的相同结构及能力。具体来讲,所述存储器装置可包含上述驱动器电路及关于所述写入电流脉冲驱动器所描述的所有变化。

除所述驱动器电路及其变化外,所述存储器装置亦可包含存储单元的第一区块及存储单元的第二区块,诸如如图15中所说明的存储单元的阵列1502。此外,所述存储器装置可包含参数存储器,如上文关于写入电流脉冲驱动器的各种实施方案所论述,所述参数存储器存储辨识用于所述第一区块的第一写入电流脉冲的特性的第一组参数及辨识用于所述第二区块的第二写入电流脉冲的特性的第二组参数。

类似于所述写入电流脉冲驱动器的上述驱动器电路,所述存储器装置可包含驱动器电路,其用以在分别耦接至所述第一区块及所述第二区块中的位线(例如,如图15中所说明的位线1510)的输出节点上产生所述第一写入电流脉冲及所述第二写入电流脉冲,所述第一写入电流脉冲及所述第二写入电流脉冲中的每一个具有一前边缘、一后边缘以及在所述前边缘与所述后边缘之间的中间区段。

此外,类似于上述写入电流脉冲驱动器,所述存储器装置的所述驱动器电路可包含进行如下操作的电路:使用所述第一组参数来设定施加至所述第一区块中的所述位线的第一写入电流脉冲的前边缘、后边缘以及中间区段这三者中之一的至少一个振幅、持续时间或斜率的形状特性,且类似于上述写入电流脉冲驱动器,所述存储器装置的所述驱动器电路可包含进行如下操作的电路:使用所述第二组参数来设定施加至所述第二区块中的所述位线的第二写入电流脉冲的前边缘、后边缘以及中间区段这三者其中之一的至少一个振幅、持续时间或斜率的形状特性。

此外,参考上述存储器装置,所述第一写入电流脉冲及所述第二写入电流脉冲中的至少一个为用于如图1A及图1B中所说明的相变存储器装置的设定脉冲,如图4A中所说明。

又,参考上述存储器装置,所述第一写入电流脉冲及所述第二写入电流脉冲中的至少一个为用于如图1A及图1B中所说明的相变存储器装置的重设脉冲,如图4B中所说明。

上述存储器装置的驱动器电路可包含进行以下操作的电路(例如,初始控制部分302、尖波控制部分304、写入控制0部分308、写入电流调整0部分310、写入控制1部分312、写入电流调整1部分314以及冷却控制部分306):使用所述第一组参数来设定用于所述第一区块的第一写入电流脉冲的前边缘、后边缘以及中间区段这三者中的每一个的至少一个振幅、持续时间或斜率的形状特性,且包含进行以下操作的电路:使用所述第二组参数来设定用于所述第二区块的第二写入电流脉冲的前边缘、后边缘以及中间区段这三者中的每一个的至少一个振幅、持续时间或斜率的形状特性。

另外,上述存储器装置的驱动器电路的电路可包含:电流镜,具有控制支路及连接至输出节点(例如,位线)的输出支路,如图3中所说明;第一电流源(诸如,图3中所说明且在图5中进一步说明为组件500的尖波控制部分304),所述源耦接至所述控制支路且用以回应于所述第一组参数的参数而将第一电流施加至所述控制支路以控制用于所述第一区块的第一写入电流脉冲的前边缘期间的第一间隔。上述存储器装置的驱动器电路的电路亦可包含:第二电流源,耦接至所述控制支路且用以回应于所述第一组参数的参数,而将第二电流施加至所述控制支路,以控制用于所述第一区块的第一写入电流脉冲的中间区段期间的第二间隔及用于所述第一区块的第一写入电流脉冲的后边缘期间的第三间隔的至少一部分。

上述存储器装置的驱动器电路的电路亦可包含第三电流源(诸如,图3的冷却控制部分306),所述第三电流源耦接至所述输出支路且用以回应于所述第一组参数的参数及信号中的一者而在用于所述第一区块的第一写入电流脉冲的后边缘期间吸收(例如,下拉)自所述电流镜的所述输出支路输出的电流。

此外,上述第一电流源(其可实施为如图3中所说明的尖波控制部分304)可基于所述第一组参数的参数来设定所述第一区块的第一写入电流脉冲的前边缘期间的电流尖波持续时间(例如,图4A及图4B中所说明的用于设定操作及重设操作的波形的可调整尖波部分)。

上述第二电流源可参看图3在设定操作期间实施为写入控制0部分308及电流调整0部分310且在重设操作期间可实施为写入控制1部分312及电流调整1部分314(亦说明为图6、图8A及图8B中的电流调整0部分的方块图600、写入控制0部分800及时序形状产生电路804,且说明为图7、图9A以及图9B中的电流调整1部分700、写入控制1部分900及时序脉冲产生电路904)。所述第二电流源可基于所述第一组参数的参数来设定用于所述第一区块的第一写入电流脉冲的中间区段期间的电流量值及持续时间(例如,设定操作期间的波形的电流及持续时间可调整FTOP部分,如图4A中所说明,及重设操作期间的波形的电流及持续时间可调整重设部分,如图4B中所说明)。

上述第三电流源可实施为如图3中所说明的冷却控制部分306。所述第三电流源可基于所述第一组参数的参数中的一者而使电流量值在用于所述第一区块的第一写入电流脉冲的后边缘期间冷却(例如,波形在重设操作期间的快速电流下拉,如图4B中所说明)。

可实施所述写入电流脉冲驱动器以对可编程电阻存储单元的阵列(诸如存储单元的阵列1502,如图15中所说明且亦如参看图1A及图1B所说明及描述)进行写入。具体来讲,所述驱动器电路可将所述写入(例如,图4A及图4B中所说明的波形)作为第一写入电流脉冲及第二写入电流脉冲施加至可编程电阻存储单元的阵列。第一写入电流脉冲可为用于可编程电阻存储单元的阵列的设定脉冲,诸如图4A中所说明的波形。此外,第二写入电流脉冲用以为用于可编程电阻存储单元的阵列的重设脉冲,诸如图4B中所说明的波形。

在上述存储器装置的实施方案中,存储单元的第一区块及第二区块中的每一个包含可编程电阻存储单元的阵列;所述驱动器电路用以将第一写入电流脉冲施加至所述第一区块的可编程电阻存储单元的阵列,且将第二写入电流脉冲施加至所述第二区块的可编程电阻存储单元的阵列;第一写入电流脉冲用以为用于所述第一区块的可编程电阻存储单元的阵列的设定脉冲;第二写入电流脉冲用以为用于所述第二区块的可编程电阻存储单元的阵列的重设脉冲;且所述驱动器电路的电路更包括第四电流源,所述第四电流源耦接至所述控制支路且用以回应于所述第二组参数的参数而将第四电流施加至所述控制支路以控制第二写入电流脉冲的中间区段期间的第二间隔及第二写入电流脉冲的后边缘的至少一部分。所述第四电流源可实施为图3的电流调整1部分314及写入控制1部分312以控制图4B的重设部分期间的所述第二间隔及重设操作的波形的末端部分。

在上述存储器装置的实施方案中,所述第一电流源可在控制信号(诸如,图5中所说明且如图14A及图14B的时序图表中所进一步描述的SPIKE-ON信号)的ON状态期间接通。又,所述第一组参数的参数可设定控制信号(例如,SPIKE-ON信号)的ON状态的持续时间。

在上述存储器装置的实施方案中,所述第二电流源可在用于所述第一区块的第一写入电流脉冲的中间区段(例如,波形的FTOP部分及/或重设部分)期间接通,且包含多个电流源(例如,图6的部分602及图7的部分702)及用以设定用于所述第一区块的第一写入电流脉冲期间的中间区段期间的电流量值及持续时间的动态电阻电路(例如,图6的部分604及图7的部分704)。使用所述第一组参数的参数来设定将在所述第一区块的第一写入电流脉冲的中间区段期间启用的多个电流源的电流源数目及所述动态电阻电路的电阻。

在上述存储器装置的实施方案中,所述第二电流源可包含耦接在所述多个电流源与所述动态电阻电路之间的一或多个控制晶体管(诸如,图6及图7的晶体管620、622、720以及722),其中所述一或多个控制晶体管连接至脉冲形状控制信号(例如,SHAPE0及SHAPE1,如图6及图7中所说明)及控制信号(例如,ON0及ON1,如图6及图7中所说明)中的一或多个,所述信号设定用于所述第一区块的第一写入电流脉冲的中间区段的持续时间、设定用于所述第一区块的第一写入电流脉冲的后边缘的斜率且设定用于所述第一区块的第一写入电流脉冲的中间区段的持续时间期间的电流量值。

在上述存储器装置的实施方案中,脉冲形状控制信号(例如,SHAPE0及SHAPE1)及控制信号(例如,ON0及ON1)中的至少一个具有基于所述第一组参数的一或多个参数的脉冲形状。

在上述存储器装置的实施方案中,所述驱动器电路可为集成电路的部分,诸如参看图15所说明及描述的集成电路;且所述第一组参数及所述第二参数集和可存储于所述集成电路的可编程存储器(例如,图15的缓存器1530)上。

在上述存储器装置的实施方案中,存储单元的所述第一区块及所述第二区块中的每一个包含集成电路上的可编程电阻存储单元的阵列(例如,如图15中所说明的存储单元的阵列1502),其中所述第一组参数的一或多个参数针对所述第一区块的可编程电阻存储单元的阵列设定用于设定操作的第一写入电流脉冲的形状特性(例如,如图4A中所说明的设定操作的波形)。

在上述存储器装置的实施方案中,所述一或多个参数可基于所述第一区块的可编程电阻存储单元的阵列的存储单元的地址(例如,如图15中所说明的地址1528)来选择。

在上述存储器装置的实施方案中,存储单元的所述第一区块及所述第二区块中的每一个包含所述集成电路上的相变存储单元的阵列。此外,所述第一组参数的一或多个参数针对所述第一区块的可编程电阻存储单元的阵列设定用于重设操作的第一写入电流脉冲的形状特性(例如,如图4B中所说明的重设操作的波形)。

在上述存储器装置的实施方案中,所述第一组参数的所述一或多个参数可基于所述第一区块的可编程电阻存储单元的阵列的存储单元的地址(例如,如图15中所说明的地址1528)来选择。

在上述存储器装置的实施方案中,存储单元的所述第一区块及所述第二区块中的每一个包含所述集成电路上的相变存储单元的阵列(例如,如图15中所说明的存储单元的阵列1502,亦在图1A及图1B中说明且据此描述),其中所述第一组参数的一或多个参数针对所述第一区块的相变存储单元的阵列设定用于设定操作及重设操作中的一个或两个的第一写入电流脉冲的形状特性(例如,如图4B中所说明的重设操作的波形)。

在上述存储器装置的实施方案中,所述驱动器电路可包含耦接至所述驱动器电路的对应输出节点的冷却控制电路(诸如,如图3中所说明的冷却控制部分306);且响应于控制信号(诸如图14B中所说明且参看其所描述的QUENCH信号),所述冷却控制电路冷却由所述写入电流脉冲在连接至所述输出节点的位在线产生的电流。

所需的且通过上述存储器装置实施的上述结构可根据控制存储器装置的方法来实施。

举例而言,控制存储器装置(所述存储器装置包含存储单元的第一区块及第二区块、包含存储第一组参数及第二组参数的参数存储器且包含驱动器电路,所述驱动器电路包含耦接至所述第一区块及第二区块中的位线的输出节点)的此方法的实施方案可包含以下操作:

自所述参数存储器获得辨识用于所述第一区块的第一写入电流脉冲的特性的所述第一组参数,所述第一写入电流脉冲具有一前边缘、一后边缘以及一在所述前边缘与所述后边缘之间的中间区段;自所述参数存储器获得辨识用于所述第二区块的第二写入电流脉冲的特性的所述第二组参数,所述第二写入电流脉冲具有一前边缘、一后边缘以及一在所述前边缘与所述后边缘之间的中间区段;使用所述获得的第一组参数来设定施加至所述第一区块中的位线的所述第一写入电流脉冲的所述前边缘、所述后边缘以及所述中间区段这三者中的一个以上的至少其振幅、持续时间或斜率的形状特性;使用所述获得的第二组参数来设定施加至所述第二区块中的位线的所述第二写入电流脉冲的所述前边缘、所述后边缘以及所述中间区段这三者中的一个以上的至少其振幅、持续时间或斜率的形状特性;使用所述前边缘、所述后边缘以及所述中间区段这三者中的所述一个以上的至少其所述振幅、所述持续时间或所述斜率的所述经设定形状特性,而在所述输出节点上产生所述第一写入电流脉冲;以及使用所述前边缘、所述后边缘以及所述中间区段这三者中的所述一个以上的至少其所述振幅、所述持续时间或所述斜率的所述经设定形状特性在所述输出节点上产生第二写入电流脉冲。

所述存储器装置及其驱动器电路的额外实施方案未参看图式详细地描述,因为此描述对于写入电流脉冲驱动器的驱动器电路的上列描述将多余。然而,所述存储器装置可使用(但不限于)参考写入电流脉冲驱动器所描述的所有结构及其能力来实施。

所需的且通过所述存储器装置实施的上述结构可根据控制存储器装置的方法来实施。

虽然参考上文优选实施例及实例来揭示本发明技术,但应理解,这些实例意欲为说明性而非限制性意义。预本领域技术人员将容易地想到各种修改及组合,所述修改及组合将在本发明的精神及权利要求的范畴内。

当前第1页1 2 3 
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1