一种防止SRAM存储单元的下拉电流降低的电路的制作方法

文档序号:11954855阅读:271来源:国知局
一种防止SRAM存储单元的下拉电流降低的电路的制作方法与工艺

本发明涉及存储器领域,尤其涉及一种防止SRAM存储单元的下拉电流降低的电路。



背景技术:

当双端口 SRAM (Static Random Access Memory,静态随机存取存储器)进行双读同一个存储单元,或者双读同一行不同存储单元,或者一读一写相同行的不同存储单元这三种情况时候,读操作余量会迅速恶化。原因在于衍生读现象的产生会严重减少存储单元下拉电流, 这种现象对于SRAM低电压运行是十分有害。

目前,增大位线放电时间是克服这个问题的办法之一,但是它被迫牺牲了SRAM的速度。双时钟的随机相位差也阻挡了很多传统读增强技术应用于双端口SRAM。



技术实现要素:

针对上述问题,本发明提出了一种防止SRAM存储单元的下拉电流降低的电路,所述SRAM的同一列的每个所述存储单元的下拉NMOS管的源端共同连接一个源线,每个所述源线接地线,所述电路包括:

地址侦测模块,设置有地址接口,以用于接收目标存储单元的地址;所述地址侦测模块根据所述地址生成地址匹配信号;所述地址侦测模块还设置有地址匹配输出口,以用于将所述地址匹配信号输出;

负压产生模块,与所述地址侦测模块连接,以接收并根据所述地址匹配信号控制所述负压产生模块产生负压信号;

负压分配模块,分别与所述负压产生模块和所述源线连接,以接收所述负压信号并将所述负压信号分配至每个所述源线上;

将所述负压信号分配至每个所述源线上的同时断开每个所述源线与所述地线的连接,从而增加所述源线的下拉电流。

上述的防止SRAM存储单元的下拉电流降低的电路,其中,所述地址侦测模块上还设置有地址触发端口,所述地址触发端口接收地址触发信号;

所述地址侦测模块包括一第一逻辑电路;

所述地址触发信号和所述地址经过所述第一逻辑电路生成所述地址匹配信号。

上述的防止SRAM存储单元的下拉电流降低的电路,其中,所述负压产生模块包括:

负压触发单元,与所述地址侦测模块的所述地址匹配输出口连接,以接收并根据所述地址匹配信号生成触发信号后,将所述触发信号从所述触发端口输出;负压产生单元,与所述负压触发单元的所述触发端口连接,以接收并根据所述触发端口的所述触发信号产生所述负压信号。

上述的防止SRAM存储单元的下拉电流降低的电路,其中,所述负压触发单元还设置有读写状态口,以接收读写状态信号来配合所述地址匹配信号产生所述触发信号。

上述的防止SRAM存储单元的下拉电流降低的电路,其中,所述负压触发单元还设置有复位端口,以接收预充电复位信号;

所述预充电复位信号、所述读写状态信号和所述地址匹配信号一起生成所述触发信号。

上述的防止SRAM存储单元的下拉电流降低的电路,其中, 所述负压触发单元包括一第二逻辑电路;

所述预充电复位信号、所述读写状态信号和所述地址匹配信号经过所述第二逻辑电路生成所述触发信号。

上述的防止SRAM存储单元的下拉电流降低的电路,其中,每个所述源线通过一开关电路与所述地线连接;

所述触发端口的所述触发信号还输出至每个所述开关电路中,以通过所述开关电路将每个所述源线与所述地线断开。

上述的防止SRAM存储单元的下拉电流降低的电路,其中,所述地址侦测模块包括行地址侦测单元和列地址侦测单元;所述地址包括行地址和列地址;所述地址匹配输出口包括行地址匹配输出口和列地址匹配输出口;

所述行地址侦测单元接收并根据所述行地址产生行地址匹配信号,然后通过所述行地址匹配输出口将所述行地址匹配信号输出至所述负压产生模块;

所述列地址侦测单元接收并根据所述列地址产生列地址匹配信号,然后通过所述列地址匹配输出口将所述列地址匹配信号输出至所述负压产生模块;

所述负压生成模块接收并根据所述行地址匹配信号和所述列地址匹配信号生成所述负压信号。

上述的防止SRAM存储单元的下拉电流降低的电路,其中,所述地址侦测模块还设置有第一地址触发端口和第二地址触发端口,所述第一地址触发端口用于接收一第一地址触发信号,所述第二地址触发端口用于接收一第二地址触发信号;

所述地址侦测模块于同时接收所述地址、所述第一地址触发信号和所述第二地址触发信号时生成所述地址匹配信号。

附图说明

图1~3为本发明各实施例中防止SRAM存储单元的下拉电流降低的电路的系统框图;

图4为本发明一个实施例中负压触发单元的电路原理图;

图5为本发明一个实施例中源线与地线连接的电路原理图;

图6为本发明一个实施例中地址侦测模块与负压产生模块的电路原理图;

图7为本发明一个实施例中地址侦测模块的电路原理图;

图8为本发明典型的负压触发单元的电路原理图;

图9~10为本发明典型的部分负压产生单元的电路原理图;

图11为本发明典型的地址侦测模块的电路原理图;

图12为本发明典型的防止SRAM存储单元的下拉电流降低的电路的仿真图;

图13为图12中防止SRAM存储单元的下拉电流降低的电路的仿真图所产生的波形图。

具体实施方式

下面结合附图和实施例对本发明进行进一步说明。

在一个较佳的实施例中,如图1所示,提出了一种防止SRAM存储单元的下拉电流降低的电路,SRAM的同一列的每个所述存储单元的下拉NMOS管的源端共同连接一条源线140,每条所述源线可以接地线,该电路可以包括:

地址侦测模块110,设置有地址接口,以用于接收目标存储单元的地址;所述地址侦测模块110根据所述地址生成地址匹配信号;所述地址侦测模110块还设置有地址匹配输出口,以用于将所述地址匹配信号输出;

负压产生模块120,与所述地址侦测模块110连接,以接收并根据所述地址匹配信号控制所述负压产生模块120产生负压信号;

负压分配模块130,分别与所述负压产生模块和所述源线连接,以接收所述负压信号并将所述负压信号分配至每条所述源线140上;

将所述负压信号分配至每条所述源线上的同时断开每条所述源线与所述地线的连接,从而增加所述源线140的下拉电流。

在一个较佳的实施例中,如图2所示,所述地址侦测模块210上还设置有地址触发端口,所述地址触发端口接收地址触发信号;

地址侦测模块210可以包括一第一逻辑电路211;

所述地址触发信号和所述地址经过第一逻辑电路211生成地址匹配信号。

在一个较佳的实施例中,如图3所示,所述负压产生模块320可以包括:

负压触发单元321,与所述地址侦测模块320的所述地址匹配输出口连接,以接收并根据所述地址匹配信号生成触发信号后,将所述触发信号从所述触发端口输出;负压产生单元322,与所述负压触发单元321的所述触发端口连接,以接收并根据所述触发端口的所述触发信号产生所述负压信号。

上述的实施例中,优选地,如图3所示,所述负压触发单元321还可以设置有读写状态口,以接收读写状态信号来配合所述地址匹配信号产生所述触发信号。

上述的实施例中,优选地,如图3所示,所述负压触发单元321还可以设置有复位端口,以接收预充电复位信号;

所述预充电复位信号、所述读写状态信号和所述地址匹配信号一起生成所述触发信号。

上述的实施例中,更为优选地,如图4所示,所述负压触发单元421包括一第二逻辑电路4211;

所述预充电复位信号、所述读写状态信号和所述地址匹配信号经过所述第二逻辑电路4211生成所述触发信号。

上述的实施例中,更为优选地,如图5所示,每个所述源线540通过一开关电路550与所述地线560连接;

所述触发端口的所述触发信号还输出至每个所述开关电路550中,以通过所述开关电路550将每个所述源线540与所述地线断开。

在一个较佳的实施例中,如图6所示,所述地址侦测模块610包括行地址侦测单元611和列地址侦测单元612;所述地址包括行地址和列地址;所述地址匹配输出口包括行地址匹配输出口和列地址匹配输出口;

所述行地址侦测单元611接收并根据所述行地址产生行地址匹配信号,然后通过所述行地址匹配输出口将所述行地址匹配信号输出至所述负压产生模块620;

所述列地址侦测单元612接收并根据所述列地址产生列地址匹配信号,然后通过所述列地址匹配输出口将所述列地址匹配信号输出至所述负压产生模块620;

所述负压生成模块620接收并根据所述行地址匹配信号和所述列地址匹配信号生成所述负压信号。

在一个较佳的实施例中,如图7所示,所述地址侦测模块710还设置有第一地址触发端口和第二地址触发端口,所述第一地址触发端口用于接收一第一地址触发信号,所述第二地址触发端口用于接收一第二地址触发信号;所述地址侦测模块于同时接收所述地址、所述第一地址触发信号和所述第二地址触发信号时生成所述地址匹配信号。

优选地,如图8所示的负压触发单元中,读写状态信号可以包括第一读写状态信号wean和第二读写状态信号webn;触发信号可以包括第一触发信号INA和第二触发信号INB;负压信号可以包括第一负压信号NVA和第二负压信号NVB;地址匹配信号可以包括行地址匹配信号xmatch和列地址匹配信号ymatch;信号xmatch、ymatch、wean、webn可以通过逻辑运算生成第一逻辑信号BSTA和第二逻辑信号BSTB;第一逻辑信号BSTA信号与第一预充电复位信号BLTA比较后生成第一触发信号INA;第二逻辑信号BSTB信号与第二预充电复位信号BLTB信号比较后生成第二触发信号INB;负压产生单元22产生输出的负压信号可以由MOS电容产生;图8中还存在多个运算单元,比如逻辑单元810、逻辑单元820和逻辑单元830等,以针对各个信号进行逻辑运算。

优选地,可以是如图9和图10所示电路组成了负压产生单元;图8中的MOS电容一端连接至由第一触发信号INA控制的晶体管上,晶体管于接收到第一触发信号INA时导通,在MOS电容与晶体管连接的一端产生第一负压信号NVA;第一触发信号INA可以不直接控制晶体管,而是通过一逻辑单元910控制晶体管的导通;图10中电路的情况与图9类似,在此不再赘述。

优选地,如图11所示的典型的地址侦测模块中,地址可以行地址或列地址,地址匹配输出口matchout可以是行地址匹配输出口和列地址匹配输出口;第一预充电复位信号BLTA和第二预充电复位信号BLTB的比较结果与第一地址触发信号GWLA和第一地址触发信号GWLB的比较结果进行比较,比较得到的MSK信号用于控制该地址侦测模块中的主MOS管的导通;VDD为电源电压,VSS为接地或电源负极;而MSK信号的反相信号则可以作为地址编码器MATCH3从MATCHK0~2端口输出的编码信号的比较参考信号;当二进制地址从AX0~2端口和BX0~2端口输入时,编码器MATCH3输出的编码信号与参考信号比较后生成信号MT0~2分别控制与主MOS管连接的支路MOS管,以跟踪第一地址触发信号GWLA和第二地址触发信号GWLB同时到达的情况。跟踪能够产生的三种情况分别是:双读同一个存储单元、双读同一行不同存储单元和一读一写向同行不同存储单元。这样可以有效遏制SRAM低电压运行造成的损害。

优选地,负压分配模块中,可以设置有两组晶体管,第一分配晶体管组和第二分配晶体管组,第一负压信号可以分配至第一分配晶体管组上的每个第一分配晶体管上,第二负压信号可以分配至第二分配晶体管组上的每个第二分配晶体管上,每个源线均与一个第一分配晶体管和一个第二分配晶体管连接以分别接收第一负压信号和第二负压信号;此时,第一负压信号或第二负压信号单独发送至源线的情况,以及第一负压信号和第二负压信号双负压信号同时发送至源线的情况,会在源线上产生两种或三种负压情况(如果第一分配晶体管和第二分配晶体管形成的负压效果相同则只产生两种负压情况)。

以下是典型防止SRAM存储单元的下拉电流降低的电路中各个信号的真值表。其中1可以表示为高电平,0可以表示为低电平;wean、webn的值为1时可以表示为读信号,为0时可以表示为写信号。真值表如下:

如图12所示的是本发明一实施例的仿真连接图,包括存储单元13、负压分配模块14、多路复用器15、负压产生模块16及地址侦测模块17。其仿真波形结果如图13所示,根据该波形图可以得到CLK1~7这七个时钟周期内的不同结果,其中双端口指的是第一地址触发端口和第二地址触发端口:

综上所述,本发明提出一种防止SRAM存储单元的下拉电流降低的电路,包括地址侦测模块、负压产生模块和负压分配模块,地址侦测模块设置有地址接口,以用于接收目标存储单元的地址;地址侦测模块根据地址生成地址匹配信号;地址侦测模块还设置有地址匹配输出口,以用于将地址匹配信号输出,负压产生模块与地址侦测模块连接,以接收并根据地址匹配信号控制负压产生模块产生负压信号,负压分配模块分别与负压产生模块和源线连接,以接收负压信号,并且在将负压信号分配至每个源线上的同时断开每个源线与地线的连接,从而增加源线的下拉电流。

通过说明和附图,给出了具体实施方式详细描述,对于本领域的技术人员而言,阅读上述说明后,各种变化和修正无疑将显而易见。因此,所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容,都应认为仍属本发明的意图和范围内。

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