数据存储装置及其操作方法与流程

相关申请的交叉引用

本申请要求于2015年12月24日向韩国知识产权局提交的申请号为10-2015-0186488的韩国申请的优先权，其全文通过引用并入本文。

各种实施例总体涉及一种数据存储技术，且更特别地，涉及一种能够有效地执行ecc解码操作的数据存储装置及其操作方法。

背景技术：

最近，计算机环境范例已变为可在任何地方任何时候使用的普适计算系统。因此，便携式电子装置诸如移动电话、数码相机和笔记本电脑的使用已快速增加。通常，这些便携式电子装置使用包括用于存储数据的存储器装置的数据存储装置。

因为使用存储器装置的数据存储装置没有活动部件，所以它们提供优良的稳定性、耐用性、高的信息存取速度和低功耗。具有这种优点的数据存储装置的示例包括通用串行总线(usb)存储器装置、具有各种接口的存储卡和固态驱动器(ssd)。

能够播放诸如音乐文件或视频文件的大型文件的便携式电子装置需要具有大存储容量的数据存储装置。数据存储装置使用针对存储单元具有高集成化程度的存储器装置作为存储介质以用于获得大存储容量。熟知的大容量存储器装置的示例是闪速存储器装置，其是非易失性存储器装置。

存储器装置通常包括用于校正从存储器装置读取的错误数据的错误校正码(ecc)。随着对较大容量的需求，较高集成化存储器装置继续增加对改进的ecc的需要，且相关的ecc解码方法也已经增加。

技术实现要素：

本发明的各个实施例涉及一种能够更有效地执行ecc解码操作的数据存储装置及其操作方法。

在实施例中，数据存储装置可包括：非易失性存储器装置；以及错误校正码(ecc)单元，其包括具有第一类型解码器的第一解码器组、具有第二类型解码器的第二解码器组以及控制第一解码器组和第二解码器组对从非易失性存储器装置读出的数据的解码操作的解码控制块，其中解码控制块产生与总功耗量中的最小值相对应的第一类型解码器的迭代计数和时钟作为第一解码控制信息，并且产生第二类型解码器的迭代计数和时钟作为第二解码控制信息，其中总功耗量通过将基于基准信息针对各自解码失败率计算的第一解码器组的功耗量和第二解码器组的功耗量求和获得，其中基准信息包括存储读出的数据的非易失性存储器装置的存储器区域的状态信息、第一类型解码器的特征信息和第二类型解码器的特征信息。

在实施例中，一种数据存储装置的操作方法，其包括：限定与第一迭代计数相对应的第一类型解码器的第一解码失败率、与第二迭代计数相对应的第一类型解码器的第二解码失败率以及第二类型解码器的性能最大的饱和状态的迭代计数；通过将保持基于目标吞吐量和第一解码失败率计算的第一类型解码器的第一吞吐量所消耗的第一功耗量和保持作为目标吞吐量和第一类型解码器的第一吞吐量之差的第二类型解码器的第一吞吐量所消耗的第二功耗量求和计算第一总功耗量；通过将保持基于目标吞吐量和第二解码失败率计算的第一类型解码器的第二吞吐量所消耗的第三功耗量和保持作为目标吞吐量和第一类型解码器的第二吞吐量之差的第二类型解码器的第二吞吐量所消耗的第四功耗量求和计算第二总功耗量；以及在确定第一总功耗量小于第二总功耗量的情况下，提供与第一总功耗量相对应的第一迭代计数作为用于控制第一类型解码器的第一解码控制信息，并提供饱和状态的迭代计数作为用于控制第二类型解码器的第二解码控制信息。

在实施例中，数据存储装置可包括：非易失性存储器装置；一个或多个第一类型解码器，每一个第一类型解码器适于对从非易失性存储器装置读出的数据执行解码操作；一个或多个第二类型解码器，每一个第二类型解码器适于对第一类型解码器中的一个或多个的解码操作失败的数据执行解码操作；以及解码控制块，其适于：分别基于第一类型解码器的解码性能信息(例如，解码失败率)的多个条目值获得第一类型解码器和第二类型解码器的总功耗量的多个条目值；选择总功耗量的多个条目值中的最小值；根据最小值产生第一解码控制信息和第二解码控制信息以便控制第一类型解码器和第二类型解码器；在第一类型解码器和第二类型解码器的解码操作中的每一个时更新解码性能信息；以及基于更新的解码性能信息重复总功耗量的获得、最小值的选择以及第一解码控制信息和第二解码控制信息的产生。

第一类型解码器和第二类型解码器中的每一个可迭代地执行解码操作，且解码性能信息的多个条目值可分别对应于第一类型解码器和第二类型解码器中的一个或多个的迭代计数信息的多个条目值。

解码性能信息的多个条目值可分别对应于第一类型解码器中的一个的迭代计数信息的多个条目值，第二解码器组的迭代计数信息可包括进入第二类型解码器中的一个的饱和状态的条目值并且可对应于第一类型解码器中的一个的迭代计数信息的多个条目值。

总功耗量可以是第一类型解码器和第二类型解码器的功耗的总和，解码控制块可基于解码性能信息的多个条目值获得第一类型解码器和第二类型解码器的功耗中的每一个。

解码控制块可进一步从第一类型解码器和第二类型解码器接收根据第一解码控制信息和第二解码控制信息执行的解码操作的结果。

解码控制块可基于第一类型解码器的解码操作的结果更新解码性能信息。

解码操作的结果可包括：指示解码操作是已经成功还是已经失败的解码通过/失败信息，指示解码操作被迭代的计数的迭代性能计数信息以及指示在解码数据中包括的错误的计数的错误计数信息。

解码控制块可基于解码性能信息的条目值中的至少一部分获得总功耗量的多个条目值。

第一解码控制信息可包括与最小值相对应的第一类型解码器中的一个的迭代计数信息的多个条目值中的一个，其中第二解码控制信息包括进入第二类型解码器中的一个的饱和状态的条目值。

在实施例中，包括非易失性存储器装置以及第一类型解码器和第二类型解码器的数据存储装置的操作方法可包括：分别基于第一类型解码器的解码性能信息(例如，解码失败率)的多个条目值获得第一类型解码器和第二类型解码器的总功耗量的多个条目值；选择总功耗量的多个条目值中的最小值；根据最小值产生第一解码控制信息和第二解码控制信息以便控制第一类型解码器和第二类型解码器；在第一类型解码器和第二类型解码器的解码操作中的每一个时更新解码性能信息；以及基于更新的解码性能信息重复总功耗量的获得、最小值的选择以及第一解码控制信息和第二解码控制信息的产生。

一个或多个第一类型解码器中的每一个可对从非易失性存储器装置读出的数据迭代地执行解码操作，一个或多个第二类型解码器中的每一个可对第一类型解码器中的一个或多个的解码操作失败的数据迭代地执行解码操作，解码性能信息的多个条目值可分别对应于第一类型解码器和第二类型解码器中的一个或多个的迭代计数信息的多个条目值。

解码性能信息的多个条目值可分别对应于第一类型解码器中的一个的迭代计数信息的多个条目值，第二解码器组的迭代计数信息可包括进入第二类型解码器中的一个的饱和状态的条目值并且可对应于第一类型解码器中的一个的迭代计数信息的多个条目值。

总功耗量可以是第一类型解码器和第二类型解码器的功耗的总和，总功耗量的获得可通过基于解码性能信息的多个条目值获得第一类型解码器和第二类型解码器的功耗中的每一个来执行。

方法可进一步包括从第一类型解码器和第二类型解码器接收根据第一解码控制信息和第二解码控制信息执行的解码操作的结果。

解码性能信息的更新可在第一类型解码器的解码操作的结果的基础上执行。

解码操作的结果可包括：指示解码操作是已经成功还是已经失败的解码通过/失败信息，指示解码操作被迭代的计数的迭代性能计数信息以及指示在解码数据中包括的错误的计数的错误计数信息。

总功耗量的多个条目值的获得可在解码性能信息的条目值的至少一部分的基础上执行。

第一解码控制信息包括与最小值相对应的第一类型解码器中的一个的迭代计数信息的多个条目值中的一个，第二解码控制信息包括进入第二类型解码器中的一个的饱和状态的条目值。

根据本发明的实施例，用于ecc解码操作的功耗可在不折中ecc解码操作的速度的情况下被优化。

附图说明

图1是说明根据本发明的实施例的包括错误校正单元的数据存储装置的框图。

图2-图4是说明图1中示出的错误校正码(ecc)单元的示例的框图。

图5是说明根据本发明的实施例的在特定状态下非易失性存储器装置的错误率的示例的曲线图。

图6是说明根据本发明的实施例的作为错误校正解码操作的迭代次数的函数的第一解码器组的第一类型解码器的解码失败率的曲线图。

图7是说明根据本发明的实施例的第一类型解码器和第二类型解码器的错误校正解码操作的饱和特性的曲线图。

图8是根据本发明的实施例的用于产生解码控制信息的查找表。

图9是说明根据本发明的实施例的作为针对非易失性存储器装置的两个特定状态的第一解码器的错误解码操作的迭代次数的函数的第一解码器和第二解码器两者的总功耗值的曲线图。

图10和图11是说明针对解码控制块产生第一解码控制信息和第二解码控制信息的过程的表。

图12是说明根据本发明的实施例的包括数据存储装置的数据处理系统的框图。

图13是说明根据本发明的实施例的包括固态驱动器(ssd)的数据处理系统的框图。

图14是说明图13的ssd控制器的示例配置的框图。

图15是说明根据本发明的实施例的包括数据存储装置的计算机系统的框图。

图16是说明根据本发明的实施例的可包括在数据存储装置中的非易失性存储器装置的示例的框图。

具体实施方式

在本发明中，在结合附图阅读下列示例性实施例后，优点、特征和相关方法将变得更显而易见。但是，本发明可以体现为不同的形式且不应被解释为限于本文所阐述的实施例。而是，提供这些实施例以足够详细地描述本发明以使本发明所属领域的技术人员实践本发明。

此处将理解的是，本发明的实施例不限于在附图中示出的细节，附图不一定按比例绘制，并且在一些情况下，为了更清楚地描绘本发明的一些特征，比例可能已经放大。虽然本文中使用具体术语，但是将理解的是，使用的术语仅用于描述特殊实施例的目的而并不旨在限制本发明的范围。

如本文使用的，术语“和/或”包括相关所列项目中的一个或多个的任何一个和所有组合。将理解的是，当元件被称为在另一元件“上”、“连接至”或“联接至”另一元件时，它可直接在其它元件上、直接连接或联接至其它元件或可存在中间元件。除非上下文另有明确说明，否则如本文使用的，单数形式也旨在包括复数形式。将进一步理解的是，当在本说明书中使用术语“包含”、“包含有”或“包括”和/或“包括有”时，它们指定至少一个陈述的特征、步骤、操作和/或元件的存在，但不排除一个或多个其它非陈述的特征、步骤、操作和/或其元件的存在或添加。

在下文中，下面将参照附图描述包括数据存储装置及其操作方法的本发明的各自实施例。

图1是说明根据本发明的实施例的数据存储装置100的框图。

数据存储装置100可存储待被主机装置(未示出)访问的数据。主机装置可以是移动电话、mp3播放器、膝上型电脑、台式电脑、游戏机、tv、车载娱乐系统等。数据存储装置100也可被称为存储器系统。

数据存储装置100可根据可与主机装置电联接的接口的协议被制造为各种存储装置中的任何一种。例如，数据存储装置100可被配置为诸如下列的各种存储装置中的任何一种：固态驱动器，mmc、emmc、rs-mmc和微型-mmc形式的多媒体卡，sd、迷你-sd及微型-sd形式的安全数码卡，通用串行总线(usb)存储装置，通用闪速存储(ufs)装置，个人计算机存储卡国际协会(pcmcia)卡型存储装置，外设组件互连(pci)卡型存储装置，快速pci(pci-e)卡型存储装置，标准闪存(cf)卡，智能媒体卡，存储棒等。

数据存储装置100可被制造为各种封装类型中的任何一种。例如，数据存储装置100可被制造为诸如下列的各种封装类型中的任何一种：封装叠加(pop)、系统级封装(sip)、系统级芯片(soc)、多芯片封装(mcp)、板载芯片(cob)、晶片级制造封装(wfp)、晶片级堆叠封装(wsp)等。

数据存储装置100可包括非易失性存储器装置300。非易失性存储器装置300可作为数据存储装置100的存储介质操作。非易失性存储器装置300可通过诸如下列的各种类型的非易失性存储器装置中的任何一种配置：nand闪速存储器装置、nor闪速存储器装置、使用铁电电容器的铁电随机存取存储器(fram)、使用隧道磁阻(tmr)层的磁随机存取存储器(mram)、使用硫族化物合金的相变随机存取存储器(pram)、使用过渡金属氧化物的电阻随机存取存储器(reram)等。

数据存储装置100可包括控制器200。控制器200可通过通道与非易失性存储器装置300联接。可使用任何合适的通道。例如，通道可包括用于控制器200、传输用于控制非易失性存储器装置300的控制信号(例如，芯片选择信号、命令、地址等)的信号线。并且，例如，通道可包括用于在控制器200和非易失性存储器装置300之间传输数据的信号线。

控制器200可包括控制单元210、随机存取存储器220、数据缓冲存储器230和错误校正码(ecc)单元240。

控制单元210可控制控制器200的一般操作。控制单元210可分析和处理从主机装置接收的信号、命令或请求。例如，控制单元210可解码和驱动装载在随机存取存储器220上的固件或软件。控制单元210可以硬件的形式来实现。控制单元210可以硬件和软件的组合形式来实现。

随机存取存储器220可存储待由控制单元210驱动的固件或软件。并且，随机存取存储器220可存储用于驱动固件或软件所必需的数据，例如，诸如地址映射信息的管理数据。例如，随机存取存储器220可作为控制单元210的工作存储器操作。

数据缓冲存储器230可临时存储待在主机装置和非易失性存储器装置300之间传输的数据。数据缓冲存储器230也可被称为数据缓存存储器。例如，数据缓冲存储器230可临时存储待从非易失性存储器装置300传输至主机装置的数据。例如，从非易失性存储器装置300读出的数据rdt可被错误校正码(ecc)单元240误差校正以成为解码数据ddt，然后，解码数据ddt可被临时存储在数据缓冲存储器230中。存储在数据缓冲存储器230中的解码数据ddt可被提供至主机装置。

错误校正码(ecc)单元240可校正从非易失性存储器装置300读出的数据rdt中包括的错误。为了校正在读出的数据rdt中包括的错误，ecc单元240可包括解码控制块241、第一解码器组245和第二解码器组247。第一解码器组245可包括多个第一类型解码器245a-245m。第二解码器组247可包括多个第二类型解码器247a-247n。

虽然未被示出，但是ecc单元240可包括用于编码从主机装置传输的数据的块。

解码控制块241可基于在数据存储装置100中包括的非易失性存储器装置300的特性、第一解码器组245和第二解码器组247的特性以及第一解码器组245和第二解码器组247的解码操作的结果管理查找表lut。

解码控制块241可根据查找表lut控制第一解码器组245和第二解码器组247的解码操作。例如，解码控制块241可根据查找表lut控制针对第一解码器组245和第二解码器组247中的每一个的功耗和单位时间的处理量(下文中被称为吞吐量)。解码操作可通过查找表lut的管理和根据查找表lut对第一解码器组245和第二解码器组247的功耗和吞吐量的控制被优化。

解码控制块241可控制从用于解码读出的数据rdt的第一解码器组245的多个第一类型解码器245a-245m选择的可用解码器。虽然未被示出，但是在读出的数据rdt通过一些通道并行传输的情况下，解码控制块241可控制一个或多个第一类型解码器解码读出的数据rdt，其中一个或多个第一类型解码器可用于解码操作或具有用于解码操作的较高优先权。

当第一解码器组245对读出的数据rdt的解码操作失败时，解码控制块241可控制第二解码器组247对读出的数据rdt执行解码操作。换言之，当第一解码器组245的一个或多个第一类型解码器245a-245m校正读出的数据rdt中的错误失败时，解码控制块241可控制第二解码器组247的一个或多个第二类型解码器247a-247n来校正读出的数据rdt中的错误。

第一解码器组245的第一类型解码器245a-245m和第二解码器组247的第二类型解码器247a-247n中的每一个可以是采用迭代错误校正方案的ecc解码器。例如，第一类型解码器245a-245m和第二类型解码器247a-247n中的每一个可对读出的数据rdt迭代地执行预定迭代次数的解码操作或迭代地执行解码操作直到解码操作成功。

第一类型解码器245a-245m和第二类型解码器247a-247n可具有不同的特性。例如，第二解码器组247的集成程度可小于第一解码器组245的集成程度。也就是说，每一个第二类型解码器的尺寸可大于每一个第一类型解码器的尺寸。

对于另一示例，第二解码器组247的错误校正能力可大于第一解码器组245的错误校正能力。换言之，每一个第二类型解码器可比每一个第一类型解码器校正更大数量的错误。

对于另一示例，第二解码器组247的功耗可大于第一解码器组245的功耗。即，每一个第二类型解码器每时钟消耗的功率可大于每一个第一类型解码器每时钟消耗的功率。在以下描述中，解码器的功耗将被描述为归一化值。例如，一个第一类型解码器每时钟消耗的功率将被归一为“1”，一个第二类型解码器每时钟消耗的功率将被归一为“4”，这意味着第二类型解码器的功耗是第一类型解码器的功耗的4倍。

图2-图4是说明在图1中示出的ecc单元240的示例的框图。

参照图2，信息(或信号)dci1、dci2、dri1和dri2以及数据rdt和ddt可通过总线bus在ecc单元240中的内部块241、245、247和249之间传输。

解码控制块241可分别为第一解码器组245和第二解码器组247提供解码控制信息dci1和dci2。控制信息dci1可用于控制第一解码器组245的第一类型解码器245a-245m。控制信息dci2可用于控制第二解码器组247的第二类型解码器247a-247n。

当解码读出的数据rdt时或当第一解码器组245校正读出的数据rdt中的错误失败时，第一解码器组245可将读出的数据rdt传输至ecc缓冲存储器249。当第一解码器组245成功地校正读出的数据rdt中的错误时，第一解码器组245可通过总线bus将解码的数据ddt传输至数据缓冲存储器230。第一解码器组245可将关于其解码操作的结果的解码结果信息dri1传输至解码控制块241。

第二解码器组247可对存储在ecc缓冲存储器249中的读出的数据rdt执行解码操作。当第二解码器组247成功地校正读出的数据rdt中的错误时，第二解码器组247可通过总线bus将解码的数据ddt传输至数据缓冲存储器230。第二解码器组247可将关于其解码操作的结果的解码结果信息dri2传输至解码控制块241。

现在参照图3，ecc单元240可被配置为使得信息(或信号)dci1、dci2、dri1和dri2通过为传输这种信息(或信号)而配置的信号线在内部块241、245和247之间传输。ecc单元240也可被配置为使得数据rdt和ddt通过为传输这种数据而配置的数据线在内部块245、247和249之间传输。

ecc缓冲存储器249可缓冲来自非易失性存储器装置300的读出的数据rdt。

解码控制块241可将解码控制信息dci1和dci2分别传输至第一解码器组245和第二解码器组247。

第一个解码器组245可对存储在ecc缓冲存储器249中的读出的数据rdt执行解码操作。当第一解码器组245成功地校正读出的数据rdt中的错误时，第一解码器组245可将解码的数据ddt传输至数据缓冲存储器230。第一解码器组245可将解码结果信息dri1传输至解码控制块241。

当第一解码器组245校正读出的数据rdt中的错误失败时，第二解码器组247可对存储在ecc缓冲存储器249中的读出的数据rdt的错误执行解码操作。当第二解码器组247成功地校正读出的数据rdt中的错误时，第二解码器组247可将解码的数据ddt传输至数据缓冲存储器230。第二解码器组247可将解码结果信息dri2传输至解码控制块241。

现在参照图4，ecc单元240可被配置为使得信息(或信号)dci1、dci2、dri1和dri2通过为传输这种信息(或信号)而配置的信号线在内部块241、245和247之间传输。ecc单元240也可被配置为使得数据rdt和ddt通过为传输这种数据而配置的数据线在内部块245、247和249之间传输。

解码控制块241可将解码控制信息dci1和dci2分别传输至第一解码器组245和第二解码器组247。

当解码读出的数据rdt时或当第一解码器组245校正读出的数据rdt中的错误失败时，第一解码器组245可将读出的数据rdt传输至ecc缓冲存储器249。当第一解码器组245成功地校正读出的数据rdt中的错误时，第一解码器组245可将解码的数据ddt传输至数据缓冲存储器230。第一解码器组245可将解码结果信息dri1传输至解码控制块241。

当第一解码器组245校正读出的数据rdt中的错误失败时，第二解码器组247可对存储在ecc缓冲存储器249中的读出的数据rdt的错误执行解码操作。当第二解码器组247成功地校正读出的数据rdt中的错误时，第二解码器组247可将解码的数据ddt传输至数据缓冲存储器230。第二解码器组247可将解码结果信息dri2传输至解码控制块241。

在以下的描述中，为简单起见，在图4中示出的ecc单元240的框图将被描述为表示在图2和图3中示出的ecc单元240的框图的框图。但是，ecc单元240的内部块的配置、操作和功能可相同。

现在参照图4，第一解码器组245可将第一解码结果信息dri1传输至解码控制块241。第一解码结果信息dri1可包括第一类型解码器245a-245m中的一个或多个的分别完成的解码操作的结果。例如，第一解码结果信息dri1可包括第一类型解码器245a-245m中的一个或多个的单独完成的解码操作的结果。

第二解码器组247可将第二解码结果信息dri2传输至解码控制块241。第二解码结果信息dri2可包括第二类型解码器247a-247n中的一个或多个的分别完成的解码操作的结果。例如，第二解码结果信息dri2可包括第二类型解码器247a-247n中的一个或多个的单独完成的解码操作的结果。

解码结果信息dri1或dri2可包括指示各自解码操作是已经成功还是已经失败的解码通过/失败信息。

解码结果信息dri1或dri2可包括表示已经对相同的读出的数据rdt执行各自解码操作的迭代次数的迭代性能计数信息itrcnt。

解码结果信息dri1或dri2可包括表示在解码的数据中包括的错误的数量的错误计数信息errcnt。

解码结果信息dri1或dri2可用于管理查找表lut。例如，解码结果信息dri1或dri2可用于更新在查找表lut中包括的解码失败率fr使得非易失性存储器装置300的当前状态可被反映至解码失败率fr。

解码控制块241可通过参照查找表lut产生第一解码控制信息dci1和第二解码控制信息dci2。例如，第一解码控制信息dci1可包括用于控制第一解码器组245的第一类型解码器245a-245m中的至少一个的信息。在实施例中，第一解码控制信息dci1可包括用于控制第一解码器组245的全部第一类型解码器245a-245m的信息。

第二解码控制信息dci2可包括用于控制第二解码器组247的第二类型解码器247a-247n中的至少一个的信息。在实施例中，第二解码控制信息dci2可包括用于控制第二解码器组247的全部第二类型解码器247a-247n的信息。

解码控制信息dci1或dci2可各自包括表示可对读出的数据rdt执行的各自解码操作的最大迭代次数的迭代计数信息itr。

解码控制信息dci1或dci2可包括用于解码操作的时钟信息clk1和clk2。时钟发生器243可通过参照解码控制信息dci1或dci2产生用于解码操作的时钟信号。

注意的是，非易失性存储器装置300的特性可在使用不同制造技术的不同制造商之间存在差异。并且，即使当非易失性存储器装置300使用相同的制造技术来制造时，非易失性存储器装置300的特性可根据单独非易失性存储器装置300的制造环境和使用情况而不同。

图5是说明在非易失性存储器装置的特定状态下非易失性存储器装置300的错误率的示例的曲线图。图5通过测试特定的非易失性存储器装置示例性地示出非易失性存储器装置300的错误率。

如图5中例示，非易失性存储器装置300的错误率可根据编程/擦除计数pe和编程后保持时间r变化。

参照图5，当在数据被编程在被编程/擦除100次的非易失性存储器装置中之后经过0年(记为“pe100/r0y”)时，50位的错误可以1％的概率被包括在编程的数据中。并且，当在数据被编程在被编程/擦除200次的非易失性存储器装置中之后经过1年(记为“pe200/r1y”)时，100位的错误可以1％的概率被包括在编程的数据中。

非易失性存储器装置的错误率可被获得或限定以用于查找表lut的初始产生。

图6是说明第一解码器组245的第一类型解码器245a-245m的解码失败率fr的示例的曲线图。图6通过解码包括100位错误的数据示例性地示出非易失性存储器装置300的解码失败率fr。

应当理解的是，ecc解码器(即，第一解码器组245的第一类型解码器245a-245m)可根据它们被如何设计而在包括解码失败率fr的它们的特性方面不同。此外，ecc解码器(即，第一解码器组245的第一类型解码器245a-245m)可根据执行的其解码操作的迭代次数而在解码失败率fr方面不同。

如图6中例示，随着解码操作被迭代，第一类型解码器245a-245m的解码失败率fr可减小。

参照图6，当对包括100-位错误的数据的解码操作的迭代次数从5次增大至10次时，解码失败率fr减小。可看出，当对包括100-位错误的数据的解码操作的迭代次数从5次增大至10次时，连续解码操作的解码失败率fr之间的差g1-g5逐渐减小。

第一解码器组245的第一类型解码器245a-245m的解码失败率fr可被获得或限定以用于查找表lut的初始产生。如上所述，解码失败率fr可基于解码结果信息dri1或dri2被更新使得非易失性存储器装置300的当前状态被反映至解码失败率fr。

图7是分别说明作为迭代次数的函数的第一类型解码器245a-245m和第二类型解码器247a-247n的解码操作的饱和特性的曲线图。

注意的是，根据其具体设计，ecc解码器(即，第一解码器组245的第一类型解码器245a-245m和第二解码器组247的第二类型解码器247a-247n)可在包括它们的解码饱和特性的它们的具体特性方面不同。当具有区别的迭代次数的ecc解码器的解码操作成功时，解码饱和特性可被证明处于解码饱和状态，而不管在读出的数据rdt中包括的错误位的数量。不受ecc解码器的功耗和操作时间的限制，具有区别的迭代次数的解码操作可成功，而不管错误位的数量。

在图7的示例中，当其解码操作被迭代15次时，第一解码器组245的第一类型解码器245a-245m中的每一个可进入它自己的解码饱和状态。此外，当其解码操作被迭代10次时，第二解码器组247的第二类型解码器247a-247n中的每一个可进入它自己的解码饱和状态。

如上所述，当第一解码器组245的第一类型解码器245a-245m的解码操作失败时，第二解码器组247的第二类型解码器247a-247n的解码操作可被执行。根据本公开的实施例，第二解码器组247是执行ecc解码操作的最后解码器组，因此，第二解码器组247优选需要可成功校正读出的数据rdt中的错误。因此，当第一解码器组245的迭代计数信息itr的值可通过解码控制块241动态变化时，第二解码器组247的迭代计数信息itr的值可被固定至用于达到第二类型解码器247a-247n的饱和状态所需的迭代计数(即，在图7中说明的示例中的10次)，用于确保第二解码器组247可成功校正读出的数据rdt中的错误。

用于达到第二解码器组247的第二类型解码器247a-247n的饱和状态所需的迭代计数可被获得或限定以用于查找表lut的初始产生。

图8是可被参照以产生解码控制信息dci1和dci2的查找表lut的示例。

图8示例性示出在如参照图5描述的具体状态下非易失性存储器装置300的错误率、如参照图6描述的第一解码器组245的解码失败率fr以及如参照图7描述的第二解码器组247的饱和特性的基础上产生的查找表lut。

如图8中所示，当在图6中示出的具有解码失败率fr的第一解码器组245在与图5中示出的错误率相对应的特定状态(即pe100/r0y和pe200/r1y)下对非易失性存储器装置300执行其解码操作时，查找表lut可包括根据第一类型解码器245a-245m的迭代计数信息itr1的解码失败率fr。

同样，如图8中例示，查找表lut可包括第二解码器组247的第二类型解码器247a-247n的迭代计数信息itr2，其反映如参照图7描述的第二解码器组247的饱和特性。如上所述，当第一解码器组245的迭代计数信息itr1的值可动态变化时，第二解码器组247的迭代计数信息itr2的值可被固定至用于达到第二类型解码器247a-247n的饱和状态所需的迭代计数(即，图7中说明的示例中的10次迭代)，用于确保第二解码器组247可成功校正读出的数据rdt中的错误。

查找表lut可根据在数据存储装置100中包括的非易失性存储器装置300和ecc单元240的特性初步确定。因为各种信息被图解，所以使用术语查找表lut。然而，包括各种信息即关于非易失性存储器装置的错误率、第一解码器组的解码失败率和第二解码器组的饱和特性的信息的查找表lut可被称为基准信息。

图9是针对第一解码器组245和第二解码器组247两者、用于说明基于解码控制信息(dci)控制第一解码器组245的第一类型解码器245a-245m和第二解码器组247的第二类型解码器247a-247n的错误解码操作的总功耗值tpwr(图10的表最后一栏中示出)的曲线图的示例。图9示例性地示出当第一解码器组245和第二解码器组247根据图8的查找表lut执行解码操作时第一解码器组245和第二解码器组247的归一化总功耗值tpwr。

如从图9中可看出，在第一解码器组245和第二解码器组247的归一化目标吞吐量tt被保持在“100”的条件下，由如参照图5描述的编程/擦除计数pe和编程后经过时间r表示的非易失性存储器装置300的特定状态以及第一解码器组245的迭代计数itr1可影响第一解码器组245和第二解码器组两者的总功耗值tpwr。

同样，如从图9中可看出，在第一解码器组245和第二解码器组247的归一化目标吞吐量tt被保持在“100”的条件下，总功耗值tpwr没有在迭代计数itr1的最低值或最高值处达到最小值。

参照图9，针对非易失性存储器装置的“pe100/r0y”特定状态，即当在数据被编程在被编程/擦除100次的非易失性存储器装置中之后经过0年时，当第一解码器组245迭代地执行其解码操作7次，即在第一迭代计数itr1为7时，归一化总功耗值tpwr获得最小值“48.75”。同样，当在数据被编程在被编程/擦除200次的非易失性存储器装置中之后经过1年(表示为“pe200/r1y”)时，当第一解码器组245迭代地执行其解码操作8次，即在第一迭代计数itr1为8时，归一化总功耗值tpwr达到最小值“58”。

根据本发明的实施例，解码控制块241可以第一解码器组245和第二解码器组247消耗最小(或最佳)功率同时目标吞吐量tt被保持至预定值这样的方式控制第一解码器组245和第二解码器组247的解码操作。解码控制块241可实时或动态地控制第一解码器组245和第二解码器组247的解码操作。

例如，解码控制块241可将第一解码控制信息dci1和第二解码控制信息dci2分别传输至第一解码器组245和第二解码器组247。

如上所述，解码控制信息dci1或dci2可包括表示可对读出的数据rdt执行各自解码操作的最大迭代次数的迭代计数信息itr并可分别包括用于第一解码器组245和第二解码器组247的解码操作的时钟信息clk1和clk2。第一解码器组245和第二解码器组247可根据在第一解码控制信息dci1和第二解码控制信息dci2中包括的迭代计数信息itr和时钟信号执行它们的解码操作。

图10和图11是协助解释用于解码控制块241产生第一解码控制信息dci1和第二解码控制信息dci2的过程的表的示例。

假设第一解码器组245和第二解码器组247的目标吞吐量tt被保持至归一化值“100”。

进一步假设第一解码器组245包括单个第一类型解码器(m＝1)。此外，假设单个第一类型解码器的单位处理量“i”被设定为“16”。

假设第二解码器组247包括单个第二类型解码器(n＝1)。此外，假设单个第二类型解码器的单位处理量“j”被设定为“8”。

假设单个第一类型解码器每时钟消耗的功率被设定为归一化值“1”(pn1＝1)。另外，假设单个第二类型解码器每时钟消耗的功率被设定为归一化值“4”(pn2＝4)。

上述假设可根据非易失性存储器装置300的具体特性和ecc单元240的设计而变化。

方法1：利用总功耗值信息的所有可能值产生解码控制信息(dci)。

参照图10，第一类型解码器的吞吐量th1、时钟信息clk1和功耗pwr1以及第二类型解码器的吞吐量th2、时钟信息clk2和功耗pwr2可在包括第一类型解码器的初始或更新的解码失败率fr以及第一和第二类型解码器的迭代计数信息itr1和itr2的初始或更新的查找表lut(如图5中例示)的基础上获得。如上所述，查找表lut可在与如参照图5描述的特定状态相对应的非易失性存储器装置300的错误率、如参照图6描述的第一解码器组245的解码失败率fr和如参照图7描述的第二解码器组247的饱和特性的基础上产生。

作为示例，图10示出在数据被编程在被编程/擦除100次的非易失性存储器装置中之后经过0年(表示为“pe100/r0y”)和在数据被编程在被编程/擦除200次的非易失性存储器装置中之后经过1年(表示为“pe200/r1y”)的情况。然而，将注意的是，在图10中例示的信息可针对非易失性存储器装置的每一种状态(即，每一种编程/擦除计数pe和每一个编程后经过时间r)获得。

解码控制块241可通过下列等式获得第一类型解码器的吞吐量th1、时钟信息clk1和功耗pwr1；第二类型解码器的吞吐量th2、时钟信息clk2和功耗pwr2；以及针对非易失性存储器装置的每一种状态的总功耗量tpwr。等式中的符号如上所述。

[等式1]th1＝tt*(1-fr)

[等式2]clk1＝tt*itr1/i

[等式3]pwr1＝(clk1*pn1)*m

[等式4]th2＝tt-th1

[等式5]clk2＝th2*itr2/j

[等式6]pwr2＝(clk2*pn2)*n

[等式7]tpwr＝pwr1+pwr2

等式4表示包括第一和第二类型解码器的ecc单元240可保持目标吞吐量tt。当第一类型解码器的吞吐量th1未达到目标吞吐量tt时，第二类型解码器的吞吐量th2可以是剩余的吞吐量(例如，“tt-th1”)。

如上所述，第一类型解码器的解码失败率fr可在解码结果信息dri1或dri2的基础上被更新，因此，解码控制块241还可根据第一类型解码器的更新的解码失败率fr通过上述等式更新第一类型解码器的吞吐量th1；第二类型解码器的吞吐量th2、时钟信息clk2和功耗pwr2；以及针对非易失性存储器装置的每一种状态的总功耗值tpwr。

例如，在当数据被编程在被编程/擦除100次的非易失性存储器装置中之后经过0年(表示为“pe100/r0y”)时解码从非易失性存储器装置读出的读出数据rdt的情况下，解码失败率fr为7％(对应于5个迭代计数)的第一类型解码器可根据等式1被确定为具有“93”的吞吐量th1、根据等式2被确定为具有“31.25”的时钟信息clk1并且根据等式3被确定为具有“31.25”的功耗pwr1。

同样地，第二类型解码器可根据等式4-6被确定为具有“7”的吞吐量th2、“8.75”的时钟信息clk2以及“35”的功耗pwr2。通过等式7，可获得“66.25”的总功耗量tpwr。如上所述，第二类型解码器的迭代计数信息itr2的条目值可被固定至用于达到第二类型解码器的饱和状态所需的迭代计数“10”，用于确保第二类型解码器可成功校正读出的数据rdt中的错误。

以这种方式，如图10中所例示的，解码控制块241可获得与针对非易失性存储器装置的每种状态的第一类型解码器的迭代计数信息itr1相对应的总功耗信息tpwr的所有可能各自值。

在与针对非易失性存储器装置的每种状态的第一类型解码器的迭代计数信息itr1相对应的总功耗信息tpwr的所有可能值中，解码控制块241可选择非易失性存储器装置的总功耗量tpwr的最小值。

解码控制块241可产生分别包括第一类型解码器和第二类型解码器的迭代计数信息tr1和itr2以及时钟信息clk1和clk2的解码控制信息dci1和dci2，其对应于具有最小值的选择的总功耗量tpwr。

例如，解码控制块241可将总功耗值tpwr“48.75”选为最小值。解码控制块241可产生包括与选择的总功耗值tpwr“48.75”相对应的第一类型解码器的迭代计数信息itr1“7”和时钟信息clk1“43.75”的解码控制信息dci1。解码控制块241可产生包括与选择的总功耗值tpwr“48.75”相对应的第二类型解码器的迭代计数信息itr2“10”和时钟信息clk2“1.25”的解码控制信息dci2。

对于另一示例，在当数据被编程在被编程/擦除200次的非易失性存储器装置中之后经过1年(表示为“pe200/r1y”)时解码从非易失性存储器装置读出的读出数据rdt的情况下，解码控制块241可将总功耗值tpwr“58”选为最小值。解码控制块241可产生包括与选择的总功耗值tpwr“58”相对应的第一类型解码器的迭代计数信息itr1“8”和时钟信息clk1“50”的解码控制信息dci1。解码控制块241可产生包括与选择的总功耗值tpwr“58”相对应的第二类型解码器的迭代计数信息itr2“10”和时钟信息clk2“2”的解码控制信息dci2。

[方法2：只用总功耗值信息的所有可能值的一部分产生解码控制信息(dci)]

参照图11，解码控制块241可在初始阶段通过所有可能的总功耗量tpwr的一部分暂时获得总功耗值tpwr的当前最小值并且在第一解码器和第二解码器的每个解码操作中在“一步一步(step-by-step)”的基础上通过所有可能的总功耗值tpwr的另一部分搜索总功耗值tpwr的实质最小值。因为解码控制信息dci1和dci2仅通过总功耗值tpwr的所有可能值的一部分产生，所以解码控制块241可不需要获得如参照图10描述的总功耗值tpwr的所有可能值以及相关信息。

类似地，如以上参照图10所述，解码控制块241可基于包括第一类型解码器的初始或更新的解码失败率fr以及第一类型解码器和第二类型解码器的迭代计数信息itr1和itr2的初始或更新的查找表lut(如图5中所例示)获得总功耗值tpwr的当前或实质最小值。

作为示例，图11示出当数据被编程在被编程/擦除100次的非易失性存储器装置中之后经过0年(表示为“pe100/r0y”)时的情况。假设解码失败率fr在第一解码器和第二解码器的每个解码操作中的更新后被保持为先前值。

在图11的第一步骤①中，解码控制块241可从第一类型解码器的迭代计数itr1的条目值随机选择初始条目值。迭代计数itr1的初始条目值在初始阶段被随机选择。

然后，当数据被编程在被编程/擦除100次的非易失性存储器装置中之后经过0年(表示为“pe100/r0y”)时，解码控制块241可通过等式1-7获得与第一迭代计数itr1的随机选择的初始条目值相对应的第一类型解码器的吞吐量th1、时钟信息clk1和功耗pwr1；第二类型解码器的吞吐量th2、时钟信息clk2和功耗pwr2；以及总功耗值tpwr。

例如，解码控制块241可随机选择第一类型解码器的迭代计数itr1的条目值“8”。条目值“8”也可被称为当前最小总功耗值的条目值。

然后，解码控制块241可通过等式1-7获得与当前最小总功耗值的条目值“8”相对应的第一类型解码器的吞吐量th1“99.5”、时钟信息clk1“31.25”和功耗pwr1“31.25”；第二类型解码器的吞吐量th2“0.5”、时钟信息clk2“0.625”和功耗pwr2“2.5”；以及总功耗值tpwr“52.5”。如上所述，第二类型解码器的迭代计数信息itr2的条目值可被固定至用于达到第二类型解码器的饱和状态所需的迭代计数“10”，用于确保第二类型解码器可成功校正读出的数据rdt中的错误。

然后，解码控制块241可产生解码控制信息dci1和dci2。例如，解码控制块241可产生包括与对应于当前最小总功耗值的条目值“8”的总功耗值tpwr“52.5”相对应的第一类型解码器的迭代计数信息itr1“8”和时钟信息clk1“31.25”的解码控制信息dci1。同样地，解码控制块241可产生包括与对应于当前最小总功耗值的条目值“8”的总功耗值tpwr“52.5”相对应的第二类型解码器的迭代计数信息itr2“10”和时钟信息clk2“0.625”的解码控制信息dci2。

在下一解码操作被执行的情况下，解码控制块241可控制第一类型解码器和第二类型解码器，用于确保总功耗被优化至最小值同时满足目标吞吐量tt。为了此目的，解码控制块241可执行用于搜索与当前最小总功耗值的条目值“8”以及大于和小于当前最小总功耗值的条目值“8”的相邻条目值相对应的总功耗量tpwr的最小值的操作。

在图11中第二步骤②中，解码控制块241可通过等式1-7获得与大于和小于当前最小总功耗值的条目值“8”的相邻条目值“7”和“9”相对应的第一类型解码器的吞吐量th1“99”和“99.6”、时钟信息clk1“43.75”和“50”以及功耗pwr1“43.75”和“50”；第二类型解码器的吞吐量th2“1”和“0.4”、时钟信息clk2“1.25”和“0.5”以及功耗pwr2“5”和“2”；以及总功耗值tpwr“48.75”和“58.25”。

从针对与当前最小总功耗值的条目值“8”和当前最小总功耗值的条目值“8”的相邻条目值“7”和“9”相对应的总功耗值的值“52.5”、“48.75”和“58.25”可知，解码控制块241可选择与条目值“7”相对应的较低值“48.75”。然后，条目值“7”可以是当前最小总功耗值的条目值。

解码控制块241可产生解码控制信息dci1和dci2，其分别包括对应于与当前最小总功耗值的新更新的条目值“7”相对应的总功耗值tpwr“48.75”的第一类型解码器和第二类型解码器的各自迭代计数信息itr1“7”和itr2“10”以及各自时钟信息clk1“43.75”和clk2“1.25”。

在下一解码操作被执行的情况下，解码控制块241可重复用于搜索与当前最小总功耗值的条目值“7”以及大于和小于当前最小总功耗值的条目值“7”的相邻条目值相对应的总功耗量tpwr中的最小值的操作。

在图11的第三步骤③中，解码控制块241可通过等式1-7获得与大于和小于当前最小总功耗值的条目值“7”的相邻条目值“6”和“8”相对应的第一类型解码器的吞吐量th1“97”和“99.5”、时钟信息clk1“37.5”和“31.25”以及功耗pwr1“37.5”和“31.25”；第二类型解码器的吞吐量th2“3”和“0.5”、时钟信息clk2“3.75”和“0.625”以及功耗pwr2“15”和“2.5”；以及总功耗值tpwr“52.5”和“52.5”。

在与当前最小总功耗值的条目值“7”和当前最小总功耗值的条目值“7”的相邻条目值“6”和“8”相对应的总功耗值tpwr的值“48.75”、“52.5”和“52.5”中，解码控制块241可选择与当前最小总功耗值的条目值“7”相对应的总功耗值tpwr的最小值“48.75”。条目值“7”可仍然是当前最小总功耗值的条目值。

解码控制块241可产生解码控制信息dci1和dci2，其分别包括对应于与当前最小总功耗值的条目值“7”相对应的总功耗值tpwr“48.75”的第一类型解码器和第二类型解码器的各自迭代计数信息itr1“7”和itr2“10”以及各自时钟信息clk1“43.75”和clk2“1.25”。

虽然在第一步骤①的初始阶段从第一类型解码器的迭代计数itr1的条目值中随机选择初始条目值，但是解码控制块241可通过如上面第二步骤②和第三步骤③描述的迭代搜索操作找到总功耗量tpwr的实质最小值。也就是说，当在第一解码器和第二解码器的解码操作期间针对总功耗量tpwr的当前最小值的搜索操作在“一步一步”的基础上被迭代执行时，总功耗量tpwr的值可收敛至实质最小值。

如上所述，解码控制块241可分别为第一解码器组245和第二解码器组247提供解码控制信息dci1和dci2，其对应于用于控制第一类型解码器245a-245m和第二类型解码器247a-247n的具有最小值的选择的总功耗值tpwr。

此外，第一解码器组245和第二解码器组247可为解码控制块241提供分别关于其解码操作的结果的解码结果信息dri1或dri2。解码结果信息dri1或dri2可用于更新在查找表lut中包括的解码失败率fr使得非易失性存储器装置300的当前状态被反映在解码失败率fr上。

然后，基于更新的lut以及因此更新的具有最小值的总功耗值tpwr，解码控制块241可分别为第一解码器组245和第二解码器组247提供解码控制信息dci1和dci2，其分别对应于可被更新的具有最小值的更新的总功耗值tpwr。

因此，通过更新查找表lut，第一解码器组245的第一类型解码器245a-245m和第二解码器组247的第二类型解码器247a-247n的性能可被优化。

图12是根据本发明的实施例的包括数据存储装置的数据处理系统的示例。参照图12，数据处理系统1000可包括主机装置1100和数据存储装置1200。

数据存储装置1200可包括控制器1210和非易失性存储器装置1220。数据存储装置1200可被联接至诸如例如移动电话、mp3播放器、膝上型计算机、台式计算机、游戏机、tv、车载信息娱乐系统等的主机装置1100。数据存储装置1200也被称为存储器系统。

控制器1210可包括主机接口单元1211、控制单元1212、存储器接口单元1213、随机存取存储器1214和错误校正码(ecc)单元1215。

响应于来自主机装置1100的请求，控制单元1212可控制控制器1210的一般操作。控制单元1212可驱动用于控制非易失性存储器装置1220的固件或软件。

随机存取存储器1214可用作控制单元1212的工作存储器。随机存取存储器1214可用作用于暂时存储从非易失性存储器装置1220读取的数据或主机装置1100提供的数据的缓冲存储器。

主机接口单元1211可接合主机装置1100和控制器1210。例如，主机接口单元1211可通过诸如下列的各种接口协议中的一个与主机装置1100通信：通用串行总线(usb)协议、通用闪速存储(ufs)协议、多媒体卡(mmc)协议、外围组件互连(pci)协议、快速pci(pci-e)协议、并行高级技术附件(pata)协议、串行高级技术附件(sata)协议、小型计算机系统接口(scsi)协议、串列scsi(sas)协议等。

存储器接口单元1213可接合控制器1210和非易失性存储器装置1220。存储器接口单元1213可将命令和地址提供至非易失性存储器装置1220。此外，存储器接口单元1213可与非易失性存储器装置1220交换数据。

错误校正码(ecc)单元1215可ecc编码待在非易失性存储器装置1220中存储的数据。并且，错误校正码(ecc)单元1215可解码从非易失性存储器装置1220中读出的数据。

虽然未示出，但是错误校正码(ecc)单元1215可包括第一解码器组和第二解码器组。如上所述的，错误校正码(ecc)单元1215可以实时或动态地控制第一解码器组和第二解码器组的操作使得最小功率(或最优功率)可被消耗同时满足目标吞吐量。

非易失性存储器装置1220可用作数据存储装置1200的存储介质。非易失性存储器装置1220可包括多个非易失性存储器芯片(或管芯)nvm_1-nvm_k。

控制器1210和非易失性存储器装置1220可被制造为各种数据存储装置中的任何一个。例如，控制器1210和非易失性存储器装置1220可被集成在一个半导体装置中并且可被制造为mmc、emmc、rs-mmc和微型-mmc形式的多媒体卡，sd、迷你-sd和微型-sd形式的安全数字卡、通用串行总线(usb)存储装置、通用闪速存储(ufs)装置、个人计算机存储卡国际协会(pcmcia)卡、标准闪存(cf)卡、智能媒体卡、记忆棒等中的任何一个。

图13是说明根据本发明的实施例的包括固态驱动器(ssd)的数据处理系统的框图。参照图13，数据处理系统2000可包括主机装置2100和固态驱动器(ssd)2200。

ssd2200可包括ssd控制器2210、缓冲存储器装置2220、非易失性存储器装置2231-223n、电源2240、信号连接器2250和电源连接器2260。

响应于来自主机装置2100的请求，ssd控制器2210可访问非易失性存储器装置2231至223n。

缓冲存储器装置2220可暂时存储待被存储在非易失性存储器装置2231-223n中的数据。此外，缓冲存储器装置2220可暂时存储从非易失性存储器装置2231-223n读取的数据。暂时被存储在缓冲存储器装置2220中的数据可在ssd控制器2210的控制下被传输至主机装置2100或非易失性存储器装置2231-223n。

非易失性存储器装置2231-223n可被用作ssd2200的存储介质。非易失性存储器装置2231-223n可分别通过多个通道ch1-chn与ssd控制器2210联接。一个或多个非易失性存储器装置可被联接至一个通道。联接至一个通道的非易失性存储器装置可被联接至相同信号总线和数据总线。

电源2240可将通过电源连接器2260输入的电力pwr提供至ssd2200的各个组件。电源2240可包括辅助电源2241。辅助电源2241可供应电力以便当发生突然断电时允许ssd2200正常停止。辅助电源2241可包括能够用电力pwr充电的大容量电容器。

ssd控制器2210可通过信号连接器2250与主机装置2100交换信号sgl。信号sgl可包括命令、地址、数据等。信号连接器2250可根据主机装置2100和ssd2200之间的接口方案由诸如下列的连接器配置：并行高级技术附件(pata)、串行高级技术附件(sata)、小型计算机系统接口(scsi)、串列scsi(sas)、外围组件互连(pci)、快速pci(pci-e)协议等。

图14是说明图13中示出的ssd控制器的示例的框图。参照图14，ssd控制器2210可包括存储器接口单元2211、主机接口单元2212、错误校正码(ecc)单元2213、控制单元2214和随机存取存储器2215。

存储器接口单元2211可将诸如命令和地址的控制信号提供至非易失性存储器装置2231-223n。此外，存储器接口单元2211可与非易失性存储器装置2231-223n交换数据。存储器接口单元2211可在控制单元2214的控制下将从缓冲存储器装置2220传输的数据分支至各自沟道ch1-chn。此外，存储器接口单元2211可在控制单元2214的控制下将从非易失性存储器装置2231-223n读取的数据传输至缓冲存储器装置2220。

主机接口单元2212可根据主机装置2100的协议为ssd2200提供接口。例如，主机接口单元2212可通过下列中的一个与主机装置2100通信：并行高级技术附件(pata)、串行高级技术附件(sata)、小型计算机系统接口(scsi)、串列scsi(sas)、外围组件互连(pci)和快速pci(pci-e)协议。另外，主机接口单元2212可执行支持主机装置2100将ssd2200识别为硬盘驱动器(hdd)的磁盘仿效功能。

控制单元2214可分析并处理从主机装置2100输入的信号sgl。控制单元2214可根据用于驱动ssd2200的固件或软件控制缓冲存储器装置2220的非易失性存储器装置2231-223n的操作。随机存取存储器2215可用作用于驱动固件或软件的工作存储器。

错误校正码(ecc)单元2213可在缓冲存储器装置2220中存储的数据中产生待被传输至非易失性存储器装置2231-223n的校验数据。产生的校验数据可与数据一起被存储在非易失性存储器装置2231-223n中。错误校正码(ecc)单元2213可检测从非易失性存储器装置2231-223n读出的数据的错误。当检测到的错误在可校正的范围内时，错误校正码(ecc)单元2213可校正检测到的错误。

尽管未示出，但是错误校正码(ecc)单元2213可包括第一解码器组和第二解码器组。如上所述，错误校正码(ecc)单元2213可实时或动态地控制第一解码器组和第二解码器组的操作使得最小功率(或最优功率)可被消耗同时满足目标吞吐量。

图15是示出根据本发明的实施例的在数据存储装置中包括的计算机系统的示例的框图。参照图15，计算机系统3000可包括被电联接至系统总线3700的网络适配器3100、中央处理单元3200、数据存储装置3300、ram3400、rom3500和用户接口3600。数据存储装置3300可由在图1中示出的数据存储装置100、图12中示出的数据存储装置1200或图13中示出的ssd2200构造。

网络适配器3100可提供计算机系统3000和外部网络之间的接口。中央处理单元3200执行用于驱动在ram3400处驻留的操作系统或应用程序的一般操作。

数据存储装置3300可存储在计算机系统3000中必需的一般数据。例如，用于驱动计算机系统3000的操作系统、应用程序、各种程序模块、程序数据和用户数据可被存储在数据存储装置3300中。

ram3400可用作计算机系统3000的工作存储器。一旦启动，用于驱动从数据存储装置3300读取的程序所需的操作系统、应用程序、各种程序模块和程序数据可被加载在ram3400上。在驱动操作系统之前激活的bios(基本输入/输出系统)可被存储在rom3500中。计算机系统3000和用户之间的信息交换可通过用户接口3600来实现。

图16是说明根据本发明的实施例的可包括在数据存储装置中的非易失性存储器装置的示例的框图。参照图16，非易失性存储器装置300可包括存储器单元阵列310、行解码器320、列解码器330、数据读取/写入块340、电压发生器350以及控制逻辑360。

存储器单元阵列310可包括在字线wl1-wlm和位线bl1-bln彼此相交的区域处布置的存储器单元mc。存储器单元可通过诸如作为擦除单元的存储块和作为编程和读取单元的页面的存取单元来分组。

行解码器320可通过字线wl1-wlm与存储器单元阵列310联接。行解码器320可根据控制逻辑360的控制操作。行解码器320可解码从外部装置(未示出)提供的地址。行解码器320可基于解码结果选择和驱动字线wl1-wlm。例如，行解码器320可将从电压发生器360提供的字线电压提供至字线wl1-wlm。

数据读取/写入块340可通过位线bl1-bln与存储器单元阵列310联接。数据读取/写入块340可包括与位线bl1-bln分别对应的读取/写入电路rw1-rwn。数据读取/写入块340可根据控制逻辑360的控制操作。数据读取/写入块340可根据操作模式作为写入驱动或感测放大器操作。例如，数据读取/写入块340可在写入操作中作为将从外部装置提供的数据存储在存储器单元阵列310中的写入驱动器操作。对于另一示例，数据读取/写入块340可在读取操作中作为从存储器单元阵列310读出数据的感测放大器操作。

列解码器330可根据控制逻辑360的控制操作。列解码器330可解码从外部装置提供的地址。列解码器330可基于解码结果将分别对应于位线bl1-bln的数据读取/写入块340的读取/写入电路rw1-rwn与数据输入/输出线(或数据输入/输出缓冲器)联接。

电压发生器350可产生将在非易失性存储器装置300的内部操作中使用的电压。由电压发生器350产生的电压可被施加至存储器单元阵列310的存储器单元。例如，在编程操作中产生的编程电压可被施加至待执行编程操作的存储器单元的字线。对于另一示例，在擦除操作中产生的擦除电压可被施加至待执行擦除操作的存储器单元的阱区域。对于另一示例，在读取操作中产生的读取电压可被施加至待执行读取操作的存储器单元的字线。

控制逻辑360可基于从外部装置提供的控制信号控制非易失性存储器装置300的一般操作。例如，控制逻辑360可控制非易失性存储器装置300的操作，诸如非易失性存储器装置300的读取操作、写入操作和擦除操作。

虽然上面已经描述了各个实施例，但是本领域技术人员将理解的是，描述的实施例仅是示例。因此，本发明不应限于描述的实施例。在不脱离如权利要求限定的本发明的精神和/或范围的情况下，在相关领域的技术人员可设想许多其它实施例和/或其变型。