时钟发生电路、接口电路和使用其的半导体系统的制作方法

相关申请的交叉引用

本申请要求2016年2月17日提交给韩国知识产权局的申请号为10-2016-0018497的韩国专利申请的优先权，其全部内容通过引用整体合并于此。

各个实施例总体而言可以涉及一种半导体器件，更具体而言可以涉及一种时钟发生电路、接口电路和使用其的半导体系统。

背景技术：

常规的半导体系统可以包括主设备和从设备。从设备可以由主设备来操作。主设备和从设备可以在发送和接收数据时执行数据通信。半导体系统可以使用时钟信号来发送和接收数据。当主设备和从设备发送数据时，主设备和从设备可以与时钟信号同步地发送数据。

一般而言，时钟信号可以从pll(锁相环)或dll(延迟锁相环)电路产生。半导体系统可以经由pll或dll电路产生具有与数据同步的相位的时钟信号。

技术实现要素：

在一个实施例中，可以提供一种时钟发生电路。时钟发生电路可以包括主dll(延迟锁相环)电路，主dll电路被配置成产生具有与时钟信号的一个周期相对应的脉冲宽度的相位脉冲信号，以及可以产生与相位脉冲信号相对应的延迟控制码。时钟发生电路可以包括码划分器，码划分器被配置成通过对延迟控制码进行划分来产生与预定时间相对应的分延迟控制码。时钟发生电路可以包括从dll电路，从dll电路被配置成通过根据分延迟控制码将选通信号延迟来产生延迟的选通信号。

在一个实施例中，可以提供一种接口电路。接口电路可以包括：时钟发生电路，被配置成产生具有与时钟信号的一个周期相对应的脉冲宽度的相位脉冲信号，且可以通过基于相位脉冲信号将选通信号延迟预定时间来产生延迟的选通信号。接口电路可以包括锁存器，锁存器被配置成同步于延迟的选通信号来锁存数据。接口电路可以包括数据串行化器/并行化器(serdes)，数据串行化器/并行化器(serdes)被配置成对锁存器的输出进行分类并输出。

在一个实施例中，可以提供一种半导体系统。半导体系统可以包括主设备和从设备。半导体系统可以包括接口电路，接口电路被配置成接收从从设备输出的选通信号和数据，以及将选通信号和数据提供给主设备。接口电路可以基于复位信号来产生具有与时钟信号的一个周期相对应的脉冲宽度的相位脉冲信号，以及可以基于相位脉冲信号来设置与时钟信号的1/4个周期相对应的延迟量。

附图说明

图1是说明根据一个实施例的时钟发生电路的配置的例子的代表的图。

图2是说明图1的主dll电路的配置的例子的代表的图。

图3是说明图2的快检测器的配置和操作的例子的代表的图。

图4是说明根据一个实施例的半导体系统的配置的例子的代表的图。

图5是示意性地说明图4的时钟发生电路、输入/输出电路和数据serdes的配置的例子的代表的图。

图6是说明根据一个实施例的半导体系统的操作的例子的代表的图。

图7示出根据一个实施例的数据处理系统的例子的代表。以及

图8是说明根据一个实施例的存储系统的配置的例子的代表的图。

具体实施方式

在下文中，下面将参照附图经由实施例的例子来描述根据本公开的时钟发生电路、接口电路和使用其的半导体系统。

图1是说明根据一个实施例的时钟发生电路100的配置的例子的代表的图。参见图1，时钟发生电路100可以接收时钟信号clk和选通信号rdqs。时钟发生电路100可以从时钟信号clk产生具有与时钟信号clk的一个周期相对应的脉冲宽度的脉冲信号，以及基于该脉冲信号来设置与预定时间相对应的延迟量。该预定时间可以对应于时钟信号clk的1/4周期。时钟发生电路100可以包括用于产生多个时钟信号的一个或更多个dll电路。在包括时钟发生电路100的半导体系统中，时钟发生电路100可以响应于复位信号rst，基于时钟信号clk来设置与预定时间相对应的延迟量。时钟发生电路100可以通过将选通信号rdqs延迟预定时间，来产生延迟的选通信号rdqsd。

参见图1，时钟发生电路100可以包括主dll电路110、码划分器120以及从dll电路130。主dll电路110可以接收时钟信号clk，以及从时钟信号clk产生与时钟信号clk的一个周期相对应的脉冲信号。主dll电路110可以产生与该脉冲信号相对应的延迟控制码dlc<0:n>。主dll电路110可以响应于复位信号rst来产生脉冲信号和延迟控制码dlc<0:n>。主dll电路110可以接收时钟信号clk并产生延迟的时钟信号clkd。主dll电路110可以比较延迟的时钟信号clkd与时钟信号clk，以及改变延迟的时钟信号clkd的延迟量。当复位信号rst被使能时，主dll电路110可以不比较延迟的时钟信号clkd与时钟信号clk，而是从时钟信号clk产生脉冲信号和延迟控制码dlc<0:n>。稍后将描述该脉冲信号。

码划分器120可以接收延迟控制码dlc<0:n>，且可以产生分延迟控制码qdlc<0:n>。码划分器120可以产生与预定时间相对应的分延迟控制码qdlc<0:n>。该预定时间可以对应于时钟信号clk的1/4周期或90度相位。码划分器120可以产生具有与延迟控制码dlc<0:n>的值的1/4相对应的值的分延迟控制码qdlc<0:n>。延迟控制码dlc<0:n>可以包括例如温度计码。在一个实施例中，码划分器120可以划分温度计码型的延迟控制码dlc<0:n>。在一个实施例中，码划分器120可以将温度计码型的延迟控制码dlc<0:n>转换成二进制码，且可以通过对二进制码进行划分来产生分延迟控制码qdlc<0:n>。

从dll电路130可以接收选通信号rdqs并且产生延迟的选通信号rdqsd。从dll电路130可以通过根据分延迟控制码qdlc<0:n>将选通信号rdqs延迟，来产生延迟的选通信号rdqsd。从dll电路130可以通过将选通信号rdqs延迟与时钟信号clk的1/4周期或90度相位相对应的时间，来产生延迟的选通信号rdqsd。

当复位信号rst被使能时，主dll电路110可以不比较时钟信号clk与延迟的时钟信号clkd，而是从时钟信号clk产生脉冲信号和延迟控制码dlc<0:n>。主dll电路110和码划分器120可以基于该脉冲信号和延迟控制码dlc<0:n>产生分延迟控制码qdlc<0:n>，且从dll电路130可以根据分延迟控制码qdlc<0:n>来设置与预定时间相对应的延迟量。因此，从dll电路130可以通过将选通信号rdqs延迟该预定时间来产生延迟的选通信号rdqsd。

图2是说明图1的主dll电路110的配置的例子的代表的图。参见图2，主dll电路110可以包括快检测器210。快检测器210可以接收时钟信号clk和复位信号rst，并且产生相位脉冲信号perr。相位脉冲信号perr可以对应于参照图1描述的脉冲信号。快检测器210可以基于时钟信号clk产生相位脉冲信号perr。当复位信号rst被使能时，快检测器210可以在不需要单独的相位比较操作的情况下从时钟信号clk产生具有与时钟信号clk的一个周期相对应的脉冲宽度的相位脉冲信号perr。

参见图2，主dll电路110还可以包括延迟线220、反馈检测器230、延迟线控制器240以及移位寄存器250。延迟线220可以通过将时钟信号clk延迟来产生延迟的时钟信号clkd。

反馈检测器230可以接收时钟信号clk和延迟的时钟信号clkd。反馈检测器230可以接收从延迟线220输出的延迟的时钟信号clkd，并且比较延迟的时钟信号clkd与时钟信号clk。反馈检测器230可以通过将时钟信号clk的相位与延迟的时钟信号clkd的相位进行比较来产生相位检测信号up/dn。例如，当时钟信号clk的相位领先于延迟的时钟信号clkd的相位时，反馈检测器230可以产生相位检测信号的上信号up，而当时钟信号clk的相位滞后于延迟的时钟信号clkd的相位时，反馈检测器230可以产生相位检测信号的下信号dn。

延迟线控制器240可以接收相位脉冲信号perr和相位检测信号up/dn，并且产生延迟线控制信号inc/dec。延迟线控制器240可以响应于相位检测信号up/dn来增加或减小移位寄存器250的码值。例如，当从反馈检测器230产生上信号up时，延迟线控制器240可以产生增信号inc来增加移位寄存器250的码值。例如，当从反馈检测器230产生下信号dn时，延迟线控制器240可以产生减信号dec来减小移位寄存器250的码值。当从快检测器210接收到相位脉冲信号perr时，延迟线控制器240可以在相位脉冲信号perr被使能时产生延迟线控制信号inc/dec。例如，延迟线控制器240可以在相位脉冲信号perr被使能时持续地产生增信号inc。因此，移位寄存器250的码值可以增加。

移位寄存器250的码值可以响应于延迟线控制信号inc/dec来调节，且经调节的码值可以被产生作为延迟控制码dlc<0:n>。移位寄存器250可以根据延迟控制码dlc<0:n>来设置延迟线220的延迟量。当相位脉冲信号perr被使能时，移位寄存器250可以响应于延迟线控制信号inc/dec来将延迟控制码dlc<0:n>的值增加到与相位脉冲信号perr的脉冲宽度相对应的值。移位寄存器250可以根据基于相位检测信号up/dn而产生的延迟线控制信号inc/dec来增加或减小延迟控制码dlc<0:n>的值。移位寄存器250可以根据延迟控制码dlc<0:n>来增加或减小延迟线220的延迟量。可以经由第2012-0139627号韩国专利公开文本中所公开的方法来设置移位寄存器250的延迟控制码dlc<0:n>的值和延迟线220的延迟量，但是本公开不限于此。安装在常规的dll电路中的任何移位寄存器和延迟线可以应用于本公开。

主dll电路110可以通过将时钟信号clk延迟与时钟信号clk的一个周期或360度相位相对应的时间来产生延迟的时钟信号clkd。主dll电路110可以比较时钟信号clk与延迟的时钟信号clkd，以及设置延迟线220的延迟量。当复位信号rst被使能时，主dll电路110可以经由快检测器210产生相位脉冲信号perr，并且在无反馈和比较操作的情况下快速设置延迟线220的延迟量。因此，主dll电路110的锁定操作可以被快检测器210快速地结束或迅速地结束。

图3是说明图2的快检测器210的配置和操作的例子的代表的图。参见图3，快检测器210可以包括第一触发器310、第二触发器320以及逻辑门(例如但不限于，与门330)。第一触发器310和第二触发器320可以包括例如d触发器。第一触发器310可以响应于复位信号rst来复位，以及同步于时钟信号clk来输出电源电压vdd。第二触发器320可以响应于复位信号rst来复位，以及同步于时钟信号clk来输出第一触发器310的输出a。与门330可以通过对第一触发器的输出a和第二触发器的输出b执行与运算来产生相位脉冲信号perr。

当复位信号rst被使能到低电平时，第一触发器310和第二触发器320可以被复位。在复位信号rst被使能之后的时钟信号clk的第一上升沿处，第一触发器310可以输出电源电压vdd，且第一触发器的输出a可以转变为高电平。第二触发器320可以在时钟信号clk的下一上升沿处输出第一触发器的输出a，且第二触发器的输出b可以转变为高电平。第一触发器的输出a与第二触发器的输出b之间的相位差可以对应于时钟信号clk的一个周期。与门330可以对第一触发器的输出a和第二触发器的输出b执行与运算，并且可以产生具有与时钟信号clk的一个周期相对应的脉冲宽度的相位脉冲信号perr。

图4是说明根据一个实施例的半导体系统1的配置的例子的代表的图。参见图4，半导体系统1可以包括主设备410、从设备420和接口电路430。主设备410可以执行与从设备420的数据通信。为了发送和接收数据，主设备410可以控制从设备420的操作。接口电路430可以转送主设备410与从设备420之间的数据通信。接口电路430可以将从主设备410发送的信号提供给从设备420，以及将从从设备420发送的信号提供给主设备410。参见图4，接口电路430可以从从设备420接收数据和选通信号，以及将接收的数据和选通信号提供给主设备410。

主设备410可以包括，例如但不限于处理器，且处理器可以包括cpu(中央处理单元)、gpu(图像处理单元)、mmp(多媒体处理器)以及数字信号处理器。可以采用片上系统的形式来组合和实施具有各种功能的处理器芯片(诸如应用处理器(ap))。

从设备420可以包括能执行各种功能的模块，诸如系统存储器、电力控制器、通信模块、多媒体模块以及输入/输出模块。例如，从设备420可以包括存储器件。存储器件可以包括,例如但不限于，诸如sram(静态ram)、dram(动态ram)或sdram(同步dram)的易失性存储器件。另外，存储器件可以包括非易失性存储器中的一种或更多种，诸如rom(只读存储器)、prom(可编程rom)、eeprom(电擦除可编程rom)、eprom(电可编程rom)、闪存、pram(相变ram)、mram(磁ram)、rram(电阻式ram)以及fram(铁电ram)。

接口电路430可以包括，例如但不限于，数据串行化器/并行化器(serdes)431、命令地址(c/a)控制电路432、接口控制器433、时钟发生电路434以及输入/输出电路435。数据serdes531可以对接收的数据进行分类。数据serdes531可以将串行数据转换为并行数据或者将并行数据转换为串行数据。例如，主设备410与接口电路430可以执行串行数据通信，而接口电路430与从设备420可以执行并行数据通信。数据serdes431可以将从主设备410发送来的数据转换为并行数据，以及将从从设备420发送来的并行数据转换为串行数据。

c/a控制电路432可以基于从主设备410发送来的请求来产生用于访问从设备420的命令信号和地址信号。接口控制器433可以控制接口电路430的总体操作。时钟发生电路434可以从系统时钟信号产生延迟的时钟信号。时钟发生电路434可以通过将选通信号延迟来产生延迟的选通信号。可以采用图1的时钟发生电路100作为时钟发生电路434。

输入/输出电路435可以包括多个焊盘，以及将数据serdes431的输出、c/a控制电路432的输出以及时钟发生电路434的输出发送到从设备420或者从从设备420接收信号。输入/输出电路435可以从从设备420接收数据和选通信号。输入/输出电路435可以基于选通信号锁存从从设备420发送来的数据，并且将锁存的数据提供给数据serdes431。输入/输出电路435可以同步于通过将选通信号延迟系统时钟信号的1/4周期或90度相位而获得的延迟的选通信号来锁存数据。

图5是示意性地说明图4中的时钟发生电路434、输入/输出电路435和数据serdes431的配置的例子的代表的图。时钟发生电路434可以接收系统时钟信号sclk，以及从从设备420接收选通信号rdqsd。选通信号rdqs可以经由缓冲器511来缓冲。从设备420可以在读取操作期间将数据和选通信号提供给主设备。因此，选通信号rdqs可以对应于例如，读取选通信号。时钟发生电路434可以接收选通信号rdqs，以及通过将选通信号rdqs延迟与系统时钟信号sclk的1/4周期或90度相位相对应的时间来产生延迟的选通信号。参见图5，时钟发生电路434可以产生第一延迟的选通信号rdqsd1和第二延迟的选通信号rdqsd2。第二延迟的选通信号rdqsd2可以对应于第一延迟的选通信号rdqsd1的差分信号。第一延迟的选通信号rdqsd1和第二延迟的选通信号rdqsd2可以用于半导体系统1的ddr(双数据速率)操作。时钟发生电路434可以从系统时钟信号sclk产生多个多相位时钟信号mclk<0:m>。

输入/输出电路435可以包括多个锁存器520。多个锁存器520可以从从设备420接收数据rdq。数据rdq可以经由缓冲器512来缓冲。数据rdq可以包括例如，读取数据。多个锁存器520可以同步于第一延迟的选通信号rdqsd1和第二延迟的选通信号rdqsd2来锁存数据rdq。数据serdes431可以接收多个锁存器520的输出，并且同步于多相位时钟信号mclk<0:m>来将由锁存器520锁存的数据转换为串行数据data。

图6是说明根据一个实施例的半导体系统1的操作的例子的代表的图。参见图1至图6，根据本实施例的半导体系统1的操作将描述如下。当从设备420根据主设备410的控制来执行读取操作时，接口电路430可以从从设备420接收数据rdq和选通信号rdqs。选通信号rdqs可以与数据rdq同步地传送。即，选通信号rdqs可以与数据rdq边沿对齐。时钟发生电路100或434可以接收选通信号rdqs，以及产生具有与系统时钟信号sclk的一个周期相对应的脉冲宽度的相位脉冲信号perr，或者通过基于相位脉冲信号perr将选通信号rdsq延迟与系统时钟信号sclk的1/4周期或90度相位相对应的时间来产生延迟的选通信号rdqsd。由于数据rdq的持续时间或有效窗口可以对应于系统时钟信号sclk的1/2周期或180度相位，且延迟的选通信号rdqsd是从选通信号rdqs延迟了90度的信号，因此选通信号rdqsd的上升沿和下降沿可以与数据rdq中心对齐。多个锁存器520可以同步于延迟的选通信号rdqsd来锁存数据rdq。此时，由于延迟的选通信号rdqsd(即rdqsd1)是与数据rdq中心对齐的，因此多个锁存器520可以正确地锁存数据rdq的电平。

图7示出根据一个实施例的数据处理系统7的例子的代表。在一个实施例中，在不脱离本公开的范围的情况下可以使用数据处理系统7的配置。参见图7，数据处理系统7可以包括主机710和数据储存设备720。主机710可以包括诸如但不限于移动电话、mp3播放器或膝上型电脑的便携式电子设备或者诸如但不限于台式电脑、游戏机、电视或投影仪的电子设备。

数据储存设备720可以响应于来自主机710的请求而操作，并且储存由主机710访问的数据。数据储存设备720可以用作主机710的主存储系统或二级存储系统。数据储存设备720可以根据电耦接到主机710的主机接口的协议而实施为各种类型的储存设备中的任何一种。数据储存设备720可以实现为以下设备的任何一种：例如但不限于，ssd(固态驱动器)、mmc(多媒体卡)、emmc(嵌入式mmc)、rs-mmc(尺寸减小的mmc)、微型mmc、sd(数字安全)卡、迷你sd卡、微型sd卡、usb(通用串行总线)储存设备、ufs(通用闪存)设备、cf(紧凑型闪存)卡、sm(智能多媒体)卡和记忆棒。

数据储存设备720可以实现为诸如但不限于，dram(动态随机存取存储器)和sram(静态ram)的易失性存储器，或者实现为诸如rom(只读存储器)、mrom(掩模rom)、prom(可编程rom)、eprom(可擦除可编程rom)、eeprom(电可擦除可编程rom)、铁电ram(fram)、pram(相变ram)、mram(磁ram)以及rram(电阻式ram)的非易失性存储器件。

数据储存设备720可以包括用于储存由主机710访问的数据的存储器件750和用于控制存储器件750中的数据的储存的控制器730。控制器730和存储器件750可以集成到一个半导体器件中。例如，控制器730和存储器件750可以集成在一个半导体器件中而构成ssd(固态驱动器)。

控制器730和存储器件750可以集成在一个半导体器件中而构成存储卡。控制器730和存储器件750可以集成在一个半导体器件中而构成诸如但不限于，pcmcia(个人计算机存储卡国际协会)卡、cf卡、sm卡、记忆棒、mmc、rs-mmc、微型mmc、sd卡、迷你sd卡、微型sd卡、sdhc或usf设备的存储卡。

在一个实施例中，数据储存设备720可以构成例如但不限于，计算机、umpc(超移动pc)、工作站、上网本、个人数字助理(pda)、便携式计算机、网络平板、平板电脑、移动电话、便携式电话、智能电话、电子书、个人多媒体播放器(pmp)、便携式游戏机、导航仪、黑匣子、数字照相机、数字多媒体广播(dmb)播放器、3d(三维)电视、智能电视、数字录音机、数字音频播放器、数字图片记录器、数字图片播放器、数字录像机、数字视频播放器、形成数据中心的储存设备、能在无线环境下收发信息的设备、形成家庭网络的各种电子设备中的一种、形成计算机网络的各种电子设备中的一种、形成远程信息处理网络的各种电子设备中的一种、rfid(射频识别)设备、或者形成计算系统的各种部件中的一种。

当电源切断时，数据储存设备720的存储器件750可以保留其中储存的数据。具体地，存储器件750可以在写入期间储存从主机710提供的数据，以及在读取操作期间将其中储存的数据提供给主机710。存储器件750可以包括多个存储块751至753。存储块751至753中的每个可以包括多个页。每个页可以包括与多个字线wl电耦接的多个存储单元。存储器件750可以包括非易失性存储器件，例如，闪存。闪存可以具有例如但不限于，3d层叠结构。

数据储存设备720的控制器730可以响应于来自主机710的请求，来控制存储器件750。控制器730可以将从存储器件750读取的数据提供给主机710，以及将从主机710提供的数据储存在存储器件750中。针对此操作，控制器730可以控制存储器件750的总体操作，诸如读取操作、写入操作、编程操作和擦除操作。

例如，控制器730可以包括主机接口(i/f)731、处理器732、存储器接口733以及存储器734。主机接口731可以处理从主机710提供的命令和数据，并且经由各种接口协议中的一种或更多种来与主机710通信，所述各种接口协议诸如但不限于usb、mmc、pci-e(外围部件互联-快速)、sas(串行连接scsi)、sata(串行连接技术附件)、pata(并行高级技术附件)、scsi(小型计算机系统接口)、esdi(增强型小盘接口)以及ide(集成电子驱动器)。

处理器732可以响应于来自主机710的写入请求或读取请求，来控制针对存储器件750的写入或读取操作以及数据储存设备720的总体操作。处理器732可以驱动诸如但不限于ftl(闪存转换层)的固件，以便控制数据储存设备720的总体操作。处理器732可以实现为微处理器或cpu。处理器732可以包括用于检测在读取操作期间从存储器件750读取的数据中的错误的ecc单元，或者执行ecc功能。处理器732可以包括能管理给控制器730中所包括的部件的电力供应的电力管理单元，或者执行电力管理功能。

存储器接口733可以用作控制器730与存储器件750之间的接口，使得控制器730能响应于来自主机710的请求来控制存储器件750。存储器接口733可以产生针对存储器件750的控制信号，并且在处理器732的控制下处理数据。存储器件750可以包括诸如nand闪存的闪存，且存储器接口733可以产生针对nand闪存的控制信号或者在处理器732的控制下处理数据。存储器接口733可以包括图1和图4示出的时钟发生电路100或434以及输入/输出电路435，以便执行控制器730与存储器件750之间的数据通信。

存储器734可以用作控制器730和数据储存设备720的工作存储器，并且储存用于驱动控制器730和数据储存设备720的数据。当控制器730控制存储器件750的操作时，存储器734可以储存由存储器件750和控制器730所使用的数据，以便执行读取操作、写入操作、编程操作或擦除操作。

存储器734可以用易失性存储器来实现。存储器734可以用sram或dram来实现。存储器734可以储存在读取或写入操作期间由主机710和存储器件750使用的数据。为了储存数据，存储器734可以包括程序存储器、数据存储器、写入缓冲器、读取缓冲器和映射缓冲器。

图8是说明根据一个实施例的存储系统8的配置的例子的代表的图。存储系统8可以包括存储器控制器810和存储模块820。存储模块820可以包括nvdimm(非易失性双列直插存储模块)。存储模块820可以包括易失性存储器和非易失性存储器两者。易失性存储器可以包括dram和sram。非易失性存储器可以包括rom、mrom、prom、eprom、eeprom、fram、pram、mram和rram。具体地，非易失性存储器可以包括闪存，且闪存可以具有3d层叠结构。存储模块820可以既包括易失性存储器的具有高的数据储存和输出速度的优点又包括非易失性存储器的即使在电源突然切断时仍不丢失数据的优点。存储模块820可以在存储系统8的电力供应未平滑执行时，执行将储存在易失性存储器中的数据备份到非易失性存储器的操作。

参见图8，存储模块820可以包括模块控制器830、易失性存储器841、842和843、非易失性存储器控制器850、非易失性存储器861至863以及电力管理单元870。当存储系统8的电力供应正常地执行时，模块控制器830可以从存储器控制器810接收诸如命令信号、地址信号、时钟信号或数据的控制信号，并且将控制信号提供给易失性存储器841至843。模块控制器830可以缓冲从易失性存储器841至843输出的数据，并且将缓冲的数据传送到存储器控制器810。存储器控制器810可以包括用于将数据传送给模块控制器830以及从模块控制器830接收数据的接口电路，且该接口电路可以包括图1和图4示出的时钟发生电路100或434以及输入/输出电路435。模块控制器830可以包括用于将数据传送给存储器控制器810以及从存储器控制器810接收数据的接口电路，且该接口电路可以包括图1和图4所示的时钟发生电路100或434以及输入/输出电路435。

当在存储系统8的电力供应中发生异常，例如，当电力供应减弱或切断时，电力管理单元870可以检测电力供应的异常，并且提供应急电力给存储模块820的部件。电力管理单元870可以包括用于供应应急电力的具有大容量的电容器，例如，超级电容器(suppercap)。

当电力管理单元870检测到电力供应的异常时，模块控制器830可以控制易失性存储器841至843和非易失性存储器控制器850来将易失性存储器841至843的数据备份到非易失性存储器861至863中。模块控制器830可以将从易失性存储器841至843输出的数据提供给非易失性存储器控制器850，而非易失性存储器控制器850可以将从模块控制器830提供的数据储存在非易失性存储器861至863中。然后，当电力供应正常时，备份在非易失性存储器861至863中的数据可以被储存在易失性存储器841至843中以恢复数据。非易失性存储器控制器850可以包括用于将数据传送给非易失性存储器861至863以及从非易失性存储器861至863接收数据的接口电路，且该接口电路可以包括图1和图4所示的时钟发生电路100或434以及输入/输出电路435。

尽管上面已描述了特定的实施例，但本领域技术人员将会理解，描述的实施例仅作为示例。相应地，本文描述的半导体器件不应基于描述的实施例来限定。确切地说，本文描述的半导体器件应该仅仅根据所附权利要求结合上述描述和附图来限定。