用于将命令提供到数据块的命令路径、设备及方法与流程

本案是分案申请。该分案的母案是申请日为2012年3月5日、申请号为201280016714.0、发明名称为“用于将命令提供到数据块的命令路径、设备及方法”的发明专利申请案。

技术领域

本发明的实施例大体来说涉及半导体存储器，且更特定来说，在一个或一个以上所描述的实施例中，涉及对用于在高速存储器时钟系统中执行存储器命令的内部时钟及命令信号进行定时。

背景技术：

在半导体存储器中，存储器的适当操作是基于各种内部命令及时钟信号的正确时序。举例来说，在从存储器读取数据时，可需要与内部读取命令信号实质上同时地提供对用以提供(例如，输出)读取数据的数据块电路进行时控的内部时钟信号以适当使得所述数据块电路能够输出所述读取数据。如果内部读取命令信号的时序并不使得数据块电路在内部时钟信号对数据块电路进行时控以在预期时间输出读取数据时启用，那么可无意中忽略所述读取命令或由存储器提供的读取数据可能不正确(即，与另一读取命令相关联的数据)。

此外，如已知，“等待时间”可经编程而通常以时钟周期tCK的数目设定在存储器接收到读取命令与由所述存储器输出数据之间的时间。所述等待时间可由存储器的用户编程以适应不同频率(即，不同时钟周期)的时钟信号。可需要用于适当操作的内部时钟信号及命令的正确时序的命令的其它实例包含(举例来说)写入命令及裸片上终止启用命令。

使经正确定时的内部时钟及命令信号的产生复杂化的是存储器时钟信号的相对高频率。举例来说，存储器时钟信号可超过1GHz。进一步使此事情复杂化的是多数据速率存储器可以高于存储器时钟信号的速率(其可表示可执行命令的速率)提供及接收数据。因此，可需要交叉命令及时钟信号的时域以便维持适当时序。多数据速率存储器的实例是以时钟频率的速率的两倍的速率输出读取数据(例如与存储器时钟信号的时钟边沿同步地输出数据)的存储器。

对内部命令及时钟信号进行定时的实例性常规方法是将时钟路径及命令路径两者建模为具有相同传播延迟。然而，此可要求延迟及/或计数器电路连续运行。因此，功率消耗可高于期望。另外，各种内部时钟及命令路径的传播延迟可通常由于功率、电压及温度条件而变化。针对具有相对长传播延迟或额外延迟电路的时钟及命令路径，由于操作条件所致的变化可在使得存储器不适当操作的程度内不利地影响内部信号的时序。

技术实现要素：

本申请涉及一种用于将命令提供到数据块的方法，所述方法包括：接收命令；使所述命令传播穿过命令路径；确定等待时间值与所述命令路径的命令路径延迟之间的差；使所述命令到数据块的输出延迟至少部分地基于所述差的延迟；及响应于时钟信号而确定到输出块的所述命令。

附图说明

图1是根据本发明的实施例的时钟及命令路径的简化框图。

图2是在图1的时钟及命令路径的操作期间的各种信号的时序图。

图3是根据本发明的实施例的时序校准块的简化框图。

图4是根据本发明的实施例的用于延迟锁定回路的反馈路径的简化框图。

图5是在图3的时序校准块的操作期间的各种信号的时序图。

图6是根据本发明的实施例的时序调整块的简化框图。

图7是根据本发明的实施例的移位调整块的简化框图。

图8是根据本发明的实施例的时钟及ODT命令路径的简化框图。

图9是根据本发明的实施例的包含时钟及命令路径的存储器的简化框图。

具体实施方式

下文阐述某些细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员将明了，可在无这些特定细节的情况下实践本发明的实施例。此外，本文中所描述的本发明的特定实施例以实例方式提供且不应用于将本发明的范围限制于这些特定实施例。在其它例子中，尚未详细地展示众所周知的电路、控制信号、时序协议及软件操作以便避免不必要地使本发明模糊不清。

图1图解说明根据本发明的实施例的时钟路径100及命令路径150。时钟路径100可经配置以将至少部分地基于输入时钟信号CLK(举例来说，系统时钟)的时序的经分配时钟信号DLL2DQOUT提供到各种电路。DLL2DQOUT信号可用于在操作期间对各种电路进行时控。时钟路径100包含时钟接收器110，时钟接收器110经配置以接收时钟信号CLK并将输出时钟信号CLKOUT提供到时钟缓冲器114。时钟接收器110可在将所得CLKOUT信号提供到时钟缓冲器114之前将CLK信号的信号电平驱动到全时钟信号电压。时钟缓冲器114可经配置以缓冲CLKOUT信号并将输出时钟信号CLK2DLL提供到延迟锁定回路(DLL)118。时钟缓冲器114还可经配置以将输出时钟信号CLK2DEC及CLK2ALSH提供到命令路径150。如下文将更详细解释，可在命令路径150的操作期间使用CLK2DEC及CLK2ALSH信号。由时钟缓冲器114提供的CLK2DLL、CLK2DEC及CLK2ALSH信号可至少部分地基于来自时钟接收器110的CLKOUT信号。

DLL 118将输出时钟信号DLL2TREE提供到DLL树电路122，DLL树电路122经配置以将DLL2TREE信号作为经分配时钟信号DLL2DQOUT而分配(举例来说)给数据块170的多个数据输入/输出电路174。DLL2DQOUT信号可用于对数据输入/输出电路174进行时控以输入及输出数据DQ，例如从存储器阵列检索(例如，读取数据)到数据接收器/发射器178的数据。可将数据电路路径延迟定义为包含由于DLL树电路122以及数据输入/输出电路174及数据接收器/发射器178所致的传播延迟中的至少一些延迟。在一些实施例中，数据电路174经配置而以DLL2DQOUT信号的频率的两倍(即，CLK信号的频率的两倍)的频率提供及接收数据。

如已知，电子电路具有可在所述电路接收及提供信号时导致信号延迟的固有传播延迟。举例来说，在CLK信号传播穿过时钟路径100以由DLL树122输出时，DLL2DQOUT信号的相位可不同于所述CLK信号。此在电路的传播延迟足够显著以导致错误或不利影响存储器性能的情况下(举例来说，在需要对应于CLK信号(例如，与其一致)而输出DQ的情况下)是成问题的。然而，DLL 118可经配置以输出具有相对于CLK信号(作为CLK2DLL信号从时钟缓冲器114接收)的延迟的DLL2TREE信号，使得DLL2DQOUT对数据电路174进行时控的时序导致由数据接收器/发射器178接收或提供的DQ与CLK信号实质上同相。

命令路径150可经配置以从输入将命令CMD(举例来说，读取命令)提供到各种电路以供在操作期间使用。命令路径150具有命令路径延迟。也就是说，如已知，命令路径150花费有限时间来将命令从输入传播到使用所述命令的电路。提供到各种电路的信号可用于(举例来说)实现电路的操作。图1的命令路径150包含经配置以接收CMD并将输出命令信号CMDOUT提供到命令锁存器及解码器158的命令接收器154。命令锁存器及解码器158响应于来自时钟路径100的时钟缓冲器114的CLK2DEC信号而锁存、解码及输出CMDOUT信号。也就是说，命令锁存器及解码器158响应于CLK2DEC信号而将经解码的命令信号CMD2ALSH输出到加性等待时间(AL)移位器162。AL移位器162经配置以响应于来自时钟路径100的时钟缓冲器114的CLK2ALSH信号而使穿过其的CMD2ALSH信号移位。所述移位添加CLK信号的时钟循环tCK(借助于CLK2ALSH信号)以将加性等待时间提供到CMD信号穿过命令路径100的传播。如已知，AL可经添加以适应存储器的内部操作的时序且可由用户或制造商进行编程或设定，举例来说，通过加性等待时间值(通常以tCK的数目为单位)。AL移位器162可提供CLK信号的时钟时域与CMD信号的命令时域之间的交叉点。

在CMD2ALSH信号经移位以提供加性等待时间之后，其由AL移位器162作为输出命令信号CMDXCLK输出到命令缓冲器及时序调整块164，命令缓冲器及时序调整块164经配置以将额外延迟提供到CMD信号穿过命令路径150的传播。在由时序调整块164提供的延迟之后，CMDXCLK信号作为CMD2QED信号输出到命令块166。命令块166响应于来自时钟路径100的DLL块118的DLL2TREE信号而将CMD2QED信号作为QED2TREE信号提供到命令树168。

如下文将更详细描述，时序调整块164可提供(举例来说)用以对准命令信号的延迟以提供时序余量及适应穿过时钟路径100的延迟的改变(举例来说，由为了维持CLK与DLL2DQOUT信号的同步而由DLL块118提供的延迟的改变产生的改变)。在一些实施例中，由时序调整块164添加的延迟可用于使CMD2QED信号的前时钟边沿与DLL2TREE信号的下降时钟边沿对准，此可改善命令块响应于DLL2TREE信号而接收CMD2QED信号的时序余量。举例来说，在CMD2QED信号具有大约一个tCK(即，CLK信号的一个周期)的信号宽度的情况下，DLL2TREE信号的上升时钟边沿将与CMD2QED信号的中心实质上对准，借此提供大约半个tCK的时序余量以接收CMD2QED信号。在一些实施例中，时序调整电路164可响应于时钟路径100中的信号的时序的改变(举例来说，响应于由DLL块118对时序做出的改变)而执行延迟确定。DLL块118可对DLL2TREE信号的时序做出改变以维持CLK与数据DQ的输出之间的同步。

如下文还将更详细地描述，命令块166可在至少部分地基于由时序校准块180提供的移位计数CLCOUNTADJ的延迟之后输出QED2TREE信号。举例来说，在一些实施例中，命令块166提供至少部分地基于CAS等待时间(例如，由用户编程)与时序校准块180以tCK的数目测量的路径延迟之间的差的延迟。路径延迟可包含归因于时钟路径100及命令路径150中的各种电路的延迟，如下文将更详细地描述。

进一步参考图1，命令树168经配置以将QED2TREE信号作为QED2DQOUT信号分配给数据块170的多个数据电路174。QED2TREE信号可(举例来说)用于控制数据电路174的操作，使得除非在DLL2DQOUT信号对数据电路174进行时控的时间将有效QED2DQOUT信号提供到数据电路174，否则数据电路174将不输出数据。

在图1的实施例中，可提供功率节省益处，因为不存在连续运行的上游计数器及下游计数器。而是，存在根据需要运行的移位器，此因此可减少功率消耗。

为方便起见，先前所论述的具有共同相位的信号在图1中由共同相位符号识别。举例来说，CLK、CMD及DQ信号通常是“同相”，如由具有共同相位符号“***”表示。在另一实例中，DLL2TREE及QED2TREE信号也大体同相，如由共同相位符号“#”表示。

将参考图2的时序图描述根据本发明的实施例的时钟路径100及命令路径150(图1)的操作。图2图解说明在图1的时钟路径100与命令路径150的操作期间的各种信号的时序图。将参考读取命令描述实例性操作。另外，出于实例性操作的目的，假定CAS等待时间等于七个tCK，也就是说，将预期在(举例来说)读取命令的输入之后七个tCK时输出数据。

在时间T0，DLL2TREE信号具有在时间T1之前达等于穿过DLL树122以及数据块170的数据电路174及数据接收器/发射器178的传播延迟的时间的上升时钟边沿。如将理解，T0与T1之间的时间大约等于穿过DLL树122、数据电路174及数据接收器/发射器178的路径延迟。还如先前所论述，DLL块118可用于相对于CLK信号调整DLL2TREE信号的时序，使得提供到DLL树122的DLL2TREE信号的上升时钟边沿将传播到数据电路174以与CLK信号的上升时钟边沿一致地对数据块170的数据输出进行时控。

在时间T1，与CLK信号的上升时钟边沿实质上一致地将读取命令(未展示)作为CMD提供到命令接收器154，也就是说，命令的前时钟边沿与CLK信号的上升时钟边沿实质上一致。时间T2表示在CMD的输入之后的时间，在所述时间，CMD传播穿过命令锁存器及解码器158、AL移位器162以及命令缓冲器及时序调整块164以作为CMD2QED信号输出到命令块166，而不具有由命令缓冲器及时序调整块164提供的任何额外延迟。时间T3表示穿过命令锁存器及解码器158、AL移位器162以及命令缓冲器及时序调整块164的传播延迟，但具有由命令缓冲器及时序调整块164添加的额外延迟。如将理解，T1与T3之间的时间大约等于从命令接收器154穿过命令缓冲器及时序调整块164的路径延迟。

如先前所论述，可由命令缓冲器及时序调整块164添加额外延迟以使CMD2QED信号与DLL2TREE信号的下降时钟边沿对准，使得CMD2QED信号(假定宽度为一个tCK)与DLL2TREE信号的上升时钟边沿实质上中心对准。通过DLL2TREE信号在时间T4的上升时钟边沿来图解说明CMD2QED信号的实质中心对准。时间T2与T3之间的差表示由命令缓冲器及时序调整块164在将CMD2QED信号输出到命令块166之前添加的延迟。

还如先前所论述，命令块166可响应于DLL2TREE信号而在将CMD2QED信号输出到命令树168之前进一步将延迟(例如，以tCK的数目)添加到CMD2QED信号。添加延迟可至少部分地基于来自时序校准块180的CLCOUNTADJ移位计数。在图2的时序图的实例性操作中，假定CLCOUNTADJ移位计数为两个tCK。也就是说，命令块166在锁存CMD2QED信号的时间(即，时间T4)之后在依据DLL2TREE将CMD2QED信号输出为QED2TREE信号之前等待两个tCK，如在图2中由时间T4与时间T5之间的两个tCK图解说明。在时间T5，DLL2TREE的上升时钟边沿在将QED2TREE信号(未展示)输出到命令树168时与所述QED2TREE信号一致。在穿过命令树168的传播延迟之后，将QED2TREE信号作为QED2DQOUT信号提供到数据电路174以实现响应于DLL2DQOUT信号(即，由DLL树122分配的DLL2TREE信号)而输出数据。在数据接收器/发射器178的传播延迟之后，与CLK信号一致地输出数据，如在时间T6处DQ信号与CLK信号实质上对准(即，同相)所图解说明。T5与T6之间的时间实质上等于T0与T1之间的时间，其两者均表示穿过DLL树122(及命令树168)以及穿过数据块170的数据电路174及数据接收器/发射器178的传播延迟。

从实例性操作将了解，DLL2TREE信号在时间T5的上升时钟边沿用于对命令块166进行时控以输出QED2TREE信号，且在经分配穿过DLL树122之后，进一步对数据电路174进行时控。DLL2TREE信号的时序使得在QED2DQOUT信号到达数据电路174之后即刻将数据输出到数据接收器/发射器178，以便又与在与CMD信号到命令接收器154的输入一致的上升时钟边沿之后的第七上升时钟边沿一致地(即，七个tCK的CAS等待时间)输出所述数据。

尽管特定参考读取命令来描述先前实例，但本发明的实施例也可应用于其它类型的命令。举例来说，裸片上终止(ODT)命令，其用于在将数据写入到存储器时激活ODT电路。也可使用其它类型的命令。

图3图解说明根据本发明的实施例的时序校准块200。在一些实施例中，时序校准块200可用于图1的时序校准块180。时序校准块200提供对命令块(举例来说，命令块166)应响应于DLL2TREE信号而在将CMD2QED信号提供到命令树168之前使CMD2QED信号延迟的tCK数目的CLCOUNTADJ移位计数。

CLCOUNTADJ移位计数至少部分地基于时钟路径100及命令路径150中的各种电路的路径延迟的tCK的数目。举例来说，在图3的时序校准块200的实施例中，CLCOUNTADJ移位计数等于CAS等待时间值与可归因于以下各项的路径延迟的tCK的数目之间的差：(1)时钟接收器110到命令缓冲器及时序调整块164，及(2)DLL树122到数据接收器/发射器178。包含图3的实施例中的时序校准块中的块，因为穿过所述块的总和传播延迟表示命令信号CMD从输入直到数据电路174(即，来自上文的路径延迟(1))与通过数据接收器/发射器178输出数据(响应于CMD信号)(即，来自上文的路径延迟(2))的最小异步路径延迟。

时序校准块200包含环形计数器210，环形计数器210经配置以接收由DLL 118输出的DLL2TREE时钟信号且输出环形计数RINGCOUNT。将所述RINGCOUNT分裂使得将位(即，二进制数字)中的至少一些位提供到路径延迟测量电路220且穿过模型延迟路径230、240提供剩余位中的至少某一者。模型延迟路径230对数据电路路径延迟的至少一部分进行建模，且在图3的实施例中，包含DLL树模型延迟232、数据电路模型延迟234及数据接收器/发射器模型延迟236以对可归因于DLL树122到数据接收器/发射器178的传播延迟进行建模。模型延迟路径240包含时钟接收器模型延迟242、时钟缓冲器模型延迟244、AL移位器模型延迟246以及命令缓冲器及时序调整块模型延迟248以对命令路径150的命令路径延迟的至少一部分进行建模。模型延迟路径240对输入到命令接收器154直到命令缓冲器及时序调整块164的CMD的路径延迟进行建模。将来自模型延迟路径240的输出提供到路径延迟测量电路220，路径延迟测量电路220经配置以确定(例如，计算)表示CAS等待时间值与穿过模型延迟路径230、240(其对穿过时钟路径100及命令路径150的路径延迟进行建模)的路径延迟的tCK数目之间的差的CLCOUNTADJ移位计数。

尽管图3的时序校准块200图解说明特定模型延迟块，但在时序校准块的其它实施例中可包含更多或更少模型延迟。举例来说，在一些实施例中，时序校准块可包含用以对命令路径的命令块的传播延迟进行建模的模型延迟。在时序校准块的一些实施例中，可能不包含参考图3所描述的模型延迟中的一些模型延迟。在一些实施例中，包含于时序校准块中的模型延迟可具有不同于其正进行建模的时钟路径或命令路径的对应块的延迟。举例来说，命令缓冲器及时序调整块模型延迟248可具有比命令缓冲器及时序调整块164长的延迟。以此方式，可在由时序校准块进行的计算中考虑到时钟路径或命令路径的另一块的传播延迟(例如在时序校准块200中不具有对应模型延迟的命令块166的传播延迟)。

在一些实施例中，另一电路块的电路可用作时序校准块的模型延迟。举例来说，DLL块118可包含可用于对时钟路径或命令路径的块的传播延迟进行建模的各种电路。DLL块118的反馈路径可包含可用于对模型延迟路径230、240中的延迟进行建模的块。举例来说，图4中图解说明根据本发明的实施例的用于DLL的反馈路径400。反馈路径400包含DLL树模型延迟432、数据输入/输出电路模型延迟434及数据接收器/发射器模型延迟436。反馈路径300进一步包含时钟接收器模型延迟442及时钟缓冲器模型延迟444。将反馈路径400的输出提供到相位检测器450。相位检测器450可包含于DLL块(举例来说，图1的DLL 118)中。反馈路径400的一些或所有模型延迟可由时序校准块(例如，图3的时序校准块200)使用。举例来说，代替具有专用DLL树模型延迟232、数据电路模型延迟234及数据接收器/发射器模型延迟236的时序校准块200，而可使用反馈路径400的模型延迟432到444。代替在时序校准块200中具有单独且专用的模型延迟，也可使用其它常见模型延迟。

图5图解说明根据本发明的实施例在时序校准块200的操作期间的各种信号的时序图。在时间T0，环形计数器210开始响应于DLL2TREE信号的上升时钟边沿而产生RINGCOUNT，如在图5中由RINGCOUNT<0>的前时钟边沿图解说明。环形计数器210经配置以提供(例如，产生、输出等)RINGCOUNT信号序列，其中每一后续RINGCOUNT信号具有对应于先前RINGCOUNT信号的下降时钟边沿的上升时钟边沿。举例来说，如图5中所图解说明，在时间T2，RINGCOUNT<1>信号具有对应于RINGCOUNT<0>的下降时钟边沿的上升时钟边沿，且在时间T5，RINGCOUNT<2>信号具有对应于RINGCOUNT<1>的下降时钟边沿的上升时钟边沿。为了再次开始RINGCOUNT信号的序列，RINGCOUNT<0>信号将具有对应于最后一个RINGCOUNT信号的下降时钟边沿(例如，与其一致)的下一上升时钟边沿，且每一后续RINGCOUNT信号将如先前所描述而转变。

参考图5，在时间T1，RINGCOUNT<0>信号的上升时钟边沿已传播穿过模型延迟路径230(表示穿过数据电路的传播延迟)且输出到模型延迟路径240。在时间T3，RINGCOUNT<0>信号的上升时钟边沿从模型延迟路径240作为QED2CAL信号输出到路径延迟测量电路220使得可计算CLCOUNTADJ移位计数。从时间T1到时间T3的额外延迟是由于模型延迟242到248的延迟所致，且表示CMD信号从输入到命令接收器154以作为CMD2QED信号输出到命令块166的最小传播延迟。

RINGCOUNT<0>信号的从时间T0到T3的总延迟表示穿过模型延迟路径230、240的最小传播延迟(即，不具有由命令缓冲器及时序调整块模型延迟248添加的任何额外延迟)。也就是说，RINGCOUNT<0>穿过模型延迟路径230、240的延迟(如时间T0与T3之间的时间差所表示)对从(举例来说)CMD信号到命令接收器154的输入到从数据接收器/发射器178输出数据时的延迟进行建模，而不具有由图1的命令缓冲器及时序调整块164添加的任何额外延迟。

如下文将更详细地描述，穿过模型延迟路径230、240的额外延迟可由命令缓冲器及时序调整块模型延迟248添加。由块248添加的延迟反映由命令路径150(图1)的命令缓冲器及时序调整块164添加的加性延迟。图5中也展示具有由命令缓冲器及时序调整块模型延迟248添加的加性延迟的CMD2QED信号(即，RINGCOUNT<0>加模型延迟路径230、240的延迟)。将经额外延迟的CMD2QED信号图解说明为在时间T4具有与DLL2TREE信号的下降时钟边沿对应的上升时钟边沿。时间T3与T4之间的延迟表示由命令缓冲器及时序调整块模型延迟248提供的额外延迟。

在确定CLCOUNTADJ移位计数时，路径延迟测量电路220使用RINGCOUNT<1:n>信号来确定穿过模型延迟路径230、240的延迟的tCK的数目。路径延迟的tCK的数目可为穿过模型延迟路径230、240的延迟的任何分数tCK的下一较高整数。举例来说，如图5中所示，穿过模型延迟路径230、240的延迟(具有来自命令缓冲器及时序调整块模型延迟248的加性延迟)大于一个tCK(即，由DLL2TREE信号在时间T2的上升时钟边沿表示)但小于两个tCK(即，由DLL2TREE信号在时间T5的上升时钟边沿表示)。因此，路径延迟测量电路220使用两个tCK的路径延迟来计算CLCOUNTADJ移位计数。

图6图解说明根据本发明的实施例的时序调整块600及在所述时序调整块的操作期间的各种信号的时序图。时序调整块600可包含于命令缓冲器及时序调整块164(图1)中。时序调整块600经配置以确定(举例来说)为了使CMD2QED信号的前时钟边沿与DLL2TREE信号的时钟边沿对准而添加到命令路径150的路径延迟的加性延迟的量。如先前所论述，由时序调整块600(即，命令缓冲器及时序调整块164)提供的加性延迟可由时序校准块180中的命令缓冲器及时序调整块模型延迟(举例来说，图3的时序校准块200的命令缓冲器及时序调整块模型延迟248)反映。

时序调整块600包含可用于选择性地将延迟添加到命令路径150的多个单位延迟及比较器610(0)到610(n)。举例来说，在图6中所图解说明的实施例中，将加性延迟以单位延迟为单位添加到由命令路径150的AL移位器162(图1)输出的CMDXCLK信号。单位延迟的延迟长度通常为一个tCK或更少(即，CLK信号的一个时钟周期)，使得通过以单位延迟添加的递增延迟而提供足够延迟分辨率。在一些实施例中，单位延迟及比较器610(0)到610(n)的数目至少部分地基于提供在其中包含时序及调整块600的存储器的最快操作条件下大约等于最慢tCK的总延迟。在特定实例中，时序调整块600的最大延迟为2.5ns，且包含12个单位延迟及比较器610，每一单位延迟225ps。

至少部分地通过使用单位延迟及比较器610(0)到610(n)中的比较器来做出对添加到路径延迟的单位延迟的数目的确定(例如，选择)。所述比较器经配置以将DLL2TREE信号与由相应单位延迟输出的经延迟CMDXCLK信号进行比较。举例来说，在本发明的一些实施例中，检测到DLL2TREE信号的转变(例如，下降时钟边沿)的比较器为单位延迟及比较器610中的被选择为由命令缓冲器及时序调整块164添加到命令路径150的路径延迟的最后一个单位延迟的比较器。

将参考图6的时序图描述时序及调整块600的操作的实例。图6的时序图图解说明在时间T0输入到第一单位延迟及比较器610(0)的CMDXCLK信号的前时钟边沿(即，上升时钟边沿)。由单位延迟及比较器610(0)输出的经延迟CMDXCLK信号通过在时间T1由单位延迟及比较器610(1)输出的经延迟上升时钟边沿来图解说明。也图解说明进一步经延迟的CMDXCLK信号，且其具有由单位延迟及比较器610(2)在时间T3输出的上升时钟边沿。如图6的实例中所图解说明，提供到单位延迟及比较器610(0)到610(n)的DLL2TREE信号具有由单位延迟及比较器610(1)检测到的下降时钟边沿。因此，单位延迟及比较器610(1)表示在命令缓冲器及时序调整块164将CMDXCLK信号作为CMD2QED信号输出到命令块之前由时序调整块600添加到所述CMDXCLK信号的最后一个单位延迟(即，添加两个单位延迟)。

图7图解说明根据本发明的实施例的包含于路径延迟测量电路中的逻辑700。逻辑700可(举例来说)包含于路径延迟测量电路220(图3)中。逻辑700包含多个逻辑块710(0)到710(n-1)。逻辑块710中的每一者接收指示存储器的CAS等待时间值“n”的信号LAT<n>，以及指示穿过(举例来说)模型延迟路径230、240的延迟的tCK的数目“m”的信号CPIstCK<m>。由逻辑块710确定至少部分地基于LAT<n>及CPIstCK<m>信号的移位计数CMDSHIFT<n-m>。将CMDSHIFT<n-m>移位计数作为CLCOUNTADJ移位计数提供到命令块166以用于设定响应于DLL2TREE信号而在将CMD2QED信号输出到命令树168之前将其延迟的tCK的数目(n-m)。

在操作中，在图7的实施例中，逻辑块710中的每一者将若干对LAT<n>及CPIstCK<m>信号进行比较以确定是否存在真条件。确定其LAT<n>-CPIstCK<m>对中的一者的真条件的逻辑块710输出其相应CMDSHIFT<n-m>移位计数。举例来说，逻辑块710(0)接收LAT<5>-CPIstCK<5>、LAT<6>-CPIstCK<6>、…LAT<n>-CPIstCK<m>的LAT<n>-CPIstCK<m>对。当逻辑块710(0)接收到的LAT<n>-CPIstCK<m>信号中的任一者为真时(也就是说，如果等待时间值为5且穿过模型延迟路径的延迟为5个tCK；如果等待时间值为6且穿过模型延迟路径的延迟为6个tCK；及如果等待时间值为n且穿过模型延迟路径的延迟为m个tCK，其中n＝m)，逻辑块710(0)将输出指示零tCK的CLCOUNTADJ的CMDSHIFT<0>信号(即，CMD2QED信号在输出之前未被移位任何tCK)。提供到逻辑块710(1)的LAT<n>-CPIstCK<m>信号对为其中(m-n)＝1的不同组合。尽管图7中未明确地图解说明，但针对(m-n)的不同组合(举例来说，(m-n)＝2，(m-n)＝3，直到(m-n)＝(n-1))包含额外逻辑块710。因此，逻辑700的逻辑块710可提供在零到(m-n)个tCK的范围内的CMDSHIFT信号以设定命令块166以将零个tCK到(m-n)个tCK之间的延迟添加到CMD2QED信号。

图8图解说明根据本发明的实施例的时钟路径800及命令路径850。包含多个数据电路874及数据接收器/发射器878的数据块870耦合到时钟路径800及命令路径850。时序校准块880耦合到命令路径850并将移位计数CLCOUNTADJ提供到命令路径850。时钟路径800、数据块870及时序校准块880可与图1的时钟路径100、数据块170及时序校准块180相同。命令路径850类似于命令路径150，然而，如图8中所示，命令路径850用于裸片上终止(ODT)命令。如已知，ODT命令用于启用包含于数据块870中的裸片上终止电路以进行阻抗匹配(举例来说)以减少对耦合到数据块870的外部信号线上的数据信号的信号反射及干扰。应提供ODT命令以在恰当时间启用终止电路，举例来说，在CAS写入等待时间的期满且同时数据块870接收到写入数据之后。

命令路径850可经配置以将ODT命令CMD从输入提供到数据块870。命令路径850包含经配置以接收CMD并将输出命令信号CMDOUT提供到命令锁存器858的命令接收器854。命令锁存器858锁存CMDOUT信号且响应于来自时钟路径800的时钟缓冲器814的CLK2DEC信号而将其作为CMD2ALSH信号输出到加性等待时间(AL)移位器862。AL移位器862经配置以响应于来自时钟路径800的时钟缓冲器814的CLK2ALSH信号而使穿过其的CLK2ALSH信号移位。在使CMD2ALSH信号移位以提供加性等待时间之后，AL移位器862将其作为输出命令信号CMDXCLK输出到命令缓冲器及时序调整块864，命令缓冲器及时序调整块864经配置以将额外延迟提供到CMD信号穿过命令路径850的传播。在由时序调整块864提供的延迟之后，将CMDXCLK信号作为CMD2QSH信号输出到ODT命令块866。ODT命令块866响应于来自时钟路径800的DLL块818的DLL2TREE信号而将CMD2SH信号作为ODTEN2TREE信号提供到ODT树868。

ODT命令块866可在至少部分地基于由时序校准块880提供的移位计数CLCOUNTADJ的延迟之后输出ODTEN2TREE信号。举例来说，在一些实施例中，ODT命令块866提供至少部分地基于CAS写入等待时间(例如，由用户编程)与由时序校准块880以tCK的数目测量的路径延迟之间的差的延迟。ODT树868经配置以将ODTEN2TREE信号作为ODTEN22DQOUT信号分配给数据块870的多个数据输入/输出电路874。ODTEN2DQOUT信号可(举例来说)用于启用数据输入/输出电路874的ODT电路，使得在恰当时间启用ODT电路(举例来说)以匹配阻抗。如所属领域的技术人员所了解，命令路径850的操作可类似于命令路径150的操作，如先前所描述。

图9图解说明根据本发明的实施例的存储器900的一部分。存储器900包含存储器单元阵列902，所述存储器单元可为(举例来说)DRAM存储器单元、SRAM存储器单元、快闪存储器单元或一些其它类型的存储器单元。存储器900包含命令解码器906，命令解码器906通过命令总线908接收存储器命令且在存储器900内提供(例如，产生)对应的控制信号以执行各种存储器操作。将行地址信号及列地址信号通过地址总线920提供(例如，施加)到存储器900且提供到地址锁存器910。地址锁存器接着输出单独列地址及单独行地址。

地址锁存器910将行地址及列地址分别提供到行地址解码器922及列地址解码器928。列地址解码器928选择对应于相应列地址的延伸穿过阵列902的位线。行地址解码器922连接到字线驱动器924，字线驱动器924激活阵列902中的对应于所接收行地址的相应存储器单元行。对应于所接收列地址的选定数据线(例如，一位线或若干位线)耦合到读取/写入电路930以经由输入-输出数据总线940将读取数据提供到输入/输出数据块934。通过I/O数据块934及存储器阵列读取/写入电路930将写入数据提供到存储器阵列902。举例来说，I/O数据块934可包含响应于内部时钟信号DLL2DQOUT及内部命令信号QED2DQOUT而操作的经时控电路。

存储器900进一步包含时钟路径912及命令路径914。时钟路径912接收输入时钟信号CLK且将至少部分地基于CLK信号的内部时钟信号DLL2DQOUT传播到I/O数据块934。可使用根据本发明的实施例的命令路径来实施命令路径914。命令路径914(其在图9中展示为包含于命令解码器906中，但不限于此配置)将内部命令信号QED2DQOUT提供到I/O数据块934。命令解码器906响应于提供到命令总线908的存储器命令而对存储器阵列902执行各种操作。特定来说，命令解码器906用于提供内部控制信号以从存储器阵列902读取数据及将数据写入到存储器阵列902。

从前文将了解，尽管本文中出于图解说明的目的已描述本发明的特定实施例，但可在不背离本发明的精神及范围的情况下做出各种修改。因此，本发明不受所附权利要求书以外的限制。