非易失性半导体存储设备及其擦除方法与流程

本发明是有关于一种例如快闪存储器(flashmemory)等非易失性存储设备及其擦除方法。

背景技术：

在近来的快闪存储器等非易失性存储设备中，为了大容量高密度的半导体微影，而采用双重图案化(doublepatterning)技术。双重图案化技术是作为解析度例如为42nm以下的微影技术来使用，已知有例如以2倍的节距(pitch)使图案曝光之后使其偏离仅其1/2的节距而使其曝光的方法、以及利用间隔件处理(spacerprocess)等处理技巧(processtrick)之后去除不需要的图案等多个方法。

[现有技术文献]

[专利文献]

[专利文献1]日本专利特开2007-250186号公报

[专利文献2]美国专利申请公开第2008/0165585号公报

[专利文献3]美国专利申请公开第2013/0163359号公报

[专利文献4]美国专利申请公开第2011/0069543号公报

[专利文献5]美国专利申请公开第2012/0008412号公报

[发明所要解决的课题]

由于如上所述的快闪存储器的大容量高密度，因此各字线的间隔以及各位线的间隔变得非常窄，从而对邻接的字线间或邻接的位线间的数据编程(dataprogram)(写入)或擦除时的特性造成大幅影响。因此，例如在专利文献1～专利文献5等的现有技术中，提出有用以使数据擦除特性最佳化的方法。

图1是表示现有例的快闪存储器的数据擦除时的各电极的施加电压的纵剖面图。

图1中，通过在p型半导体基板1上例如注入磷而形成n阱(well)2，通过在n阱2的上部例如注入硼而形成p阱3。其次，通过在p阱3上形成以下的电极，对各电极及n阱2、p阱3如图1所示施加预定的电压(图1中各括弧内的电压)来进行数据擦除。此外，fl为浮动(floating)状态。

(1)源极线sl；

(2)选择栅极线sgs、选择栅极线sgd；

(3)虚拟字线dwls、虚拟字线dwld；

(4)字线wl0～字线wl31；

(5)位线gbl。

此处，vdwl是对虚拟字线dwls、虚拟字线dwld施加的电压，对与各虚拟字线dwls、虚拟字线dwld分别邻接的例如两根边缘区域侧字线wl0、边缘区域侧字线wl1、边缘区域侧字线wl30、边缘区域侧字线wl31分别施加电压vea、电压veb、电压veb、电压vea。又，对边缘区域以外的中央部的字线wl2～字线wl29施加电压vee，对n阱2及p阱3施加电压vers。这些施加电压的一例如下。

vea＝veb≈0v

vee＝0.3v～0.5v

vers＝15v～25v

根据图1的现有例的擦除方法，所述边缘区域由于在制造处理中并非周期性的，因此是特异性的区域。通常，边缘区域的字线是以慢于其他区域的字线的擦除速度加以擦除，因此对边缘区域的字线通常施加0v，另一方面，对边缘区域以外的字线施加大于0v的电压。以如此方式进行调整以降低擦除速度快的字线的擦除速度，使所有字线的擦除速度相一致，从而使擦除后的存储单元的阈值分布窄带化。然而，在双重图案化技术中，在中央部的字线上也无法保证均匀的线宽或间隔，因此，存在无法使边缘区域以外的字线上的擦除动作最佳化的问题。

技术实现要素：

本发明的目的在于提供一种与现有技术相比可使非易失性半导体存储设备的擦除动作最佳化的非易失性半导体存储设备及其擦除方法。

[解决课题的手段]

本发明第一方面的非易失性半导体存储设备包括控制电路，所述控制电路通过对包含设置在多个字线与多个位线的各交叉点上的存储单元的存储单元阵列的规定区域施加规定的擦除电压来进行数据的擦除，且所述非易失性半导体存储设备的特征在于：

所述控制电路通过对所述存储单元阵列的缘端部以外的偶数的字线及奇数的字线施加互不相同的字线电压，在所述存储单元阵列的缘端部施加与所述字线电压不同的电压，将所述擦除电压施加至存储单元来擦除数据。

在所述非易失性半导体存储设备中，其特征在于：针对所述存储单元阵列的缘端部以外的奇数的字线的字线电压设定为高于或低于针对所述存储单元阵列的缘端部以外的偶数的字线的字线电压。

又，在所述非易失性半导体存储设备中，其特征在于：所述存储单元阵列的缘端部的字线分别是与两端的选择栅极线或虚拟字线邻接的至少一根的字线。

此外，在所述非易失性半导体存储设备中，其特征在于：所述控制电路对偶数的位线的存储单元及奇数的位线的存储单元在不同的验证(verify)条件下进行所述数据擦除的验证。

又进而，在所述非易失性半导体存储设备中，其特征在于：所述验证条件设定为针对偶数的位线的存储单元及奇数的位线的存储单元使如下条件之中的至少一个不同：

(1)字线电压；

(2)对位线进行预充电而读取数据的数据读取时的位线的放电时间；

(3)自源极线充电而进行与所述数据读取相反的数据读取时的位线的充电时间；

(4)对位线进行预充电而读取数据的数据读取时的位线的预充电时间；以及

(5)对位线进行预充电而读取数据的数据读取时的位线的感测(sense)电压。

又，在所述非易失性半导体存储设备中，其特征在于：互不相同的所述字线电压是基于所述非易失性半导体存储设备的晶片测试中所测定的数据擦除时的阈值电压来确定。

此外，在所述非易失性半导体存储设备中，其特征在于：互不相同的所述字线电压是基于赋予与所述非易失性半导体存储设备的晶片测试中所测定的数据擦除时相同的阈值电压的擦除电压来确定。

又进而，在所述非易失性半导体存储设备中，其特征在于：所述晶片测试中所测定的数据擦除时的阈值电压是对如下四种情况(case)进行测定：

(1)偶数的字线及偶数的位线的情况；

(2)偶数的字线及奇数的位线的情况；

(3)奇数的字线及偶数的位线的情况；以及

(4)奇数的字线及奇数的位线的情况。

又，在所述非易失性半导体存储设备中，其特征在于：所述擦除电压是施加至所述存储单元阵列的阱。

此外，在所述非易失性半导体存储设备中，其特征在于：经确定的互不相同的所述字线电压数据被储存至所述存储单元阵列的一部分区域，并且在将所述非易失性半导体存储设备的电源导通时自所述存储单元阵列读取而在所述数据的擦除时使用。

此外，在所述非易失性半导体存储设备中，其特征在于：在进行所述擦除的程序(sequence)之前，对所述规定区域的所有存储单元进行写入。

本发明第二方面的非易失性半导体存储设备的擦除方法是如下非易失性半导体存储设备的擦除方法，所述非易失性半导体存储设备包括控制电路，所述控制电路通过对包含设置在多个字线与多个位线的各交叉点上的存储单元的存储单元阵列的规定的区域施加规定的擦除电压来进行数据的擦除，所述非易失性半导体存储设备的擦除方法的特征在于：

所述控制电路通过对所述存储单元阵列的缘端部以外的偶数的字线及奇数的字线施加互不相同的字线电压，对所述存储单元阵列的缘端部的字线施加与所述字线电压不同的电压，将所述擦除电压施加至存储单元来擦除数据。

在所述非易失性半导体存储设备的擦除方法中，其特征在于：针对所述存储单元阵列的缘端部以外的奇数的字线的字线电压设定为高于或低于针对所述存储单元阵列的缘端部以外的偶数的字线的字线电压。

[发明的效果]

因此，可提供一种与本发明的现有技术相比可使非易失性半导体存储设备的擦除动作最佳化的非易失性半导体存储设备及其擦除方法。

附图说明

图1是表示现有例的快闪存储器的数据擦除时的各电极的施加电压的纵剖面图。

图2是表示通过双重图案化的快闪存储器的擦除特性，即相对于页号的阈值电压vth的图。

图3是表示通过双重图案化的快闪存储器的擦除特性，即相对于奇数的字线及偶数的字线的存储单元的阈值的分布曲线图。

图4是表示本发明的实施方式的快闪存储器的构成例的方块图。

图5是表示图4的快闪存储器的数据擦除时的各电极的施加电压的纵剖面图。

图6是表示图4的快闪存储器的数据擦除时的验证动作的电路图。

图7是表示用于图4的快闪存储器的晶片测试处理的流程图。

图8是表示用于图4的快闪存储器的电源导通时处理的流程图。

图9是表示用于图4的快闪存储器的擦除前预先写入处理的流程图。

附图符号说明

1：半导体基板

2：n阱

3：p阱

10：存储单元阵列

11：控制电路

12：列解码器

13：高电压产生电路

14：页面缓冲电路(pb)

14b：锁存电路(l2)

15：行解码器

16：存储寄存器

17：命令寄存器

18：地址寄存器

19：动作逻辑控制器

50：数据输入输出缓冲器

51：数据输入输出端子

52：数据线

53：控制信号输入端子

blse、gbl0、gbl2、gbl4：偶数的位线

blso、gbl1、gbl3、gbl5：奇数的位线

dwld、dwls：虚拟字线

fl：浮动状态

gbl：位线

mc：nand型存储单元串

p0、p1、pn、pn+1、p62、p63：页面

s1～s4、s11、s12、s21、s22：步骤

sgd、sgs：选择栅极线

sl：源极线

vdwl、vdwl1、vdwl2、vea、veb、vec、ved、vee、veo、vers：电压

wl、wl0～wl31：字线

具体实施方式

以下，参照附图对本发明的实施方式进行说明。此外，在以下的各实施方式中，针对相同的构成要素标注相同的符号。

本发明通过测定而得出如下的见解。

图2是表示本发明的与非(nand)型快闪存储器的测定结果，即相对于页号的阈值电压vth的图。又，图3是表示本发明的nand型快闪存储器的测定结果，即相对于奇数的字线及偶数的字线的存储单元的阈值分布的曲线图。

图2中，nand型快闪存储器的页面p0及页面p1的存储单元位于偶数的字线wl0上，页面p2及页面p3的存储单元位于奇数的字线wl1上。并且，页面p0、页面p2、页面p4等位于偶数的位线gbl上，页面p1、页面p3、页面p5等位于奇数的位线gbl上。即，页面数与字线编号、位线编号的关系如下。

[表1]

如自图2及图3的图所表明，可知以下事项。

(1)相对于偶数的字线或奇数的字线，阈值电压vth具有大致相同的值，但因半导体芯片制造上的差异而稍有不同。

(2)针对位线gbl，相对于相互邻接的偶数或奇数的位线，阈值电压vth周期性地发生变化。

(3)相对于页号，阈值电压vth周期性地发生变化。

本发明基于上述见解，提出本实施方式的擦除方法如下。

图4是表示本发明的实施方式的nand型快闪存储器的构成例的方块图。在图4中，本实施方式的nand型快闪存储器的构成包括存储单元阵列10、控制所述存储单元阵列10的动作的控制电路11、列解码器(rowdecoder)12、高电压产生电路13、页面缓冲电路(pb)14、行解码器(columndecoder)15、存储寄存器(memoryregister)16、命令寄存器(commandregister)17、地址寄存器(addressregister)18、动作逻辑控制器19、数据输入输出缓冲器50、数据输入输出端子51及控制信号输入端子53。此外，52为数据线。

页面缓冲电路14包括为了进行规定的页面单位的数据写入及读取，针对位线gbl的每组(gble、gblo)而设置的感测放大电路(sa)及数据锁存电路(datalatchcircuit)。此外，感测放大电路(sa)包括包含锁存电路(l2)在内的若干个元件。

存储单元阵列10的各存储单元串(string)连接于选择栅极线sgd与位线gbl的各交叉点，存储单元串mc的各存储单元连接于多个字线wl，为了进行存储单元阵列10的字线wl及位线gbl的选择，分别设置有列解码器12及行解码器15。控制电路11进行数据写入、擦除及读取的程序控制。存储寄存器16连接于控制电路11，预先储存有读取、写入及擦除的动作所需要的参数(模型数据(modesetdata))，在电源导通时通过控制电路11自存储单元阵列中的熔丝数据储存区域读取而加以设定。由控制电路11控制的高电压产生电路13产生用于数据改写、擦除、读取的经升压的高电压或中间电压。

数据输入输出缓冲器50用于数据的输入输出及命令与地址信号的输入。即，经由输入输出缓冲器50、数据线52及锁存电路(l2)14b，在输入输出端子51与页面缓冲电路14之间进行数据的转送。自输入输出端子51输入的地址信号保持在地址寄存器18中，并发送至列解码器12及行解码器15加以解码。自输入输出端子51也输入动作控制的命令。所输入的命令经解码而保持在命令寄存器17，由此对控制电路11进行控制。将芯片致能信号ceb、命令锁存致能信号cle、地址锁存致能信号ale、写入致能信号web、读取致能信号reb等外部控制信号经由控制信号输入端子53撷取至动作逻辑控制器19，并根据动作模式产生内部控制信号。内部控制信号是用于输入输出缓冲器50中的数据锁存、转送等的控制，其被发送至控制电路11，进而进行动作控制。

图5是表示图4的快闪存储器的数据擦除时的各电极的施加电压的纵剖面图。图5中，p型半导体基板1、n阱2及p阱3以及各电极是与图1同样地形成，但特征为在以下方面不同。

(1)对虚拟字线dwls施加电压vdwl1来代替电压vdwl。

(2)对虚拟字线dwld施加电压vdwl2来代替电压vdwl。

(3)对边缘区域的字线wl0、字线wl1施加电压vea、电压veb，对边缘区域的字线wl30、字线wl31施加电压vec、电压ved。

(4)对边缘区域以外的偶数的字线wl2、字线wl4、……、字线wl28施加电压vee。

(5)对边缘区域以外的奇数的字线wl1、字线wl3、……、字线wl29施加电压veo。

此处，施加电压的一例如下。

vea＝ved＝0v～0.5v

veb＝vec＝0v～0.5v

vee＝0.3v～0.5v

veo＝0.3v～0.5v

vers＝15v～25v

因此，鉴于图2及图3的见解，奇数的字线用施加电压veo较佳为以较偶数的字线用施加电压vee例如低0.1v～0.5v的方式而设定。在图1的现有例中，电压vea是用于边缘区域中的最边缘的两根字线wl0、字线wl31，边缘区域以外的字线的施加电压是在偶数或奇数上无电压差地施加有电压vee，但在本实施方式中，则考虑到图2及图3的见解的效果，特征在于边缘区域以外的中央区域的字线的施加电压是依存于偶数或奇数具有电压差而施加有电压vee、电压veo。

又，在本实施方式中，在存储器阵列的缘端部的两边缘区域的各两根字线wl0、字线wl1、字线wl30、字线wl31上，分别使用与中央区域的字线的施加电压vee、施加电压veo不同的施加电压。此处，是设为存储器阵列的缘端部的两边缘区域的各两根字线wl0、字线wl1、字线wl30、wl31，但本发明并不限定于此，也可在各两端在一根或三根字线上使用与中央区域的字线的施加电压vee、施加电压veo不同的施加电压。在本实施方式中已揭示在存储单元串mc上连接32存储单元的情况，但并不限定于此，也可为64存储单元等更大的串联数，此时边缘区域也变大。此外，如图5所示，字线wl0是经由虚拟字线dwls与选择栅极线sgs邻接而设置，字线wl31是经由虚拟字线dwld与选择栅极线sgd邻接而设置。并且，缘端部的字线也可如本实施方式般除了wl0、wl31以外，也可包含字线wl1、字线wl30。

图6是表示图4的快闪存储器的数据擦除程序时的验证动作的电路图。在图6中，mc是nand型存储单元串，blse是偶数的位线gbl0、位线gbl2、……的选择信号，blso是奇数的位线gbl1、位线gbl3、……的选择信号。

此处，存储单元串mc的活性层区域的宽度及浮动栅极的宽度存在如上所述，因双重图案化而具有偶数及奇数的依存性的差异，此差异也会对擦除时的阈值电压vth造成影响。图2的图的数据虽然其差异小，但大大依存于快闪存储器芯片的晶片及/或晶片批组(lot)。所述差由于字线wl为共用，因此无法通过擦除时的字线电压vwl来补偿。所述差可通过改变验证的条件设定来补偿。例如，验证时的字线电压vwl较佳为在偶数页面与奇数页面之间进行变更。作为其他方法，可利用通常的数据读取时(使源极线接地，自页面缓冲电路14对位线进行预充电而读取数据)的位线gbl的放电时间、或逆向读取时(在gbl＝0v时自源极线sl对位线进行充电)的位线gbl的充电时间来实质上补偿所述差。或者，也可利用对位线进行预充电而读取数据的数据读取时的位线的预充电时间，或利用对位线进行预充电而读取数据的数据读取时的位线的感测电压来补偿所述差。

即，在本实施方式中，在擦除数据程序时的验证条件也可以如下方式来设定，即，针对偶数的位线的存储单元与奇数的位线的存储单元使如下条件之中的至少一个不同：

(1)字线电压vwl；

(2)对位线进行预充电而读取数据的数据读取时的位线的放电时间；

(3)在逆向数据读取时当自源极线进行充电而进行数据读取的位线的充电时间；

(4)对位线进行预充电而读取数据的数据读取时的位线的预充电时间；以及

(5)对位线进行预充电而读取数据的数据读取时的位线的感测电压。

图6表示通过所述逆向读取而进行的奇数页面的验证，擦除时的验证(数据已擦除时的确认)是分成奇数页面的验证与偶数页面的验证两个动作。例如，将某字线电压vwl设定为0v以进行偶数页面的验证，且设定为例如0.2v以进行奇数页面的验证。即，其原因在于根据图2的图的特性，奇数页面的擦除慢于偶数页面的擦除。

图7是表示用于图4的快闪存储器的晶片测试处理的流程图。以下，一面参照图7来记载电压设定的一例，一面对所述晶片测试处理进行说明。

在图7的步骤s1中，对所有存储单元串mc编程为数据「0」而测定写入时间。本步骤兼作用以在下一个步骤中测定擦除特性的前处理，但所述写入时间数据是用于确定写入条件设定的参数，与擦除的参数无关。

具体而言，利用增量阶跃脉冲编程(incrementalsteppulseprogram，ispp)法，对存储单元阵列10之中的若干个块的所有页面测定以下各项而计算出实际使用的写入开始电压vstart。此处，记录存储单元最初的10位的阈值超过验证电压pv时的字线电压vpn，开始电压vstart是由例如开始电压vstart＝电压vpn的平均值-2v来确定。此外，在本例中是使用所有页面的电压vpn的平均值，但本发明并不限定于此，也可使用所有页面的电压vpn的最小值。

在步骤s2中擦除若干个块的存储单元串mc的数据(vth＜0v)而对四个情况a～情况d测定阈值电压vth。此处，四个情况如下。

(情况a)偶数的字线、偶数的位线。

(情况b)偶数的字线、奇数的位线。

(情况c)奇数的字线、偶数的位线。

(情况d)奇数的字线、奇数的位线。

具体而言，针对若干个块测定以下各项并利用其平均值计算出实际使用的偏位(offset)值。首先，利用增量阶跃脉冲擦除(incrementalsteppulseerase，ispe)法，例如利用开始电压vstart＝14v、阶跃电压vstep＝0.2v、擦除验证电压ev＝0v消除数据，直至页面32(存储器串的中央的wl线)的50％的位的阈值电压vth达到0v以下为止。然后，对所述四个情况测定位的阈值电压vth，所述位具有第10大的阈值电压vth。具体顺序如下。

(1)读取页面0的数据，测定所述第10大的阈值电压vth的平均值作为vth0。此处，可获得若干个块的页面0的数据，因此加入取平均值的操作。(以下相同)

(2)读取页面1的数据，测定所述第10大的阈值电压vth的平均值作为vth1。

(3)读取页面2的数据，测定所述第10大的阈值电压vth的平均值作为vth2。

(4)读取页面3的数据，测定所述第10大的阈值电压vth的平均值作为vth3。

(5)读取页面4、页面8、页面12、……、页面56的数据，测定所述第10大的阈值电压vth的平均值作为情况a的阈值电压vthee。

(6)读取页面5、页面9、页面13、……、页面57的数据，测定所述第10大的阈值电压vth的平均值作为情况b的阈值电压vtheo。

(7)读取页面6、页面10、页面14、……、页面58的数据，测定所述第10大的阈值电压vth的平均值作为情况c的阈值电压vthoe。

(8)读取页面7、页面11、页面15、……、页面59的数据，测定所述第10大的阈值电压vth的平均值作为情况d的阈值电压vthoo。

(9)读取页面60的数据，测定所述第10大的阈值电压vth的平均值作为vth60。

(10)读取页面61的数据，测定所述第10大的阈值电压vth的平均值作为vth61。

(11)读取页面62的数据，测定所述第10大的阈值电压vth的平均值作为vth62。

(12)读取页面63的数据，测定所述第10大的阈值电压vth的平均值作为vth63。

其次，基于在步骤s3中所测定的阈值电压vth确定偏位值，在步骤s4中将确定的偏位值作为擦除电压等模型数据的一部分储存至存储寄存器16，并且结束所述处理。然后，在写入、擦除及读取的动作参数(模型数据)全部聚齐之后，将存储寄存器16的数据写入至存储单元阵列的熔丝数据储存区域。

具体而言，例如，当测定数据为vth1＝vth63＝0.5v，vth0＝vth62＝0.6v，vth2＝vth3＝vth60＝vth61＝1.2v，vthee＝0.8v，vtheo＝0.9v，vthoe＝1.1v，vthoo＝0.95v时，所述偏位值可获得vea＝0.6v，veb＝0.0v，vee＝0.3v，veo＝0.1v，vec＝0.0v，ved＝0.6v，若施加这些电压而进行擦除，则可在大致擦除后使阈值电压vth均衡化，从而将不均抑制在大致0.1v。(可去除图3中的阈值的偏离。)

这意味着擦除最慢的是vth2、vth3、vth60、vth61＝1.2v，且vthee＝0.8v的擦除速度快0.4v，因此相反地对电压vee施加0.3v而使擦除变慢。并非0.4v的原因在于，相同字线的阈值电压vtheo的存储单元的擦除会变浅，因此与此方面相适应。

此处，例如，若考虑相同字线上的vth0及vth1，则当设为vea＝0.6v时在擦除后阈值电压vth1(字线wl0、奇数的位线、页面1)加深0.1v，但若对此进行补偿，则只要将页面1的验证电压设为0.1v而非0v即可。

接着，代入这些条件而进行数据擦除，测定针对若干个块的通过擦除验证电压ev的擦除电压vep，并且将擦除开始电压vstart例如设为vep-4v。然后，将所述偏位值及擦除开始电压vstart储存至存储寄存器，从而结束擦除的特性测定及参数设定。

此处，擦除特性测定是以页面32的50％的位的阈值vth达到0v以下的点为基准，测定各页面的位的阈值，所述位具有第10大的阈值，但本发明并不限定于此，例如，也可以擦除最快的页面的99％的位达到例如阈值0v以下的点为基准，或针对各页面测定相当于3σ的位达到阈值0v以下的擦除电压而使用。又，是将阶跃电压设为0.2v，但如下方法也较佳，即，首先以0.5v开始，在接近于目标值之后变为0.1v而提高精度。

图8是表示用于图4的快闪存储器的电源导通时处理的流程图。在图8的步骤s11中，当将电源导通时，控制电路11自存储单元阵列的熔丝数据储存区域读取模型数据，并转送至存储寄存器16加以储存。然后，在步骤s12中，自存储寄存器16读取擦除电压等的模型数据，将所读取的模型数据设定为动作条件而使存储器运行。

如以上所说明，根据本实施方式，在偶数的字线及奇数的字线上利用不同的字线电压来擦除数据，因此可根据数据擦除的阈值电压特性进行数据擦除，从而与现有技术相比能够以高精度最佳化地擦除数据。

此处，现有的擦除是对已写有数据的块施加擦除电压，即，存储单元是在数据为1(擦除状态)的单元及数据为0(写入状态)的单元混合存在的状态下施加有擦除电压。在fn隧道效应中，虽说擦除后的阈值不依存于初始的阈值来确定，但残留有浮动栅极间的耦合的效应，因此并不完善。因此，如图9的擦除前预先写入处理所示，进行擦除前写入(s21)，并施加擦除电压并反复进行验证(s22)。由此，使擦除电压施加前的阈值大概相一致，由此可进一步提高擦除后的阈值分布的均匀性。擦除前写入不需要验证，并且是选择所有字线来进行，因此大约100微秒即可完成，擦除为2毫秒左右，因此大致不成问题。

在以上的实施方式中，已对nand型快闪存储器进行了说明，但本发明并不限定于此，而可应用于应用有双重图案化技术的或非(notor，nor)型快闪存储器等各种非易失性半导体存储设备中。

在以上的实施方式中，控制电路10是通过对存储单元阵列的规定的块施加规定的擦除电压来进行数据的擦除，但本发明并不限定于此，在例如nor型快闪存储器等各种非易失性半导体存储设备中，也可通过对存储单元阵列的规定区域施加规定的擦除电压来进行数据的擦除。

在以上的实施方式中，也可针对擦除时的位线的施加电压，将偶数的位线设为偶数的全局位线，将奇数的位线设为奇数的全局位线。

本发明与专利文献1～专利文献5的不同点。

本发明的特征在于在偶数的字线及奇数的字线上利用不同的字线电压来对数据进行擦除动作，但在专利文献1～专利文献5中关于所述特征，既无揭示也无暗示。

[产业上的可利用性]

如以上所详述，与本发明的现有技术相比可使应用有双重图案化技术的非易失性半导体存储设备的擦除动作最佳化。