一种基于动态电阻单元的伪差分式半导体只读存储阵列的制作方法

本发明涉及半导体存储器设计技术领域，特别涉及一种半导体只读存储器存储阵列。

背景技术：

半导体只读存储器一般由地址译码器、存储阵列和灵敏放大器组成，其中存储阵列包括排列成行与列阵列的多个存储器单元。每个存储器单元包括一个晶体管，将一给定行中各个晶体管的栅极连接至字线，将一给定列中各个晶体管的漏端连接至位线。为了读取每个存储器单元的状态，一般将各个字线预充电至某一个电压，并读取位线上的电压来判断存储的数据是“1”或“0”。通过检测位线的电压来感应存储的数据，通常需要等候一定的稳定时间才能判读存储的数据。随着存储单元的增加，位线上的寄生电容需要更多的稳定时间，成为存储器的存取速度瓶颈。

技术实现要素：

(一)要解决的技术问题

有鉴于此，本发明的目的在于，提供一种基于动态电阻单元的伪差分式半导体只读存储阵列，能够快速读取存储数据，通过采用差分形式位线，提供动态电阻，并降低位线上电压摆幅，从而减少对寄生电容充电时间，解决只读存储器存取速度上的瓶颈。

(二)技术方案

为了达到上述目的，本发明提供一种基于动态电阻单元的伪差分式半导体只读存储阵列，包括存储阵列单元、预充电单元、差分灵敏放大器，其特征在于，还包括动态电阻单元；存储阵列单元中每个存储单元由一个晶体管构成，晶体管漏极与差分位线相连，栅极与字线相连，源极接地；差分位线上端在位选信号的控制下经动态电阻单元输出给差分灵敏放大器，差分位线下端连接预充电单元。

其中，差分位线可分为同相位线或反相位线；与同相位线相连，则存储的数据是逻辑电平“0”；若与反相位线相连，则存储的是逻辑电平“1”。

其中，预充电单元用于在预充电期间给位线和电源(VDD)之间提供一条充电通路，将差分位线正反相端都预充电到VDD，在求值期间位线与预充电单元的连接断开。

其中，动态电阻单元在预充电期间将存储单元与差分灵敏放大器单元的连接节点充电到VDD，在求值期间动态电阻单元断开，不影响存储单元与差分灵敏放大器单元之间的信号传递。

(三)有益效果

本发明提供的基于动态电阻单元的伪差分式半导体只读存储阵列具有的积极效果在于：

(1)采用动态电阻单元，加速存储单元的充放电，有利于减小存储器的存取时间。

(2)通过采用差分位线，增强对共模噪声的抑制，并且提供差分形式输出电压，有利于提供存储器的工作电路并简化电路。

附图说明

图1是本发明的一个实施例的基于动态电阻单元的伪差分式半导体只读存储阵列的示意图；

图2是本发明的一个实施例的基于动态电阻单元的伪差分式半导体只读存储阵列的读取数据的时序图；

图3是本发明的一个实施例的基于动态电阻单元的伪差分式半导体只读存储阵列的预充电等效电路图；

图4是本发明的一个实施例的基于动态电阻单元的伪差分式半导体只读存储阵列的求值期间“0”单元被选中的等效电路图；

图5是本发明的一个实施例的基于动态电阻单元的伪差分式半导体只读存储阵列的求值期间“1”单元被选中的等效电路图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明自，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。

图1是本发明的一个实施例的基于动态电阻单元的伪差分式半导体只读存储阵列的示意图，由存储阵列单元、预充电单元、动态电阻单元和差分灵敏放大器组成。存储单元由一个MOS晶体管组成，同一行的存储单元栅极连接到字线WL(这里的WL包括WL₀-WL_n，每次读取数据时只有一根字线为高电平，其他位线为低电平)。存储单元源极与地相连，存储单元漏极若与差分位线中同相位线BL(这里的BL包括BL₀～BL_n)相连，即存储的是逻辑电平“0”，如储单元0所示；反之，若与差分位线中反相位线相连则存储的是逻辑电平“1”，如存储单元1所示。

为了减少位线上电容的充电时间，本发明在差分位线上引入cascode晶体管，意思是在一个晶体管上面级联的晶体管，比如图1中的M6和M7都属于此种晶体管。实现在保持差分位线上电流差不变情况下，减小位线上电压变化摆幅。假如存储单元0被选中，则同相位线BL_n-1电压被拉低，而反相位线电压并没有出现下降，而是保持不变。位线BL_n-1和上信号不是真正的差分形式，故称该类型存储器是伪差分式只读存储器。伪差分式只读存储阵列优点有三点。首先，存储器中的数据由存储单元中晶体管漏极与同相位线BL或与反相位线相连决定。只要通过判断差分位线的电压差是正还是负，即可得到存储的数据是逻辑电平“1”还是“0”。从而保证存储阵列每一行晶体管数量相等。对于行地址译码器而言，每一个行地址译码器的负载相同，有利于简化电路设计；其次，伪差分式只读存储阵列采用差分位线，提高对共模噪声的抑制能力；最后，伪差分只读存储阵列提供差分输出，增强输出信号摆幅，有利于下一级电路设计。

图2是本发明的一个实施例的基于动态电阻单元的伪差分式半导体只读存储阵列的读取数据的时序图。

图3是本发明的一个实施例的基于动态电阻单元的伪差分式半导体只读存储阵列的预充电等效电路图。其中字线WL(WL₀-WL_n)。在预充电期间，时钟信号(CLK)，时钟控制信号(CLKS)、位选信号(BS)和字线(WL)均为低电平，由于CLK和CLKS均为低电平，此时M0、M1、M2、M3、M10、M11、M12和M13均处于导通状态，可以等效为小电阻。位选信号(BS)和行选信号(WL)均为低电平，所以M4、M5、M6和M7此时断开，可以等效为大电阻，可以看出在预充电期间差分位线以及差分灵敏放大器的输入端均被充电到高电平，这可以提高求值期间位线上的电流变化以及提高差分灵敏放大器的灵敏度，从而提高反应速度。

在求值期间，时钟信号(CLK)，时钟控制信号(CLKS)为高电平，相对应的MOS管关断，通过位选信号和字线的高低电平选择相应的存储单元。

图4是本发明的一个实施例的基于动态电阻单元的伪差分式半导体只读存储阵列的求值期间“0”单元被选中的等效电路图。此时时钟信号(CLK)，时钟控制信号(CLKS)、位选信号(BS)均为高电平，M0、M1、M2、M3、M10、M11、M12和M13均处于关断状态。如图4表述的是“0”单元对应的字线(WL_n)为高电平而WL₀～WL_n-1均为低电平，表示“0”单元被选中，此时与同相位线BL_n相连的MOS管导通，等效为一个小的电阻，将BL_n拉到地点位，从而同相位线BL_n的电位低于反向位线的电位，输出为低电平。

图5是本发明的一个实施例的基于动态电阻单元的伪差分式半导体只读存储阵列的求值期间“1”单元被选中的等效电路图。此时时钟信号(CLK)，时钟控制信号(CLKS)、位选信号(BS)均为高电平，M0、M1、M2、M3、M10、M11、M12和M13均处于关断状态。如图5所示，当字线(WL_n-1)为高电平WL₀～WL_n-2和WL_n均为低电平时，表示“1”单元被选中，此时与反向位线相连的MOS管开启，将反向位线拉到地电位，从而同相位线的电位高于反向位线的电位，输出为1。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。