存储器阵列的操作方法与流程

本发明是有关于一种存储器阵列的操作方法，且特别是有关于一种nand闪存的操作方法。

背景技术：

随着集成电路中元件的关键尺寸逐渐缩小至制程技术所能感知的极限，设计者已经开始寻找可达到更大存储器密度的技术，借以达到较低的位成本(costsperbit)。目前正被关注的技术包括与非门存储器(nandmemory)及其操作。然而，邻近存储单元的状态会受彼此干扰(disturbance)而影响性质。特别当趋势朝向缩小存储单元的尺寸与间距时，问题会变得更加严重。

技术实现要素：

本发明有关于一种存储器阵列的操作方法。

根据本发明的一方面，提出一种存储器阵列的操作方法。存储器阵列包括一第一存储单元、一第二存储单元及一第三存储单元，共享一栅极并沿着栅极的延伸方向依序配置。存储器阵列的操作方法包括以下步骤。提供一第一偏压至第一存储单元的一信道，以编程第一存储单元。提供一第二偏压至第二存储单元的一信道，以禁止编程第二存储单元。提供一第三偏压至第三存储单元的一信道，以编程或禁止编程第三存储单元。第一偏压与第三偏压不相同。

根据本发明的另一方面，提出一种存储器阵列的操作方法，其包括以下步骤。提供一第一位线偏压以使一第一存储器串列的一第一存储单元为编程状态。提供一第二位线偏压以使一第二存储器串列的一第二存储单元为禁止编程状态。提供一第三位线偏压以使一第三存储器串列的一第三存储单元在编程状态或禁止编程状态。第一位线偏压不同于第三位线偏压。第一存储单元、第二存储单元与第三存储单元在存储器阵列的一分页上依序配置。

为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合所附附图，作详细说明如下：

附图说明

图1示出了根据一实施例的存储器阵列。

图2示出了根据一实施例的存储器阵列的部分结构。

图3示出了根据一实施例的操作方法。

图4示出了根据一实施例的操作方法。

图5示出了根据一实施例的操作方法。

图6示出了根据一实施例的操作方法。

图7示出了根据一比较例的操作方法。

附图标记说明：

102、104、106、108、110、112：位线

222、224、226、228、330、350：栅极

352：源极

404、406、408、410、412：存储单元

504、506、508、510、512：浮动栅

p、p′：编程状态

i：禁止编程状态。

具体实施方式

本发明的实施例提出一种存储器阵列的操作方法，其能提升装置的性质。

需注意的是，本发明并非显示出所有可能的实施例，未于本发明提出的其他实施方式也可能可以应用。再者，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅用作叙述实施例，而非用于限缩本发明保护范围。另外，实施例中的叙述，例如细部结构、制程步骤和材料应用等等，仅为举例说明，并非对本发明欲保护的范围做限缩。实施例之步骤和结构各细节可在不脱离本发明的精神和范围内根据实际应用制程的需要而加以变化与修饰。以下是以相同/类似的符号表示相同/类似的元件做说明。

实施例中，使相同分页(page)(例如一栅极或字线延伸方向)上一被禁止编程的存储单元相反侧的两个存储单元其中一个具有较高的通道偏压，其能帮助抬起该被禁止编程的存储单元的信道位能，因此能稳定禁止编程的状态。举例来说，使一被禁止编程的存储单元相反侧的两个存储单元其中一个为禁止编程状态，同时另一个存储单元为编程状态。或者，使一被禁止编程的存储单元相反侧的两个存储单元分别借由不同的信道/位线偏压成为编程状态，其中一个偏压大于另外一个。

以下例举一些实施例说明根据本发明的存储器阵列的操作方法。为使本发明清楚地被理解，以下说明中元件的命名根据讨论操作方法的区块、施加偏压及/或存储单元状态而定。举例来说，偏压v1亦可称作第一偏压或第一位线偏压，对应于偏压v1的存储单元亦可称作第一存储单元或对应于第一存储器串列的第一存储单元。以此类推。

图1示出了根据一实施例的存储器阵列。举例来说，数个nand串列分别对应不同的位线(或信道)102、104、106、108、110、112，且存储单元(例如404、406、408、410、412等)定义在位线102、104、106、108、110、112与栅极222、224、226、228之间。nand串列的存储单元串列组两侧可耦接对应于栅极330、350的串列选择晶体管。nand串列相对于位线102、104、106、108、110、112的一末端可耦接至源极352。

图2示出了图1的存储器阵列中位在相同分页上，共享栅极224并沿着栅极224的延伸方向排列的存储单元404、406、408、410、412部分。存储单元404、406、408、410、412定义在栅极224与位线104、106、108、110、112的交错处。存储器阵列可包括介电质(例如记忆膜，未显示)配置在栅极224、位线104、106、108、110、112与浮动栅504、506、508、510、512之间。介电质(或记忆膜)可包括氧化硅、氮化硅等合适的材料，例如ono、onono等记忆结构等。

图7示出了一比较例的操作方法。存储单元404与存储单元408借由位线/信道的偏压(0v)而处在编程状态p。借由位线/信道偏压(3.3v)处在禁止编程状态i的存储单元406，其受到两侧皆借由低偏压0v而处在编程状态p的存储单元404与存储单元408影响，使得通道位能(channelpotential)的抬升(boost)程度降低，如图所示，接地偏压等位能线(ground-biasedequal-potentialline)深度变浅，这会压缩耗尽深度(depletiondepth)并提高电场，而提高漏电流并降低抬高的通道位能，因此禁止状况会变得不稳定。位线之间的寄生电容也会降低位能抬起率。

请参照图3，在根据一实施例的操作方法中，(第一)存储单元404借由提供至位线104(对应于第一存储器串列的信道或第一位线)的一偏压(第一偏压或第一位线偏压)v1而被编程，处在编程状态p。(第二)存储单元406借由提供至位线106(对应于第二存储器串列的信道或第二位线)的一偏压(第二偏压或第二位线偏压)v2而被禁止编程，处在禁止编程状态i。(第三)存储单元408借由提供至位线108(对应于第三存储器串列的信道或第三位线)不同于偏压v1的一偏压(第三偏压或第三位线偏压)v3而被编程，处在编程状态p′。一实施例中，举例来说，偏压v2大于偏压v1与偏压v3，偏压v3大于偏压v1。偏压v1可为正电压或0v。一实施例中，举例来说，偏压v1为0v，偏压v2为vcc，例如3.3v，且偏压v3为1v。在编程状态p′的存储单元408，其比偏压v1高的偏压v3使得邻近存储单元406接地偏压等位能线深度变深，因而抬升存储单元406的信道位能，而能比比较例具有更稳定的禁止编程状态。

请参照图4，在根据一实施例的操作方法中，存储单元404处在编程状态p。存储单元406处在禁止编程状态i。存储单元408处在禁止编程状态i。一实施例中，举例来说，用以禁止编程存储单元406的偏压v2等于禁止编程存储单元408的偏压v3，并大于用以编程存储单元404的偏压v1。偏压v1可为正电压或0v。一实施例中，举例来说，偏压v1为0v，偏压v2与偏压v3为vcc，例如3.3v。在禁止编程状态i的存储单元408，其比偏压v1高的偏压v3使得邻近存储单元406接地偏压等位能线深度变深，因而抬升存储单元406的信道位能，而能比比较例具有更稳定的禁止编程状态。

请参照图5，在根据一实施例的操作方法中，(第一)存储单元406借由提供至位线106(对应于第一存储器串列的信道或第一位线)的一偏压v1(第一偏压或第一位线偏压)而被编程，处在编程状态p。(第二)存储单元408借由提供至位线108(对应于第二存储器串列的信道或第二位线)的一偏压v2(第二偏压或第二位线偏压)而被禁止编程，处在禁止编程状态i。(第三)存储单元410借由提供至位线110(对应于第三存储器串列的信道或第三位线)不同于偏压v1的一偏压(第三偏压或第三位线偏压)v3而被编程，处在编程状态p′。一实施例中，举例来说，偏压v2大于偏压v1与偏压v3，偏压v3大于偏压v1。偏压v1可为正电压或0v。一实施例中，举例来说，偏压v1为0v，偏压v2为vcc，例如3.3v，且偏压v3为1v。在编程状态p′的存储单元410，其比偏压v1高的偏压v3使得邻近存储单元408接地偏压等位能线深度变深，因而抬升存储单元408的信道位能，而能比比较例(图7的存储单元406)具有更稳定的禁止编程状态。

请参照图6，在根据一实施例的操作方法中，(第一)存储单元410处在编程状态p′。(第二)存储单元408处在禁止编程状态i。(第三)存储单元406处在禁止编程状态i。一实施例中，举例来说，用以禁止编程存储单元408的偏压v2等于用以禁止编程存储单元406的偏压v3，并大于用以编程存储单元410的偏压v1。偏压v1可为正电压或0v。一实施例中，举例来说，偏压v1为1v，偏压v2与偏压v3为vcc，例如3.3v。分别在编程状态p′与禁止编程状态i的存储单元410与406，其比一般造成编程状态p更高的偏压v1、v3使得邻近存储单元408接地偏压等位能线深度变深，因而抬升存储单元408的信道位能，而能比比较例(图7的存储单元406)具有更稳定的禁止编程状态。

相较于比较例，根据实施例的操作方法能对中间的存储单元造成较高程度的通道位能抬升，因此能处在较稳定的禁止编程状态。

实施例中，提供偏压v1、v2、v3的位线分别属于不同的位线群组。举例来说，位线可为依3n+1、3n+2、3n+3的排列的群组设计，或者依4n+1、4n+2、4n+3、4n+4的排列的群组设计，n＝0、1、2...等正整数。在同一群组的位线耦接至一共享的位线或电压源。

根据实施例的操作方法可应用至二维nand存储器串列或三维nand存储器串列的存储器阵列被选择的分页。

综上所述，虽然本发明已以优选实施例记载如上，然其并非用以限定本发明。本领域技术人员在不脱离本发明的精神和范围内，当可作各种更动与润饰。因此，本发明的保护范围当视后附的权利要求书所界定为准。