本发明涉及一种存储器方案，更特别地，涉及一种能够控制驱动能力的存储器接口电路及其控制方法。
背景技术：
近来，为了降低芯片的功率消耗，根据芯片的负载，芯片的供给电压被控制为具有不同的电平。然而，当供给电压变化时，芯片内的发送器(transmitter)会遭受一些驱动能力问题。因此，如何控制接口电路以避免该驱动能力问题是一个重要的课题。
技术实现要素：
有鉴于此，本发明的目的之一在于提供一种存储器接口电路及存储器接口电路的控制方法，以解决上述问题。
根据本发明的第一方面，本发明提供一种存储器接口电路，包括第一可变阻抗电路和第二可变阻抗电路。第一可变阻抗电路耦接在第一供给电压和端口之间。第二可变阻抗电路耦接在第二供给电压和所述端口之间。其中，当所述第一供给电压改变时，所述第一可变阻抗电路的阻抗和所述第二可变阻抗电路的阻抗中的至少一个响应于所述第一供给电压的改变而被控制。
根据本发明的第二方面，本发明提供一种存储器接口电路，包括可编程参考电压产生器和比较器。可编程参考电压产生器用于根据控制信号产生参考电压，所述控制信号是根据所述存储器接口电路的供给电压产生的。比较器用于比较所述参考电压和从端口接收到的信号，以产生比较信号(即重新生成所述所接收到的信号)。
根据本发明的第三方面，本发明提供一种存储器接口电路的控制方法，其中，所述存储器接口电路包括耦接在第一供给电压和端口之间的第一可变阻抗电路以及耦接在第二供给电压和所述端口之间的第二可变阻抗电路，以及，所述控制方法包括：当所述第一供给电压改变时，响应于所述第一供给电压的改变而控制所述第一可变阻抗电路的阻抗和所述第二可变阻抗电路的阻抗中的至少一个。
在上述方案中，当第一供给电压改变时，控制第一可变阻抗电路的阻抗和第二可变阻抗电路的阻抗中的至少一个，而控制了阻抗相当于控制了驱动能力，从而，本发明可以根据第一供给电压的变化来控制驱动能力。
本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本发明的这些目的及其它目的。
附图说明
图1是根据本发明一实施例示出的一种存储器系统的示意图；
图2是根据本发明一实施例示出的一种位于存储器接口电路内的驱动器的示意图；
图3(a)至图3(c)示出了阻抗组件的一些实施例；
图4(a)是根据本发明一实施例示出的一种预驱动器的示意图；
图4(b)是根据本发明一实施例示出的一种预驱动器的另一示意图；
图4(c)是根据本发明一实施例示出的一种与图4(a)和图4(b)有关的驱动器的示意图；
图5是根据本发明一实施例示出的当供给电压变化时驱动控制信号及相关信号的时序图；
图6是根据本发明一实施例示出的一种可编程延迟电路的示意图；
图7是根据本发明一实施例示出的当供给电压变化时延迟控制信号及相关信号的时序图；
图8是根据本发明一实施例示出的一种位于存储器接口电路内的接收器的示意图；
图9是根据本发明一实施例示出的当供给电压vdd变化时控制信号及相关信号的时序图。
具体实施方式
以下描述为本发明实施的较佳实施例，其仅用来例举阐释本发明的技术特征，而并非用来限制本发明的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件，所属领域技术人员应当理解，制造商可能会使用不同的名称来称呼同样的元件。因此，本说明书及权利要求书并不以名称的差异作为区别元件的方式，而是以元件在功能上的差异作为区别的基准。本发明中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。
文中所用术语“基本”或“大致”是指在可接受的范围内，本领域技术人员能够解决相应的技术问题，达到基本相同的技术效果。举例而言，“大致等于”是指在不影响结果正确性时，技术人员能够接受的与“完全等于”有一定误差的方式。
请参考图1，图1是根据本发明一实施例示出的存储器系统(memorysystem)100的示意图。如图1所示，存储器系统100包括由供给电压vdd供电的存储器控制器(memorycontroller)110和存储器模块(memorymodule)120，其中，存储器控制器110包括存储器接口电路(memoryinterfacecircuit)112，以及，存储器模块120包括存储器接口电路122、控制电路124和存储器阵列(memoryarray)126。在本实施例中，存储器控制器110和存储器模块120通过多个连接线连接，其中，所述多个连接线可以用于传送双向的(bi-directional)数据信号dq、双向的数据选通信号dqs、多个控制信号cmd、差分时钟信号clk和时钟使能信号cke。此外，在本实施例中，存储器系统100可以是易失性(volatile)存储器系统，如动态随机存取存储器(dynamicrandomaccessmemory，dram)系统，即存储器控制器110可以是dram控制器，以及，存储器模块120可以是dram模块。
当存储器系统100被实现为dram系统时，上述多个控制信号可以至少包括行地址选通信号、列地址选通信号和写使能信号。此外，如图1所示的时钟信号或控制信号可以是单向的或者双向的。
在存储器系统100的操作中，存储器控制器110用于接收来自主机或处理器的请求，以及，传送数据信号dq、数据选通信号dqs、控制信号cmd、时钟信号clk和时钟使能信号cke中的至少一部分，以访问(access)存储器模块120。此外，存储器控制器110还可以包括相关的电路，如地址译码器(addressdecoder)、处理电路、写/读缓冲、控制逻辑以及仲裁器(arbiter)，以执行相关的操作。存储器控制器110的存储器接口电路112用于输出数据信号dq、数据选通信号dqs、控制信号cmd、时钟信号clk和时钟使能信号cke至存储器模块120。存储器接口电路122用于接收来自存储器控制器110的数据信号dq、数据选通信号dqs、控制信号cmd以及时钟信号clk，以及，通过用以传送数据信号dq的连接线将数据输出至存储器控制器。控制电路124可以包括读/写控制器、行译码器和列译码器，以及，控制电路124用于接收来自存储器接口电路122的输出信号，以访问存储器阵列126。
请参考图2，图2是根据本发明一实施例示出的位于存储器接口电路112或122内的驱动器200的示意图。如图2所示，驱动器200包括第一可变阻抗电路210和第二可变阻抗电路220，其中，第一可变阻抗电路210耦接在供给电压vdd和端口(pad)230之间，以及，第一可变阻抗电路210包括并联的多个阻抗组件212_1-212_k，以及，第二可变阻抗电路220耦接在接地电压gnd和端口230之间，以及，第二可变阻抗电路220包括并联的多个阻抗组件222_1-222_k。在本发明实施例中，当供给电压vdd改变时，第一可变阻抗电路210的阻抗和第二可变阻抗电路220的阻抗中的至少一个响应于供给电压vdd的改变而被控制，从而，本发明可以根据供给电压的变化控制驱动器的驱动能力。特别地，第一可变阻抗电路210的阻抗和第二可变阻抗电路220的阻抗中的至少一个响应于供给电压vdd的改变而被控制为具有基本恒定的阻抗值时，从而稳定驱动器的驱动能力。应当说明的是，在图2所示的实施例中，以驱动器200位于存储器接口电路112中为例，端口230可以是用于传送数据信号dq、数据选通信号dqs、控制信号cmd、差分时钟信号clk或时钟使能信号cke的端口，具体地，本发明不做任何限制。但为方便描述，本发明实施例中的端口230以用于传送数据信号dq的端口为例进行说明。在本实施例中，阻抗组件212_1-212_k以及222_1-222_k可以利用p型金属氧化物半导体(p-channelmetaloxidesemiconductor，pmos)晶体管、n型金属氧化物半导体(n-channelmetaloxidesemiconductor，nmos)晶体管，或者，电阻和金属氧化物半导体(metaloxidesemiconductor，mos)晶体管来实现。以图3(a)至图3(c)为例，在图3(a)中，阻抗组件212_1-212_k中的一个或多个由nmos来实现，而阻抗组件222_1-222_k中的一个或多个也由nmos来实现；在图3(b)中，阻抗组件212_1-212_k中的一个或多个由pmos来实现，而阻抗组件222_1-222_k中的一个或多个由nmos来实现；在图3(c)中，阻抗组件212_1-212_k中的一个或多个由nmos和电阻来实现，而阻抗组件222_1-222_k中的一个或多个由nmos来实现。
在本实施例中，驱动器200位于存储器接口电路112中，以输出数据信号dq至存储器模块120，但是，这并不是对本发明的限制。在其它实施例中，驱动器200可被应用于存储器接口电路112内的任意驱动器，以输出信号至存储器模块120，或者，驱动器200可被应用于存储器接口电路122内的任意驱动器，以输出信号至存储器控制器110。举例来说，存储器接口电路112可以包括多个驱动器200，以输出数据信号dq、数据使能信号dqs、控制信号cmd、时钟信号clk和时钟使能信号cke至存储器模块120，以及，存储器接口电路122可以包括多个驱动器200，以输出数据信号dq和数据使能信号dqs至存储器控制器110。
在如图2所示的实施例中，第一可变阻抗电路210接收第一驱动控制信号(如数字信号)pu_en，以调整(或控制)第一可变阻抗电路210的阻抗。举例来说，第一驱动控制信号pu_en表示(represent)阻抗组件212_1-212_k中有多少个阻抗组件被接通(即如图3所示的pmos/nmos212_1-212_k中有多少个被接通)，以及，基于阻抗组件212_1-212_k中被接通的阻抗组件的数量，第一可变阻抗电路210的阻抗被确定，以及，阻抗组件212_1-212_k中被接通的阻抗组件的数量越大(more)，则第一可变阻抗电路210的阻抗越小(lower)。类似地，第二可变阻抗电路220接收第二驱动控制信号(如数字信号)pd_en，以调整(或控制)第二可变阻抗电路220的阻抗。举例来说，第二驱动控制信号pd_en表示阻抗组件212_1-212_k有多少个阻抗组件被接通(即如图3所示的pmos/nmos222_1-222_k中有多少个被接通)，以及，基于阻抗组件222_1-222_k中被接通的阻抗组件的数量，第二可变阻抗电路220的阻抗被确定，以及，阻抗组件222_1-222_k中被接通的阻抗组件的数量越大，则第二可变阻抗电路220的阻抗越小。
在实践中，存储器接口电路112或122还可以具有预驱动器(pre-driver)，以及，第一驱动控制信号pu_en和第二驱动控制信号pd_en通过该预驱动器控制第一可变阻抗电路210和第二可变阻抗电路220的阻抗。在一些实施例中，预驱动器耦接于第一可变阻抗电路210，用于接收数据信号dq和第一驱动控制信号，以及，至少根据第一驱动控制信号将数据信号dq分别选择性地输出至多个第一晶体管中的每一个第一晶体管的栅电极；其中，第一驱动控制信号用于指示所述多个第一晶体管中可接收到数据信号dq的数量。请参考图4(a)至图4(c)，图4(a)和图4(b)是根据本发明一实施例示出的预驱动器410和420的示意图，图4(c)是根据本发明一实施例示出的驱动器200的示意图。如图4(a)所示，预驱动器410包括多个与门(andgate)412_1-412_k，以及，与门412_1-412_k分别接收数据信号dq和第一驱动控制信号pu_en[1]-pu_en[k]，以产生信号c_1-c_k，信号c_1-c_k分别用于控制阻抗组件212_1-212_k(如图4(c)所示)。在如图4(a)所示的实施例中，预驱动器410根据第一驱动控制信号pu_en[1]-pu_en[k]将数据信号dq选择性地输出至阻抗组件212_1-212_k，以及，第一驱动控制信号pu_en[1]-pu_en[k]表示阻抗组件212_1-212_k中有多少个阻抗组件被允许接收该数据信号dq。例如，若预驱动器410所要传送的数据信号dq为第一逻辑值(如“1”)，以及，pu_en[1]、pu_en[2]、pu_en[3]均为“1”，则信号c_1、c_2以及c_3分别与数据信号dq相同，以及，端口230上的输出信号也实质上(substantially)等于数据信号dq。如图4(b)所示，预驱动器420包括多个与非门(nandgate)422_1-422_k，以及，与非门422_1-422_k分别接收数据信号dq和第二驱动控制信号pd_en[1]-pd_en[k]，以产生信号d_1-d_k，信号d_1-d_k分别用于控制阻抗组件222_1-222_k(如图4(c)所示)。在如图4(b)所示的实施例中，预驱动器420根据第二驱动控制信号pd_en[1]-pd_en[k]将数据信号dq选择性地输出至阻抗组件222_1-222_k，以及，第二驱动控制信号pd_en[1]-pd_en[k]表示阻抗组件222_1-222_k中有多少个阻抗组件被允许接收该数据信号dq。应当说明的是，图4(a)和图(b)所示的驱动器仅为一种示例，并不是对本发明的限制。
实际操作中，被接通的阻抗组件的数量不同，或者，供给电压vdd的不同，均会导致可变阻抗电路的等效阻抗不同，等效阻抗不同会造成驱动器200的驱动能力不同。本发明实施例根据供给电压vdd，通过对第一可变阻抗电路210和/或第二可变阻抗电路220进行控制，可以在供给电压vdd发生改变时控制第一可变阻抗电路210的阻抗和/或第二可变阻抗电路220的阻抗(如保持等效阻抗基本不变)，从而可以根据供给电压vdd的变化控制驱动能力(如控制驱动能力基本稳定)。
在一些实施例中，请参考图4(a)和图4(c)，若预驱动器410所要传送的数据信号dq为第一逻辑值(如“1”)，则根据供给电压vdd，控制第一可变阻抗电路210中被接通的阻抗组件(如调整第一驱动控制信号pu_en的设置)，以使得第一可变阻抗电路210的等效阻抗在供给电压vdd发生改变时保持不变，从而稳定驱动器200的驱动能力。在另一些实施例中，请参考图4(b)和图4(c)，若预驱动器420所要传送的数据信号dq为第二逻辑值(如“0”)，则根据供给电压vdd，控制第二可变阻抗电路220中被接通的阻抗组件(如调整第二驱动控制信号pd_en的设置)，以使得第二可变阻抗电路220的等效阻抗在供给电压vdd发生改变时保持不变，从而稳定驱动器200的驱动能力。
请参考图5，图5是根据本发明一实施例示出的当供给电压vdd变化时相关信号的时序图。如图5所示，最初，供给电压vdd具有第一数值vdd1，第一驱动控制信号pu_en具有设置[n1:1]，以确定阻抗组件212_1-212_k中被接通的阻抗组件的数量，第二驱动控制信号pd_en具有设置[m1:1]，以确定阻抗组件222_1-222_k中被接通的阻抗组件的数量，时钟使能信号cke处于第一预设电平(如高电平)，时钟信号clk被输出至存储器模块120，以及，存储器控制器110运行良好，以访问存储器模块120。然后，当电源管理集成电路(powermanageintegratedcircuit，pmic)想要改变存储器控制器110和存储器模块120的供给电压vdd以省电时，存储器控制器110将禁能时钟使能信号cke(如使得时钟使能信号cke处于第二预设电平(如低电平))，以及，停止输出时钟信号clk至存储器模块120，然后，电源管理集成电路(pmic)将供给电压vdd改变为具有第二数值vdd2。在供给电压vdd变化之后，存储器控制器110可以发送具有另一设置[n2:1]的第一驱动控制信号pu_en，以确定阻抗组件212_1-212_k中被接通的阻抗组件的另一数量，使得第一可变阻抗电路210的等效阻抗不变，以及，存储器控制器110也可以发送具有另一设置[m2:1]的第二驱动控制信号pd_en，以确定阻抗组件222_1-222_k中被接通的阻抗组件的另一数量，例如，使得第二可变阻抗电路220的等效阻抗维持基本不变。最后，存储器控制器110使能时钟使能信号cke，以及输出时钟信号clk，以访问存储器模块120。
在如图5所示的实施例中，当供给电压vdd从vdd1减小为vdd2时，由于阻抗组件中晶体管的漏-源电压(vds)减小，第一可变阻抗电路210的阻抗增大，以及，驱动器200的驱动能力降低。因此，第一驱动控制信号pu_en可以具有不同的设置，以增加阻抗组件212_1-212_k中被接通的阻抗组件的数量，进而以补偿驱动能力。举例来说，当供给电压vdd为1v(即vdd1＝1v)时，假设阻抗组件212_1-212_k中的每一个为100ω，第一驱动控制信号pu_en具有设置[n1:1]，以接通阻抗组件212_1-212_k中的5个阻抗组件(例如，阻抗组件212_1-212_5被接通，而其它的阻抗组件被断开)，则第一可变阻抗电路210的等效阻抗是20ω。然后，当供给电压vdd改变为0.5v(即vdd2＝0.5v)时，阻抗组件212_1-212_k中的每一个可以被增大为200ω，第一驱动控制信号pu_en可以具有设置[n2:1]，以接通阻抗组件212_1-212_k中的10个阻抗组件(例如，阻抗组件212_1-212_10被接通，而其它的阻抗组件被断开)，以使得第一可变阻抗电路210具有相同的等效阻抗20ω。
通过利用上述实施例，存储器接口电路112或122的驱动能力将不会由于供给电压vdd的变化而受到影响，以及，访问质量将更加稳定。
在一实施例中，当驱动器200位于存储器模块120(如dram模块)内的存储器接口电路122中时，以及，在图2所示的驱动器200不发送数据至其它装置(如dram控制器)的时间段期间，换言之，在用于接收来自其它装置(如存储器控制器110)的时间段期间，驱动器200(即包括第一可变阻抗电路210和第二可变阻抗电路220的驱动器)可被配置为用作终端电阻(on-dietermination，odt)，以提高数据总线上的信号完整度，以及，存储器模块120可以重新应用zq校准(zqcalibration，亦可称作阻抗校准)，以对终端电阻进行校准，调节驱动强度。应当说明的是，该zq校准可以自动执行，也可以在供给电压vdd发生改变时执行，具体地，本发明实施例不做限制。
在一实施例中，存储器接口电路112或122还可以包括可编程延迟电路(programmabledelaycircuit)，以响应于供给电压vdd的变化而调整数据信号的延迟量，使数据信号对齐(align)。请参考图6，图6是根据本发明一实施例示出的可编程延迟电路610的示意图。如图6所示，可编程延迟电路610用于延迟数据信号dq，以产生延迟后的数据信号至图4(a)所示的预驱动器410，其中，可编程延迟电路610的延迟量是基于延迟控制信号d[p:1]确定的，延迟控制信号d[p:1]是响应于供给电压vdd产生的。
请参考图7，图7是根据本发明一实施例示出的当供给电压vdd变化时相关信号的时序图。如图7所示，最初，供给电压vdd具有第一数值vdd1，延迟控制信号d[p:1]具有设置[p1:1]，以确定可编程延迟电路610的第一延迟量，时钟使能信号cke处于第一预设电平(如高电平)，时钟信号clk被输出至存储器模块120，以及，存储器控制器110运行良好，以访问存储器模块120。然后，当电源管理集成电路(pmic)想要改变存储器控制器110和存储器模块120的供给电压vdd以省电时，存储器控制器110将禁能时钟使能信号cke(如使得时钟使能信号cke处于第二预设电平(如低电平))，以及，停止输出时钟信号clk至存储器模块120，然后，电源管理集成电路(pmic)将供给电压vdd改变为具有第二数值vdd2。在供给电压vdd变化之后，存储器控制器110可以发送具有另一设置[p2:1]的延迟控制信号d[p:1]，以确定可编程延迟电路610的第二延迟量。最后，存储器控制器110使能时钟使能信号cke以及输出时钟信号clk，以访问存储器模块120。
在一实施例中，当供给电压vdd减小时，驱动器的驱动能力降低，因此，延迟控制信号d[p:1]可以控制可编程延迟电路610具有较小的延迟量。
请参考图8，图8是根据本发明一实施例示出的位于存储器接口电路112或122内的接收器800的示意图。如图8所示，接收器800包括可编程参考电压产生器(programmablereferencevoltagegenerator)810和比较器820，其中，可编程参考电压产生器810用于基于控制信号v[j:1]产生参考电压vref，控制信号v[j:1]是响应于供给电压vdd产生的，以及，比较器820用于比较从端口830接收到的数据信号dq和参考电压vref，以产生比较信号，即重新生成(re-generate)数据信号dq’。
在本实施例中，接收器800位于存储器接口电路122中，以接收数据信号dq至存储器模块120，但这不是对本发明的限制。在其它实施例中，接收器800可以被应用于存储器接口电路112内的任意接收器，以接收来自存储器模块120的信号，或者，接收器800可以被应用于存储器接口电路122内的任意接收器，以接收来自存储器控制器110的信号。举例来说，存储器接口电路112可以包括多个接收器800，以从存储器模块120接收数据信号dq和数据选通信号dqs；以及，存储器接口电路122可以包括多个接收器800，以从存储器控制器110接收数据信号dq、数据选通信号dqs、控制信号cmd、时钟信号clk以及时钟使能信号cke。在一些实施例中，存储器接口电路被应用在动态随机存取存储器模块中，以及，当供给电压改变时，可编程参考电压产生器810从动态随机存取存储器控制器接收所述控制信号，以改变所述参考电压的电平。
请参考图9，图9是根据本发明一实施例示出的当供给电压vdd变化时相关信号的时序图。如图9所示，最初，供给给电压vdd具有第一数值vdd1，控制信号v[j:1]具有设置[j1:1]，以使得可编程参考电压产生器810输出第一参考电压，时钟使能信号cke处于第一预设电平(如高电平)，时钟信号clk被输出至存储器模块120，以及，存储器控制器110运行良好，以访问存储器模块120。然后，当电源管理集成电路(pmic)想要改变存储器控制器110和存储器模块120的供给电压vdd以省电时，存储器控制器110将禁能时钟使能信号cke(如使得时钟使能信号cke处于第二预设电平(如低电平))，以及，停止输出时钟信号clk至存储器模块120，然后，当电源管理集成电路(pmic)将供给电压vdd改变为具有第二数值vdd2。在供给电压vdd改变之后，存储器控制器110可以发送具有另一设置[j2:1]的延迟控制信号v[j:1]，以使得可编程参考电压产生器810输出第二参考电压。最后，存储器控制器110使能时钟使能信号cke以及输出时钟信号clk，以访问存储器模块120。
在一实施例中，当供给电压vdd减小时，参考电压vref减小，以使得比较器820精确地重新生成数据信号dq’。通常，现有技术中将参考电压vref固定为vdd/2，然而，当参考电压vdd发生改变时，通过比较器820的操作不一定能够正确地解析出发送器侧原本所传送的数据信号的真正电平，而本发明实施例可以响应供给电压vdd的变化来自动调整参考电压vref，能够精确地生成发送器侧原本所传送的数据信号的真正电平。
综上所述，在本发明实施例中，当供给电压vdd改变时，驱动器、可编程延迟电路和/或可编程参考电压产生器的设置响应于供给电压vdd的改变而被调整。因此，驱动能力不会恶化，以及，访问质量将更加稳定。
在不脱离本发明的精神以及范围内，本发明可以其它特定格式呈现。所描述的实施例在所有方面仅用于说明的目的而并非用于限制本发明。本发明的保护范围当视所附的权利要求所界定者为准。本领域技术人员皆在不脱离本发明之精神以及范围内做些许更动与润饰。