半导体器件的制作方法

文档序号:11459452
半导体器件的制造方法与工艺

本发明涉及半导体器件,特别是涉及应用于包含具备鳍片(fin)式晶体管的存储器单元、或者SOI上的存储器单元在内的半导体器件的有效技术。



背景技术:

作为能够实现电写入、电擦除的非易失性半导体存储器件,广泛使用EEPROM(Electrically Erasable Programmable Read Only Memory:电可擦可编程只读存储器)。目前广泛使用的以闪存为代表的这些存储器件,在MISFET的栅电极下具有由氧化膜包围的导电性的浮动栅电极或者陷阱性绝缘膜,将浮动栅极或者陷阱性绝缘膜中的电荷蓄积状态作为存储信息,并将该存储信息作为晶体管的阈值来读出。该陷阱性绝缘膜是指能够实现电荷蓄积的绝缘膜,作为一例举出有氮化硅膜等。通过这种相对于电荷蓄积区域注入、释放电荷而使MISFET的阈值变动(shift),使该MISFET作为存储元件进行动作。作为该闪存,有使用MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor:金属-氧化物-氮化物-氧化物-半导体)的分栅式单元。

另外,作为动作速度快、且能够实现降低漏电流及功耗以及实现微细化的电场效应晶体管,已知有鳍片式的晶体管。鳍片式的晶体管(FINFET:Fin Field Effect Transistor)例如为具有形成在衬底上的半导体层的图案作为沟道层、并具有以跨越的方式形成在该图案上的栅电极的半导体元件。

另外,作为能够抑制短沟道效应以及抑制元件偏差的半导体器件,目前使用利用了SOI(Silicon On Insulator:绝缘衬底上的硅)衬底的半导体器件。SOI衬底为在由高阻抗的Si(硅)等构成的支承衬底上形成有BOX(Buried Oxide)膜(隐埋氧化膜)、且在BOX膜上形成有主要含有Si的薄层(硅层、SOI层)的衬底。

专利文献1(日本特开2005-332502号公报)中记载有EEPROM的存储器阵列(存储器单元阵列)构造。

专利文献2(日本特开2006-041354号公报)中记载有分栅构造的MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)存储器的存储器阵列构造。

专利文献1:日本特开2005-332502号公报

专利文献2:日本特开2006-041354号公报

在EEPROM中,能够分别单独地选择存储器单元而进行擦除动作。然而,在EEPROM中,针对每个存储器单元控制阱的电位,由此实现这种以位(bit,比特)为单位的擦除动作,因此,为了分离各阱则需要很大的面积。

与此相对,在不针对每个存储器单元控制阱的电位的分栅式的MONOS存储器中,只要能够进行以位为单位的擦除动作即可,能够实现装置面积的缩小。然而,由于源极线和存储器栅极线并行设置等原因,例如需要对与源极线平行排列有多个的1行的所有存储器单元一并进行擦除动作,从而存在擦除动作时无法选择各存储器单元的问题。



技术实现要素:

本发明是鉴于上述问题而提出的,其目的在于提供一种改善性能的半导体器件,还在于通过选择MONOS存储器的各存储器单元进行擦除动作而实现具有EEPROM的存储器阵列(存储器单元阵列)构造的半导体器件的微细化。

关于其它目的和新特征,通过本说明书的记述及附图会变得明确。

若对本申请中所公开的实施方式中的、具有代表性的实施方式的概要进行简单说明,则如下所述。

作为一个实施方式的半导体器件具有在鳍片上形成的分栅式的MONOS存储器的存储器单元,当进行基于FN方式的数据擦除动作时,在不进行擦除的未被选择的存储器单元中,将漏电极的施加电压设为开放状态,并对存储器栅电极施加正电压,由此使得沟道区域产生感应电压区域。

发明效果

根据本申请中公开的一个实施方式,能够提高半导体器件的性能。能够实现具有EEPROM的存储器阵列(存储器单元阵列)构造的半导体器件的存储容量的增大以及微细化等。

附图说明

图1是表示构成本发明的实施方式1的半导体器件的存储器阵列的等效电路图。

图2是表示本发明的实施方式1的半导体器件的立体图。

图3是表示本发明的实施方式1的半导体器件的剖视图。

图4是表示本发明的实施方式1的半导体器件的剖视图。

图5是表示构成本发明的实施方式1的半导体器件的存储器阵列的等效电路图。

图6是对本发明的实施方式1的半导体器件的一部分进行剖切而示出的立体图。

图7是表示本发明的实施方式1的半导体器件的剖视图。

图8是对本发明的实施方式1的半导体器件的一部分进行剖切而示出的立体图。

图9是表示本发明的实施方式1的半导体器件的剖视图。

图10是表示本发明的实施方式2的半导体器件的剖视图。

图11是表示本发明的实施方式2的半导体器件的剖视图。

图12是表示比较例的半导体器件的剖视图。

图13是表示比较例的半导体器件的剖视图。

图14是表示比较例的半导体器件的剖视图。

附图标记说明:

BX 隐埋氧化膜

CG 控制栅电极

DR 漏极区域

EI 元件隔离区域

FI 鳍片

GF 栅极绝缘膜

IV 感应电压区域

MC、MC1~MC16 存储器单元

MG 存储器栅电极

NT 氮化硅膜

ON ONO膜

OX1、OX2 氧化硅膜

SB 半导体衬底

SL 半导体层

SR 源极区域

VA 电压施加区域

Vb、Vcg、Vd、Vmg、Vs 电压

WL 阱

具体实施方式

以下,基于附图对本发明的实施方式进行详细说明。其中,在用于对实施方式进行说明的所有附图中,对具有相同功能的部件标注相同的附图标记并将其重复的说明省略。另外,在以下实施方式中,除了特别必要时以外,原则上不重复对同一或同样的部分的说明。

(实施方式1)

<关于半导体器件的构造>

以下,利用图1~图9对本实施方式的半导体器件的构造进行说明。本实施方式的半导体器件在由鳍片式晶体管构成的分栅式MONOS存储器中能够按每位进行信息的擦除,由此实现具有EEPROM的存储器阵列(存储器单元阵列)构造的半导体器件的存储容量的增大及微细化等。

图1及图5是表示构成本实施方式的半导体器件的非易失性存储器的存储器阵列的等效电路图。图2、图6及图8是表示构成本实施方式的半导体器件的存储器单元的立体图。图3、图4、图7及图9是表示构成本实施方式的半导体器件的存储器单元的剖视图。此外,在图1及图5中,利用虚线将各存储器单元(位)包围。在图2~图4及图6~图9中,省略在存储器单元上形成的层间绝缘膜、接触插塞(contact plug)、硅化物层以及布线层等的图示。另外,在图6及图8所示的立体图中,对存储器单元以及鳍片的一部分剖切并示出。

首先,图1中示出本实施方式的具备多个存储器单元的存储器阵列的等效电路。此处,示出以阵列状排列的16位(bit,比特)的存储器单元。即,图1中示出16个存储器单元MC1~MC16。通过以该方式重复配置存储器单元而构成存储器阵列。在该存储器阵列中,配置有16个存储器单元(MC1、MC2等),并配置有沿列方向延伸的位线(漏极线)BL0、BL1、BL2以及BL3。另外,在该存储器阵列中,配置有沿相对于位线BL0~BL3交叉的方向(行方向)延伸的控制栅极线CGL0、CGL1、CGL2、CGL3、存储器栅极线MGL0、MGL1、MGL2、MGL3、源极线SL0以及SL1。

位线BL0~BL3、存储器栅极线MGL0~MGL3、源极线SL0、SL1以及控制栅极线CGL0~CGL3分别由在存储器单元MC1~MC16上形成的金属布线(信号线)构成。

此外,本申请中所述的行方向是指在存储器阵列内以行列状排列的多个存储器单元中的、排列成1行的存储器单元(例如存储器单元MC1~MC4)的排列方向。另外,本申请中所述的列方向是指相对于行方向正交的方向、即在存储器阵列内以行列状排列的多个存储器单元中的排列成1列的存储器单元(例如存储器单元MC1、MC5、MC9以及MC13)的排列方向。

图1中由虚线包围的1个存储器单元具有图2及图3所示的构造。图3是沿着图2所示的虚线处的剖视图。即,图3是沿着图2所示的鳍片FI的延伸方向(x方向)、且包含该鳍片FI的剖视图。

如图2所示,在半导体衬底SB的上表面形成有多个沟槽,在相邻的沟槽彼此间形成有作为半导体衬底SB的一部分的鳍片FI。半导体衬底SB例如由单晶硅构成。鳍片FI是从上述沟槽的底面向上方突出的板状(壁状)的图案(突出部),并在沿着半导体衬底SB的主面的x方向上延伸。此处,作为沿着半导体衬底的主面的方向的、相对于x方向正交的y方向上的鳍片FI的厚度例如为20nm,与x方向上的鳍片FI的宽度相比非常小。

在上述多个沟槽内形成有从这些沟槽的底面埋入至鳍片FI的侧壁的中途的高度为止的元件隔离区域EI。元件隔离区域EI例如由氧化硅膜构成,并将鳍片FI的侧壁中的、下方的一部分覆盖。即,包含鳍片FI的上表面在内的鳍片FI的一部分在元件隔离区域EI上从元件隔离区域EI露出。换言之,作为鳍片FI的一部分的鳍片FI的上部比元件隔离区域EI的上表面更向上方突出。元件隔离区域EI的上表面与鳍片FI的上表面的高度差例如为鳍片FI的y方向上的上述厚度的2倍左右。例如,元件隔离区域EI的上表面与鳍片FI的上表面的高度差为40nm。

在元件隔离区域EI上以及鳍片FI上隔着栅极绝缘膜GF形成有控制栅电极CG。控制栅电极CG由沿y方向延伸的导体膜构成,并隔着栅极绝缘膜GF而将元件隔离区域EI的上表面以及鳍片FI的侧壁和上表面覆盖。另外,在控制栅电极CG的x方向上的一侧的侧壁隔着ONO膜ON形成有存储器栅电极MG。即,在元件隔离区域EI上以及鳍片FI上隔着ONO膜ON形成有存储器栅电极MG。存储器栅电极MG由沿y方向延伸的导体膜构成,并隔着ONO膜ON而将元件隔离区域EI的上表面以及鳍片FI的侧壁和上表面覆盖。即,存储器栅电极MG在y方向上夹持鳍片FI。

控制栅电极CG以及存储器栅电极MG各自的上表面被实施了平坦化。ONO膜ON从控制栅电极CG与存储器栅电极MG之间的区域到存储器栅电极MG与鳍片FI之间的区域的整个范围内连续地形成。因而,如图3所示,ONO膜ON具有L字形的截面形状。

控制栅电极CG以及存储器栅电极MG例如由多晶硅膜构成。另外,栅极绝缘膜GF例如由氧化硅膜构成。ONO膜ON是包含从半导体衬底的主面(鳍片FI的上表面)侧、鳍片FI的侧壁侧、控制栅电极CG的侧壁侧以及元件隔离区域EI的上表面侧按顺序层叠的氧化硅膜(底部氧化膜)OX1、氮化硅膜(电荷蓄积膜)NT以及氧化硅膜(顶部氧化膜)OX2在内的层叠膜。在x方向上,控制栅电极CG以及存储器栅电极MG隔着ONO膜ON而相邻地排列。由控制栅电极CG以及存储器栅电极MG构成的图案跨越元件隔离区域EI的上表面上的鳍片FI的一部分,鳍片FI的另外一部分在该图案的x方向上的横向区域中露出。

在图2中虽然省略了图示,但如图3所示,在x方向上的上述图案的横向的鳍片FI的上表面形成有源极/漏极区域。即,在上述图案的横向区域、即存储器栅电极MG侧的鳍片FI的上表面形成有源极区域SR。另外,在上述图案的横向区域、即控制栅电极CG侧的鳍片FI的上表面形成有漏极区域DR。另外,图2中将图示省略,但如图3所示,在鳍片FI的上表面形成有阱WL,该阱WL的形成深度比源极区域SR以及漏极区域DR的形成深度深。

该阱WL为p型的半导体区域,源极区域SR以及漏极区域DR为n型的半导体区域。源极区域SR以及漏极区域DR分别具有n型杂质的浓度小的延伸区域、以及n型杂质的浓度比延伸区域的n型杂质的浓度高的扩散区域,但此处在附图中不对这些区域加以区分而是作为1个半导体区域示出。此外,可以不形成延伸区域。导入至p型的阱WL的p型杂质例如为B(硼),分别导入至源极区域SR以及漏极区域DR的n型杂质例如为P(磷)或者As(砷)。

此处,源极区域SR、漏极区域DR以及控制栅电极CG构成具有MISFET(Metal Insulator Semiconductor Field Effect Transistor:金属绝缘体半导体场效应晶体管)构造的控制晶体管。另外,源极区域SR、漏极区域DR以及存储器栅电极MG构成具有MISFET构造的存储器晶体管。即,鳍片FI的上表面中的、被源极区域SR以及漏极区域DR夹持的区域是在控制晶体管以及存储器晶体管进行动作时供沟道形成的沟道区域。另外,控制晶体管以及存储器晶体管共用源极区域SR以及漏极区域DR。控制晶体管以及存储器晶体管是在鳍片FI上形成的鳍片式的电场效应晶体管(FINFET)。

由控制晶体管以及存储器晶体管构成分栅式的MONOS存储器的存储器单元MC。存储器单元MC具有源极区域SR、漏极区域DR、ONO膜ON、控制栅电极CG以及存储器栅电极MG。图1所示的存储器单元MC1~MC16具有与图2及图3所示的存储器单元MC同样的构造。即,图1所示的存储器单元MC1~MC16分别具备控制晶体管CGT以及存储器晶体管MGT。

如图1及图3所示,在控制栅电极CG连接有控制栅极线CGL0、CGL1、CGL2或者CGL3。在存储器栅电极MG连接有存储器栅极线MGL0、MGL1、MGL2或者MGL3。在漏极区域DR连接有位线(漏极线)BL0、BL1、BL2或者BL3。在源极区域SR连接有源极线SL0或者SL1。另外,对图3所示的阱WL也供给电位。

<关于存储器单元的写入动作>

本实施方式的存储器单元具有MISFET构造,将该MISFET的栅极绝缘膜内的电荷蓄积膜(陷阱性绝缘膜)中的电荷蓄积状态作为存储信息,并将该存储信息作为晶体管的阈值读出。陷阱性绝缘膜是指能够实现电荷的蓄积的绝缘膜,作为一例而举出氮化硅膜等。通过这种相对于电荷蓄积区域注入、释放电荷而使MISFET的阈值变动,使其作为存储元件而执行动作。作为使用了陷阱性绝缘膜的非易失性半导体存储器件,如本实施方式的存储器单元那样存在分栅式的MONOS存储器。在本申请中,将向作为存储器晶体管的ONO膜ON中的电荷蓄积部的氮化硅膜NT注入电子定义为“写入”,将注入空穴(hole)定义为“擦除”。

以下,利用图4对本实施方式的存储器单元的写入动作进行说明。图4是处于与图3相同的位置的存储器单元的剖视图。此处所述的选择存储器单元是指被选作为进行“写入”、“擦除”或者“读出”的对象的存储器单元。

写入方式具有:通过基于被称为所谓SSI(Source Side Injection:源极端注入)方式的源极端注入的热电子注入而进行写入的写入方式(热电子注入写入方式);以及通过被称为所谓FN方式(Fowler Nordheim)隧穿而进行写入的写入方式(隧穿写入方式)。在本申请中,对进行基于SSI方式的写入的情况进行说明,但写入方式也可以采用FN方式。

此处,将通过控制栅极线CGL0、CGL1、CGL2或者CGL3(参照图1)而施加于控制栅电极CG的电压设为Vcg。另外,将通过存储器栅极线MGL0、MGL1、MGL2或者MGL3(参照图1)而施加于存储器栅电极MG的电压设为Vmg。另外,将通过位线BL0、BL1、BL2或者BL3(参照图1)而施加于漏极区域DR的电压设为Vd。另外,将通过源极线SL0或者SL1(参照图1)而施加于源极区域SR的电压设为Vs。另外,将施加于阱WL(半导体衬底SB)的电压设为Vb。

在SSI方式的写入动作中,例如图4所示,施加于进行信息(数据)写入的选择存储器单元的各部位的电压设为Vmg=9V、Vs=4.5V、Vcg=1V、Vd=0.2V、Vb=0V。由此,在存储器栅电极MG与控制栅电极CG之间的下方的沟道区域产生热电子,热电子被注入存储器栅电极MG的下方的ONO膜ON中的作为电荷蓄积部的氮化硅膜NT。注入的热电子(电子)被构成ONO膜ON的氮化硅膜NT中的陷阱能级捕获,其结果为,存储器晶体管的阈值电压升高。即,存储器晶体管变为写入状态。

与此相对,施加于不进行信息(数据)写入的非选择存储器单元的各部位的电压例如设为Vmg=9V、Vs=4.5V、Vcg=0V、Vd=1.3V、Vb=0V。即,与为了进行写入而选择出的晶体管相比,施加于控制栅电极CG以及漏极区域DR的电压不同。在该写入动作中,仅在电压Vcg为1V、且电压Vd为0.2V的存储器单元MC中进行写入,在电压Vcg为0V、或者电压Vd为1.3V的存储器单元MC中不进行写入。

此时,由于供给电压Vcg的控制栅极线CGL0~CGL3、和供给电压Vd的位线BL0~BL3相互交叉,所以能够选择存储器单元阵列中的特定的存储器单元而进行写入。即,能够实现以位为单位的写入。

<关于存储器单元的擦除动作>

接下来,利用图5~图9对本实施方式的存储器单元的擦除动作进行说明。擦除方法具有:通过基于被称为所谓BTBT方式的BTBT(Band-To-Band Tunneling:带间隧穿现象)的热空穴注入而进行擦除的擦除方式(热空穴注入擦除方式);以及通过被称为所谓FN方式的FN(Fowler Nordheim)隧穿而进行擦除的擦除方式(隧穿擦除方式)。本实施方式中不采用BTBT方式,而是通过FN方式进行擦除。

此外,擦除动作中,施加于选择存储器单元的各部位的电压仅具有1种模式,但施加于非选择存储器单元的各部位的电压的模式具有3种。即,就非选择存储器单元的电压施加模式而言,在与进行擦除的选择存储器单元相同的行配置的非选择存储器单元、在与选择存储器单元相同的列配置的非选择存储器单元、以及在与选择存储器单元不同的行配置且在与选择存储器单元不同的列配置的非选择存储器单元之间不同。

图5是表示构成作为半导体器件的非易失性存储器的存储器阵列的等效电路图。图5所示的等效电路图的结构与图1所示的结构相同,图5中示出了擦除动作时施加于各信号线的电压的例子。此外,附图中示出的悬空(Open)意味着对元件的规定部位(端子)未施加任何电位而是处于开放(浮空)状态。例如,当在位线等信号线与对该信号线供给电压的装置之间串联连接有晶体管时,若该晶体管处于截止状态,则该信号线变为未施加电压的开放状态。

图7表示包含图6中的存储器栅电极MG在内的沿着y方向及z方向的截面且为主要包含鳍片FI以及将鳍片FI包围的存储器栅电极MG在内的截面的图。图9是表示包含图8中的存储器栅电极MG在内的沿着y方向及z方向的截面且为主要包含鳍片FI以及将鳍片FI包围的存储器栅电极MG在内的截面的图。

在图6及图8的立体图中,示出了y方向上的鳍片FI的厚度中心部分处的鳍片FI的截面。图6及图8中省略源极/漏极区域的图示,并省略一部分元件隔离区域EI的图示。图6及图9中省略阱的图示。在图6及图7中,在该截面中,用电压施加区域VA示出施加于漏极区域DR的电位的扩散状况,在图8及图9中,在该截面中,用感应电压区域IV示出因感应而产生的电位的扩散状况。

图6中示出作为选择存储器单元的存储器单元MC1,图8中示出作为非选择存储器单元的存储器单元MC2。此外,图8所示的存储器单元MC2是连接于与所选择的存储器单元MC1相同的控制栅极线CGL0、存储器栅极线MGL0以及源极线SL0上的非选择存储器单元。即,图8所示的存储器单元MC2是在与所选择的存储器单元MC1排列在同一行中的非选择存储器单元。此外,未示出位于与选择存储器单元不同的行的非选择存储器单元、即连接于与选择存储器单元不同的控制栅极线以及存储器栅极线的非选择存储器单元的立体图以及剖视图。

例如图5、图6及图7所示,施加于进行信息(数据)擦除的选择存储器单元的各部位的电压设为Vmg=14V、Vs=Open、Vcg=1.2V、Vd=0V、Vb=0V。即,对存储器栅电极MG施加例如10V~16V左右的电压(此处例如设为14V),对漏极区域DR施加0V,使源极区域SR处于未施加电压的开放状态。

在该情况下,通过对漏极区域DR施加0V,使得0V的电压施加区域VA在鳍片FI中的漏极区域DR(图7中未图示)的附近扩展。即,电压施加区域VA是电位为0V的区域。电压施加区域VA被分别施加于控制栅电极CG以及存储器栅电极MG的正电压吸引,从而延伸至控制栅电极CG以及存储器栅电极MG各自的正下方。即,存储器栅电极MG的正下方的沟道区域的电位为0V。另外,如图7所示,不仅在鳍片FI的上表面,电压施加区域VA还在由存储器栅电极MG覆盖的鳍片FI的侧壁扩展,从而鳍片FI的侧壁的电位变为0V。

由此,存储器栅电极MG与鳍片FI的表面(沟道区域)之间的电位差达到10V~16V(例如14V)这样很大的值。根据该电位差,在选择存储器单元中使空穴从存储器栅电极MG中隧穿,将该空穴注入ONO膜ON中的氮化硅膜NT,由此进行擦除。此时,空穴从存储器栅电极MG通过FN隧穿(FN隧穿效应)将氧化硅膜OX2隧穿而被注入至ONO膜ON中,被构成ONO膜ON的氮化硅膜NT中的陷阱能级捕获。其结果,存储器晶体管的阈值电压下降。即,存储器晶体管变为擦除状态。

另外,对不进行信息(数据)擦除的非选择存储器单元的、连接于与上述选择存储器单元相同的控制栅极线、存储器栅极线以及源极线的非选择存储器单元的各部位所施加的电压,如图5、图8及图9所示,例如设为Vmg=14V、Vs=Open、Vcg=1.2V、Vd=Open、Vb=0V。即,与选择存储器单元的不同点仅在于,对漏极区域DR未施加0V而形成为未施加电压的开放状态。

由于该非选择存储器单元未对漏极区域DR施加电压,因此,在鳍片FI的漏极区域侧未形成有电压施加区域VA(参照图6)。因此,0V的电压施加区域VA不会被控制栅电极CG以及存储器栅电极MG的电位吸引而扩展至存储器栅电极MG的正下方的鳍片FI内。因此,如图8及图9所示,根据隔着ONO膜ON与鳍片FI相邻的存储器栅电极MG的电压而在鳍片FI中诱发电压,从而形成感应电压区域IV。即,因与存储器栅电极MG的耦合而产生感应电压区域IV,在鳍片FI中、且在感应电压区域IV变为沟道电势浮空的状态。

感应电压区域IV形成在隔着ONO膜ON靠近存储器栅电极MG的鳍片FI中,其电位为施加于存储器栅电极MG的电压的一半左右。即,感应电压区域IV的电位例如为5V~8V左右,此处,感应电压区域IV的电位例如为7V。如图9所示,存储器栅电极MG不仅将鳍片FI的上表面覆盖而且还将y方向上的两侧的侧壁覆盖,因此,不仅在该上表面,在该侧壁也形成感应电压区域IV。

产生这种感应电压区域IV的理由在于,存储器栅电极MG将y方向上的宽度小的鳍片FI包围,因存储器栅电极MG的高电压感应而在鳍片FI中的上部区域诱发电压,并且在这种区域中施加于阱WL的电压Vb(0V)难以到达感应电压区域IV。

此时,鳍片FI与存储器栅电极MG之间的电位差为7V左右,与利用图6及图7说明的选择存储器单元中的鳍片FI与存储器栅电极MG之间的电位差(例如14V)相比,仅为其一半左右的大小。在该情况下,由于施加于存储器栅电极MG的电压(例如14V)、与沟道区域的电压(例如7V)之间的电位差较小,因此,对作为陷阱性绝缘膜的氮化硅膜NT并未施加有充分的电场,存储器栅电极MG中的空穴未被注入ONO膜ON中。即,在该非选择存储器单元中不进行擦除,维持了被捕获在ONO膜ON中的电荷(数据)。

另外,对位于与选择存储器单元不同的行且位于与选择存储器单元相同的列的非选择存储器单元、即连接于与选择存储器单元不同的控制栅极线以及存储器栅极线且连接于与选择存储器单元相同的位线的非选择存储器单元(例如图5所示的存储器单元MC5、MC9以及MC13)的各部位施加的电压如下。即,施加于该非选择存储器单元的各部位的电压例如设为Vmg=0V、Vs=Open、Vcg=0V、Vd=0V、Vb=0V。

在该情况下,由于施加于存储器栅电极的电压(Vmg=0V)、与沟道区域的电压(例如0V)之间几乎不存在电位差,因此,存储器栅电极中的空穴未被注入至ONO膜中。即,在该非选择存储器单元中不进行擦除,维持了被捕获在ONO膜中的电荷(信息)。

另外,对位于与选择存储器单元不同的行且位于与选择存储器单元不同的列的非选择存储器单元、即连接于与选择存储器单元不同的控制栅极线、存储器栅极线以及位线的非选择存储器单元(例如,图5所示的存储器单元MC6~MC8、MC10~MC12以及MC14~MC16)的各部位施加的电压如下。即,施加于该非选择存储器单元的各部位的电压例如设为Vmg=0V、Vs=Open、Vcg=0V、Vd=Open、Vb=0V。

在该情况下,由于施加于存储器栅电极的电压(Vmg=0V)、与沟道区域的电压(例如0V)之间几乎不存在电位差,因此,存储器栅电极中的空穴未被注入ONO膜中。即,在该非选择存储器单元中不进行擦除,维持了被捕获在ONO膜中的电荷(信息)。

<关于存储器单元的读出动作>

在读出时,施加于进行读出的选择存储器单元的各部位的电压例如设为Vmg=0V、Vs=0V、Vcg=1.5V、Vd=1.5V、Vb=0V。将施加于读出时的存储器栅电极MG的电压Vmg设为写入状态下的存储器晶体管的阈值电压与擦除状态下的阈值电压之间的值,由此能够判别写入状态和擦除状态。

在以上说明的写入动作、擦除动作以及读出动作中,对选择存储器单元以及非选择存储器单元各自的阱WL施加相同的电压(Vb=0V),无需将针对每个存储器单元将不同的电压施加于阱WL。

<关于半导体器件的效果>

以下,利用表示比较例的半导体器件的图12~图14对本实施方式的半导体器件的效果进行说明。图12~图14是表示比较例的半导体器件的剖视图,且是包含在块状硅衬底上形成的存储器单元的剖视图。此外,此处所述的块状硅衬底是指既非具有上述鳍片的衬底又非具有后述的SOI构造的衬底的、平坦的硅衬底。块状硅衬底上的MISFET是在平坦的衬底主面具有源极/漏极区域以及沟道区域、且在该沟道区域上隔着绝缘膜而具有栅电极的元件。另外,图12及图13中示出在将存储器栅电极形成为与控制栅电极的侧壁相邻的侧壁状的情况下的构造。

在使用分栅式的MONOS存储器的非易失性存储器中,只要能够在以阵列状排列的存储器单元的每1个存储器单元中分别进行写入、擦除动作,就能够减小数据的最小单位(位)的存储处理所需的元件面积。即,能够实现存储器的存储容量的增大以及半导体芯片的微细化。

此处,作为比较例,利用图12对在块状硅衬底上形成的分栅式的MONOS存储器中利用BTBT方式进行擦除动作的情况进行说明。如图12所示,在作为块状硅衬底的半导体衬底SB的主面上形成的存储器单元MCB1,在图12所示的截面中具有如下的构造:除了未形成于鳍片上这一点以外,与图3所示的存储器单元MC相同。另外,包括多个该存储器单元MCB1的存储器阵列,具有与图1所示的阵列同样的电路结构。

在BTBT方式的擦除动作中,将通过BTBT而产生的空穴(hole)注入电荷蓄积部(ONO膜ON中的氮化硅膜NT),由此进行擦除。对通过BTBT方式进行擦除动作的选择存储器单元的各部位施加的电压如下。即,对该选择存储器单元的各部位施加的电压例如设为Vmg=-7V、Vs=7V、Vcg=0V、Vd=1.5V、Vb=0V。通过进行这种电压的施加,借助BTBT现象而产生空穴,并通过使空穴在电场中加速而将空穴注入至构成选择存储器单元的ONO膜ON的氮化硅膜NT中。由此,使得存储器晶体管的阈值电压下降。即,使存储器晶体管处于擦除状态。

此处,在通过BTBT方式进行擦除动作时是否选择规定的存储器单元来作为擦除的对象,根据施加于与源极区域SR连接的源极线的电压而决定。此外,即使对源极线施加电压Vs=7V,只要对与存储器栅电极MG连接的存储器栅极线所施加的电压Vmg例如并非-7V而是例如0V,与该存储器栅极线连接的存储器单元就不会被选择。然而,由于存储器栅极线以及源极线是相互并行地配置的信号线,因此,在进行擦除动作的情况下,必须选择与规定的存储器栅极线以及源极线连接的、排列成1行的多个存储器单元全部。

即,当例如欲将在图1的存储器单元MC1中存储的数据擦除时,选择存储器单元MC1、以及和存储器单元MC1相同地与存储器栅极线MGL0以及源极线SL0连接的存储器单元MC2~MC4,并将这些选择存储器单元的数据擦除。因此,无法针对每个存储器单元而将数据擦除。

接下来,作为比较例,利用图13对在块状硅衬底上形成的分栅式的MONOS存储器中用FN方式进行擦除动作的情况进行说明。如图13所示,在作为块状硅衬底的半导体衬底SB的主面上形成的存储器单元MCB2,在图13所示的截面中具有如下的构造:除了未形成于鳍片上这一点以外,与图3所示的存储器单元MC相同。另外,包括多个该存储器单元MCB2的存储器阵列,具有与图1所示的阵列同样的电路结构。

对通过FN方式进行擦除的选择存储器单元的各部位施加的电压如下。即,对该选择存储器单元的各部位施加的电压例如设为Vmg=14V、Vs=Open、Vcg=1.2V、Vd=Open、Vb=0V。在进行了这种电压的施加的情况下,并未从位线以及源极线施加电压,但由于阱WL的电位(Vb=0V)扩散至沟道区域,所以存储器栅电极MG与沟道区域的电位差变为14V左右。因此,利用这种较大的电位差将存储器栅电极MG中的空穴注入氮化硅膜NT中。由此,使得存储器晶体管的阈值电压下降。即,存储器晶体管变为擦除状态。另外,对上述选择存储器单元的各部位施加的电压例如可以为Vmg=14V、Vs=Open、Vcg=0V、Vd=Open、Vb=0V。

此外,在图13所示的比较例的选择存储器单元中的电压的施加条件下对控制栅电极CG施加0V,与此相对,在利用图6说明的本实施方式的擦除动作中对选择存储器单元的控制栅电极CG施加1.2V,在这一点上有所不同。然而,施加于控制栅电极CG的电压为0V还是1.2V对于存储器单元是否被选择并未造成影响,在图6及图13所示的选择存储器单元中,施加于控制栅电极CG的电压既可以是0V也可以是1.2V。

因此,图13所示的比较例的选择存储器单元中的电压的施加条件,与图6所示的比较例的选择存储器单元中的电压的施加条件大致相同。此处,在比较例中,通过FN方式进行擦除时是否选择规定的存储器单元作为擦除的对象,是根据对与存储器栅电极MG连接的存储器栅极线施加的电压而决定的。

即,无法通过存储器栅极线的信号、和与存储器栅极线交叉的信号线的信号的组合单独地选择要进行擦除的存储器单元。因此,在进行擦除动作的情况下,必须选择与规定的存储器栅极线连接的、排列成1行的多个存储器单元全部。

即,当例如欲将在图1的存储器单元MC1中存储的数据擦除时,选择存储器单元MC1、以及和存储器单元MC1相同地与存储器栅极线MGL0连接的存储器单元MC2~MC4,并将这些选择存储器单元的数据擦除。因此,无法针对每个存储器单元擦除数据。

此外,在图13所示的比较例中,以不选择连接于与选择存储器单元相同的存储器栅极线的其它存储器单元为目的,考虑在该其它存储器单元中,对漏极区域DR施加高电压,由此减小存储器栅电极MG与沟道区域之间的电场。然而,利用该方法则需要提高控制栅电极CG与漏极区域DR之间的耐受电压,从而难以实现该方法。

如上所述,当在块状硅衬底上的存储器单元中通过BTBT方式或者FN方式进行擦除动作时,无法以存储器单元为单位擦除数据,例如必须使用沿特定的源极线排列成1行的多个存储器单元来作为数据的最小单位(位)。或者,还考虑在存储器阵列内在多处部位将沿行方向延伸的源极线或者存储器栅极线等隔开。即,还能够在行方向上排列配置多个源极线等信号线,从而能够分别对这些源极线进行控制。即,考虑对设置于存储器阵列内的各存储块或者各存储扇区中所包含的多个存储器单元的所有存储器单元一并进行擦除。

然而,即使在该情况下,也需要使用排列成1行的存储器单元或者排列成行列状的多个存储器单元来作为数据的最小单位(位)。因此,为了作为EEPROM的存储器单元而加以利用,只好通过对阵列进行分割来减少排列成1行的存储器单元的数量。在该情况下,由于信号线增大、且电路变得复杂化,因此,半导体器件的面积增大。因此,在上述比较例中,存在如下问题:难以实现用于构成EEPROM的存储器阵列(存储器单元阵列)构造的半导体器件的每单位面积的存储容量的增大以及半导体芯片的微细化。

接下来,作为比较例,利用图14对在块状硅衬底上形成EEPROM的存储器单元中进行擦除动作的情况进行说明。如图14所示,在作为块状硅衬底的半导体衬底SB的主面上形成的存储器单元MCB3具有:存储器栅电极MG,其在半导体衬底SB上隔着ONO膜ON而形成;以及源极区域SR和漏极区域DR,它们在存储器栅电极MG的横向的半导体衬底SB的主面形成。另外,对于具有多个该存储器单元MCB3的存储器阵列而言,除了不具有控制栅极线以及控制晶体管这一点、以及配置有沿与位线相同的列方向延伸的信号线即各存储器单元的阱电位的控制用信号线这一点以外,具有与图1所示的阵列同样的电路结构。此外,以下将施加于图14所示的存储器栅电极MG的电压设为Vmg来进行说明。

当在EEPROM的存储器单元MCB3中进行擦除时,施加于选择存储器单元的各部位的电压设为Vmg=0V、Vs=Open、Vd=16V、Vb=16V。在进行这种电压施加的情况下,由于阱WL的电位(Vb=16V)扩散至沟道区域,所以存储器栅电极MG与沟道区域的电位差变为16V左右。因此,从沟道区域侧将空穴注入ONO膜ON中的氮化硅膜NT,由此进行擦除动作。

与此相对,对不进行擦除动作的EEPROM的非选择存储器单元所施加的电压为如下的3种。

第一种为:对连接于与选择存储器单元相同的存储器栅极线的非选择存储器单元、即位于与选择存储器单元相同的行的非选择存储器单元施加的电压为Vmg=0V、Vs=Open、Vd=16V、Vb=0V。在该情况下,由于存储器栅电极MG、以及受到阱WL的电压影响的沟道区域的电压均为0V,所以不存在存储器栅电极MG与沟道区域的相互间的电位差。因此,由于未进行空穴的注入而使得ONO膜ON中的电荷得到保持,因此不进行数据的擦除。

第二种为:对连接于与选择存储器单元相同的阱电位的控制用信号线的非选择存储器单元、即位于与选择存储器单元相同的列的非选择存储器单元施加的电压为Vmg=16V、Vs=Open、Vd=16V、Vb=16V。在该情况下,由于存储器栅电极MG、以及受到阱WL的电压影响的沟道区域的电压均为16V,因此,不存在存储器栅电极MG与沟道区域的相互间的电位差。因此,由于未进行空穴的注入而使得ONO膜ON中的电荷得到保持,因此不进行数据的擦除。

第三种为:对与连接于选择存储器单元的存储器栅极线以及阱电位的控制用信号线均未连接的非选择存储器单元、即相对于选择存储器单元既非位于相同的行也非位于相同的列的非选择存储器单元施加的电压为Vmg=16V、Vs=Open、Vd=16V、Vb=0V。在该情况下,由于施加于漏极区域DR的电压(Vmg=16V)未被存储器栅电极MG的正电压吸引,所以存储器栅电极MG的正下方的沟道区域的电位变为16V。由此,由于存储器栅电极MG、以及受到阱WL的电压影响的沟道区域的电压均为16V,所以不存在存储器栅电极MG与沟道区域的相互间的电位差。因此,由于未进行空穴的注入而使得ONO膜ON中的电荷得到保持,因此不进行数据的擦除。

如上所述,在EEPROM中,通过分别施加于沿行方向延伸的存储器栅极线、以及沿列方向延伸的阱电位的控制用信号线的电压的组合,能够选择进行擦除的存储器单元。因此,能够单独地选择存储器阵列内的存储器单元并进行擦除。然而,通过上述的电压施加方法而进行擦除动作的EEPROM需要对相邻的列中的不同存储器单元的阱的电位分别进行控制。在该情况下,为了使在行方向上相邻的存储器单元的动作中的阱的电位分离,需要以大宽度来形成存储器单元彼此间的元件隔离区域。因此,存在如下问题:存储器阵列的面积增大,半导体芯片的微细化以及容量的增加很困难。

此外,此处对将电荷蓄积于ONO膜ON的EEPROM的存储器单元进行了说明,但该存储器单元的电荷蓄积膜并不局限于氮化硅膜,也可以是由多晶硅膜构成的浮动栅极。

接下来,作为比较例,对在虽然将图示省略但形成在块状硅衬底上的闪存的存储器单元中进行擦除动作的情况进行说明。闪存的存储器单元例如具有与图14所示的EEPROM同样的构造。但是,闪存的存储器单元并非对相邻的存储器单元彼此的阱电位分别进行控制的结构,在这一点上与利用图14说明的EEPROM的构造有所不同。

当在闪存的存储器单元中进行擦除时,对选择存储器单元的各部位施加的电压设为Vmg=-16V、Vs=Open、Vd=0V、Vb=0V。在进行这种电压施加的情况下,由于阱的电位(Vb=0V)扩散至沟道区域,因此,存储器栅电极与沟道区域的电位差变为16V左右。因此,从沟道区域侧将空穴注入ONO膜中的氮化硅膜,由此进行擦除动作。

在闪存的存储器单元中,进行擦除时是否选择规定的存储器单元作为擦除的对象,仅根据对与存储器栅电极连接的存储器栅极线施加的电压来决定。即,选择在存储器单元阵列内与存储器栅极线连接的1行的存储器单元全部来将数据擦除。因此,为了作为EEPROM的存储器单元而加以利用,需要通过将阵列分割来减少排列成1行的存储器单元的数量,因此存在如下问题:半导体器件的每单位面积的存储容量的增大以及半导体芯片的微细化很困难。

因此,在本实施方式的半导体器件中,准备具有鳍片的衬底而并非块状硅衬底,在该鳍片上设置分栅式的MONOS存储器并进行基于FN方式的擦除动作,由此能够单独地选择进行擦除的存储器单元。

本实施方式的半导体器件的MONOS存储器的结构以及施加电压,与利用图13说明的通过FN方式进行擦除的比较例相似。然而,在利用图13说明的块状硅衬底上的存储器单元MCB2中的基于FN方式的擦除中,如利用图8说明的那样,即使在未对漏极区域DR施加电压而使得位线处于开放状态的情况下,由于沟道区域未被存储器栅电极MG覆盖,所以在沟道区域也未产生感应电压。因而,存储器栅电极MG的正下方的沟道区域的电位受到施加于阱WL的电压的影响而变为0V。

与此相对,在本实施方式的擦除动作中,在选择存储器单元中,如利用图6及图7说明的那样,因在沟道区域中延伸的电压施加区域VA与存储器栅电极之间产生较大的电位差而进行擦除。另一方面,如利用图8及图9说明的那样,在连接于与选择存储器单元相同的存储器栅极线的其它存储器单元中,即使施加于阱WL的电压Vb为0V,由于鳍片FI的上表面以及侧壁被高耐受电压的存储器栅电极MG包围,从而在与存储器栅电极MG相邻的鳍片FI中也产生感应电压区域IV。因而,由于具有感应电压区域IV的沟道区域与存储器栅电极MG的彼此间的电位差较小,所以在未被选择的该存储器单元MC中不进行擦除。

即,该存储器单元MC未被选择为擦除动作的对象,能够仅选择排列有多个的1行的存储器单元MC中的、特定的存储器单元MC而将其数据擦除。另外,关于与选择存储器单元不同的行的存储器单元MC,通过减小施加于存储器栅电极MG的电压而能够不选择该存储器单元MC。即,在本实施方式中,通过对位线施加规定的电压、且对沿相对于该位线正交的方向延伸的存储器栅极线施加规定的电压,能够针对位于该位线以及该存储器栅极线的交叉点的存储器单元有选择性地进行擦除。在该情况下,图1所示的存储器栅极线MGL0~MGL3作为字线发挥作用。

因此,在具备以行列状排列的多个存储器单元的存储器单元阵列内,能够针对每个存储器单元进行写入动作、擦除动作以及读出动作。因此,能够减小数据的最小单位(位)的存储处理所需的元件面积。另外,与利用图14说明的EEPROM不同,当在本实施方式的半导体器件中进行写入动作、擦除动作以及读出动作时,由于对存储器阵列内的所有存储器单元MC的阱WL供给相同的电位,因此无需将存储器单元MC彼此间的元件隔离区域的宽度确保为大宽度。因此,能够实现存储器的存储容量的增大以及半导体芯片的微细化。因而,能够提高半导体器件的性能。

(实施方式2)

以下对如下情况进行说明:在设置于SOI衬底上的分栅式的MONOS存储器进行擦除动作时,与上述实施方式1同样地在沟道区域形成感应电压区域而不选择存储器单元,由此针对每个存储器单元而进行擦除。

<关于半导体器件的构造>

此处,利用图10及图11对本实施方式的半导体器件进行说明。图10及图11是表示构成本实施方式的半导体器件的存储器单元的剖视图。

本实施方式的半导体器件具有SOI衬底而不具备鳍片,在这些点上与上述实施方式1的半导体器件不同。在图10及图11所示的截面中,存储器单元MC的构造与图3所示的上述实施方式1相同。即,如图10及图11所示,本实施方式的半导体器件具备SOI衬底,该SOI衬底具有半导体衬底SB、隐埋氧化膜BX以及半导体层(硅层、SOI层)SL的层叠构造,其中,隐埋氧化膜BX形成在半导体衬底SB上,半导体层SL形成在隐埋氧化膜BX上,在SOI衬底上形成有分栅式的MONOS存储器的存储器单元MC。

存储器单元MC与利用图3说明的存储器单元MC相同,具有源极区域SR、漏极区域DR、栅极绝缘膜GF上的控制栅电极CG、ONO膜ON以及存储器栅电极MG。但是,阱(未图示)、源极区域SR以及漏极区域DR形成在半导体层SL中,而未形成在半导体衬底SB中。即,存储器单元MC的沟道(沟道区域)在半导体层SL中形成于源极区域SR以及漏极区域DR之间。

在MISFET中,特别是在截止状态时,在源极区域以及漏极区域之间产生耗尽层。此处,在SOI衬底上的作为MISFET的控制晶体管以及存储器晶体管中,当在半导体层SL中产生耗尽层时,该耗尽层在控制栅电极CG以及存储器栅电极MG各自的正下方从半导体层SL的上表面形成至下表面。即,源极区域SR以及漏极区域DR之间的区域完全耗尽。这是因为,半导体层SL的膜厚小、且施加于半导体衬底的电压未扩散至半导体层SL。

这样,在形成于SOI衬底上的元件中,不将杂质导入沟道区域而能够抑制短沟道效应。其结果,能够提高沟道区域中的电子的移动度,另外,还能够改善因杂质分布波动而引起的元件偏差。因此,通过利用SOI衬底制造半导体器件,能够期待半导体器件的集成密度以及动作速度的提高、以及因偏差降低而实现动作容限的提高。

本实施方式的、将设置于SOI衬底上的MONOS存储器的存储器单元MC配置有多个的存储器阵列的结构,与上述实施方式1中利用图1及图5说明的结构相同。

<关于存储器单元的写入、擦除、读出的各动作>

此处,对本实施方式的存储器单元的动作进行说明。写入、擦除、读出的各动作中针对各部位的电压的施加条件例如与上述实施方式1相同。即,写入动作通过SSI方式进行,擦除动作通过FN方式进行。但是,以下记载的电压Vb是施加于半导体衬底SB的电压,并非施加于半导体层SL的电压。

即,在SSI方式的写入动作中,施加于进行信息(数据)写入的选择存储器单元的各部位的电压设为Vmg=9V、Vs=4.5V、Vcg=1V、Vd=0.2V、Vb=0V。另外,施加于不进行信息(数据)写入的非选择存储器单元的各部位的电压例如设为Vmg=9V、Vs=4.5V、Vcg=0V、Vd=1.3V、Vb=0V。由此,通过写入动作而能够针对每个存储器单元进行写入。

另外,施加于进行信息(数据)擦除的选择存储器单元的各部位的电压,例如图10所示那样设为Vmg=14V、Vs=Open、Vcg=1.2V、Vd=0V、Vb=0V。即,对存储器栅电极MG施加例如10V~16V左右的电压(此处例如设为14V),对漏极区域DR施加0V,使源极区域SR处于未施加电压的开放状态。此处,由于利用隐埋氧化膜BX而使得半导体衬底SB和半导体层SL绝缘,因此,施加于半导体衬底SB的电压(Vb=0V)未被施加于半导体层SL。

在该情况下,通过对漏极区域DR施加0V,使得0V的电压施加区域VA在半导体层SL中的漏极区域DR的附近扩散。电压施加区域VA被分别施加于控制栅电极CG以及存储器栅电极MG的正电压吸引,从而延伸至控制栅电极CG以及存储器栅电极MG各自的正下方。即,存储器栅电极MG的正下方的半导体层SL中的沟道区域的电位为0V。

由此,存储器栅电极MG与半导体层SL的表面(沟道区域)之间的电位差变为10V~16V(例如14V)这样的较大的值。利用该电位差而在选择存储器单元中使得空穴从存储器栅电极MG中隧穿,并将该空穴注入ONO膜ON中的氮化硅膜NT,由此进行擦除。此时,空穴从存储器栅电极MG通过FN隧穿(FN隧穿效应)将氧化硅膜OX2隧穿而被注入ONO膜ON中,并被构成ONO膜ON的氮化硅膜NT中的陷阱能级捕获。其结果,由于存储器晶体管的阈值电压下降,所以存储器晶体管成为擦除状态。

另外,对不进行信息(数据)擦除的非选择存储器单元的、连接于与上述选择存储器单元相同的控制栅极线、存储器栅极线以及源极线的非选择存储器单元的各部位施加的电压,如图11所示那样例如设为Vmg=14V、Vs=Open、Vcg=1.2V、Vd=Open、Vb=0V。即,与选择存储器单元的不同点仅在于,对漏极区域DR未施加0V而形成为未施加电压的开放状态。

对于该非选择存储器单元而言,由于未对漏极区域DR施加电压,所以在半导体层SL中的漏极区域DR侧未形成电压施加区域VA(参照图10)。因此,0V的电压施加区域VA不会被控制栅电极CG以及存储器栅电极MG的电位吸引而扩散至存储器栅电极MG的正下方的半导体层SL内。另外,由于施加于半导体衬底SB的电压Vb(0V)被隐埋氧化膜BX屏蔽,所以未到达半导体层SL。

因此,在漏极区域DR处于开放状态的该非选择存储器单元中,包含沟道区域的半导体层SL完全耗尽。因而,因隔着ONO膜ON与半导体层SL相邻的存储器栅电极MG的电压而在半导体层SL中诱发电压,从而形成感应电压区域IV。即,在半导体层SL中,在感应电压区域IV中变为沟道电势浮空的状态。

感应电压区域IV在隔着ONO膜ON而与存储器栅电极MG接近的半导体层SL中形成,其电位为施加于存储器栅电极MG的电压的一半左右。即,感应电压区域IV的电位例如为5V~8V左右,此处,感应电压区域IV的电位例如为7V。

此时,半导体层SL与存储器栅电极MG之间的电位差为7V左右,与利用图10说明的选择存储器单元中的半导体层SL与存储器栅电极MG之间的电位差(例如14V)相比,仅为其一半左右的大小。在该情况下,由于施加于存储器栅电极MG的电压(例如14V)、与沟道区域的电压(例如7V)之间的电位差较小,因此,对于作为陷阱性绝缘膜的氮化硅膜NT未被施加充分的电场,存储器栅电极MG中的空穴未被注入ONO膜ON中。即,在该非选择存储器单元中不进行擦除,维持了被捕获在ONO膜ON中的电荷(数据)。

另外,对位于与选择存储器单元不同的行且位于与选择存储器单元相同的列的非选择存储器单元、即连接于与选择存储器单元不同的控制栅极线以及存储器栅极线且连接于与选择存储器单元相同的位线的非选择存储器单元(例如图5所示的存储器单元MC5、MC9以及MC13)的各部位施加的电压如下。即,对该非选择存储器单元的各部位所施加的电压例如为Vmg=0V、Vs=Open、Vcg=0V、Vd=0V、Vb=0V。

在该情况下,由于施加于存储器栅电极的电压(Vmg=0V)、与沟道区域的电压(例如0V)之间几乎不存在电位差,所以存储器栅电极中的空穴未被注入ONO膜中。即,在该非选择存储器单元中不进行擦除,维持了被捕获在ONO膜中的电荷(信息)。

另外,对位于与选择存储器单元不同的行且位于与选择存储器单元不同的列的非选择存储器单元、即连接于与选择存储器单元不同的控制栅极线、存储器栅极线以及位线的非选择存储器单元(例如图5所示的存储器单元MC6~MC8、MC10~MC12以及MC14~MC16)的各部位施加的电压如下。即,对该非选择存储器单元的各部位施加的电压例如为Vmg=0V、Vs=Open、Vcg=0V、Vd=Open、Vb=0V。

在该情况下,由于施加于存储器栅电极的电压(Vmg=0V)、与沟道区域的电压(例如0V)之间几乎不存在电位差,因此,存储器栅电极中的空穴未被注入ONO膜中。即,在该非选择存储器单元中不进行擦除,维持了被捕获在ONO膜中的电荷(信息)。

此外,读出动作能够与上述实施方式1同样地进行。

<关于半导体器件的效果>

以下,对本实施方式的半导体器件的效果进行说明。

在本实施方式的半导体器件中,并非在块状硅衬底上、而是在SOI衬底上设置分栅式的MONOS存储器,并进行基于FN方式的擦除动作,从而能够分别独立地选择进行擦除的存储器单元。

在本实施方式的擦除动作中,在选择存储器单元中,如利用图10说明的那样,通过在沟道区域中延伸的电压施加区域VA与存储器栅电极MG之间产生较大的电位差来进行擦除。另一方面,如利用图11说明的那样,在连接于与选择存储器单元相同的存储器栅极线的其它存储器单元MC中,即使施加于半导体衬底SB的电压Vb为0V,由于半导体层SL相对于半导体衬底SB绝缘,所以在与存储器栅电极MG相邻的半导体层SL中也产生感应电压区域IV。因而,由于具有感应电压区域IV的沟道区域与存储器栅电极MG的彼此间的电位差较小,因此,在未选择的该存储器单元MC中不进行擦除。

即,在存储器栅电极MG的正下方的半导体区域完全耗尽的元件中,通过对存储器栅电极MG施加正电压而产生感应电压区域IV,因此,能够获得与上述实施方式1同样的效果。

即,能够不选择该存储器单元MC作为擦除动作的对象,而是仅选择排列有多个的1行的存储器单元MC中的、特定的存储器单元MC将其数据擦除。另外,对于与选择存储器单元不同的行中的存储器单元MC,能够通过减小施加于存储器栅电极MG的电压来实现不选择该存储器单元MC。因而,在本实施方式中,通过对位线施加规定的电压、且对沿相对于该位线正交的方向延伸的存储器栅极线施加规定的电压,能够针对位于该位线以及该存储器栅极线的交叉点的存储器单元有选择性地进行擦除。

因此,在具备以行列状排列的多个存储器单元的存储器单元阵列内,能够针对每个存储器单元进行写入动作、擦除动作以及读出动作。因此,能够减小数据的最小单位(位)的存储处理所需的元件面积。另外,如利用图14说明的EEPROM那样,当在半导体器件中进行写入动作、擦除动作以及读出动作时,无需对存储器阵列内的相邻的存储器单元各自的阱供给不同的电位,因此,无需将存储器单元MC彼此间的元件隔离区域的宽度确保为大宽度。因此,能够实现存储器的存储容量的增大以及半导体芯片的微细化,因此能够提高半导体器件的性能。

以上虽然基于实施方式而对由本发明人所完成的发明进行了具体说明,但本发明并不限定于上述实施方式,当然能够在不脱离其主旨的范围内进行各种变更。

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