存储器系统及其操作方法与流程

相关申请的交叉引用

本申请要求于2016年3月28日向韩国知识产权局提交的申请号为10-2016-0036698的韩国专利申请的优先权，其公开内容通过引用以其整体并入本文。

本发明的示例性实施例总体涉及一种半导体设计技术，且更特别地，涉及一种存储器系统的读取操作。

背景技术：

计算机环境范例已转变为可随时随地使用的普适计算系统。由于这个事实，诸如移动电话、数码相机和笔记本电脑的便携式电子装置的使用迅速增加。这些便携式电子装置通常使用存储器系统，其具有用于存储数据的存储器装置，即数据存储装置。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。

使用存储器装置的数据存储装置由于不具有活动部件而提供优异的稳定性、耐久性、高信息访问速度和低功耗。具有这种优点的数据存储装置的实例包括通用串行总线(usb)存储器装置、具有各种接口的存储卡和固态驱动器(ssd)。

技术实现要素：

各种实施例涉及一种能够在发生读取失败时分离存储器装置中设置的开放块和封闭块并执行重试操作的存储器系统及其操作方法。

在一个实施例中，存储器系统可以包括：存储器装置，其包括多个块，每个块包括多个页面，该存储器装置适于响应于命令和地址执行操作；以及控制器，其适于确定其中发生读取失败的块是否为包括未编程页面的开放块、当确定其中发生读取失败的块是开放块时基于操作温度信息和读取计数的至少一个对开放块的未编程页面执行恢复操作以及生成用于执行读取重试操作的命令。

在一个实施例中，提供了存储器系统的操作方法，该存储器系统包括：存储器装置，其设置有包括多个块的存储器单元阵列，该多个块中的每个块包括多个页面；以及控制器，其适于生成命令和地址以控制存储器装置的操作，该操作方法可以包括：检测包含在存储器装置的读取操作期间检测从存储器装置读出的数据中的错误位；当所检测的错误位的数量大于或等于可校正错误位阈值时指示读取失败；当发生读取失败时确定其中发生读取失败的块是否为包括未编程页面的开放块；如果确定其中发生读取失败的块是包括未编程页面的开放块，则基于操作温度信息和读取计数的至少一个对未编程页面执行恢复操作；以及执行读取重试操作。

在一个实施例中，提供了存储器系统的操作方法，该存储器系统包括：存储器装置，其设置有包括多个块的存储器单元阵列，多个块种的每个块包括多个页面；以及控制器，其适于生成命令和地址以控制存储器装置的操作，该操作方法可以包括：检测包括在存储器装置的读取操作期间从存储器装置读出的数据中的错误位；当所检测的错误位的数量大于或等于可校正错误位阈值时指示读取失败；当发生读取失败时执行读取重试操作；确定其中发生读取失败的块是否为包括未编程页面的开放块；如果确定其中发生读取失败的块是包括未编程页面的开放块，则基于操作温度信息和读取计数的至少一个对未编程页面执行恢复操作；以及对其上已经执行恢复操作的开放块执行读取重试操作。

根据实施例，当存储器系统中发生读取失败时，在存储器装置的开放块通过恢复算法转变为封闭块之后，执行读取重试操作。因此，可以防止当将读取电压以与封闭块相同的方式施加至开放块时引起的读取失败，并可以提高存储器系统的可靠性。

附图说明

图1是示出根据本发明的实施例的包括存储器系统的数据处理系统的图。

图2是示出根据本发明的实施例的图1所示的存储器系统中采用的存储器装置的图。

图3是示出根据本发明的实施例的存储器装置中的存储块的电路图。

图4至图11是示出图2所示的存储器装置的各个方面的图。

图12是示出存储器单元的阈值电压分布的变化的图。

图13是示出图2所示的存储块之中的开放块的图。

图14是示出根据本发明的实施例的包括联接至控制器的存储器装置的存储器系统的框图。

图15是示出图14的存储器装置的示例性配置的框图。

图16是示出图14的控制器的示例性配置的框图。

图17是示出根据本发明的实施例的存储器系统的操作方法的流程图。

图18是示出根据本发明的另一实施例的存储器系统的操作方法的流程图。

具体实施方式

以下将参照附图更详细地描述各个实施例。然而，本发明可以体现为不同形式且不应解释为限于本文所陈述的实施例。相反，提供这些实施例是为了使本公开将是全面且完整的并将本发明充分传达给本领域技术人员。遍及本公开中，本发明的各种附图和实施例中类似的参考标号表示类似的部件。

将理解的是，虽然术语“第一”、“第二”、“第三”等在本文中可用来描述各种元件，但这些元件不受这些术语的限制。这些术语用来将一个元件与另一个元件区分。因此，在不背离本发明的精神和范围的情况下，以下描述的第一元件还可被称为第二元件或第三元件。

附图不一定按比例绘制，且在一些情况下，比例可能已经被放大以便清楚地示出实施例的特征。

还应理解，当一个元件被称为“连接至”或“联接至”另一个元件时，它可以直接在其它元件上、直接连接至或联接至其它元件，或者可以存在一个或多个中间元件。此外，还应理解，当一个元件被称为位于两个元件“之间”时，它可以是这两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。

本文所用的术语仅用于描述具体实施例的目的，而并不旨在限制本发明。如本文所使用的，单数形式也旨在包括复数形式，除非上下文另有明确说明。还应理解，当在说明书中使用术语“包含”、“包含有”、“包括”和“包括有”时，其指定所述元件的存在但并不排除一个或多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括相关所列项目的一个或多个的任意和所有组合。

除非另有定义，否则本文使用的包括科学和技术术语的所有术语具有与本发明所属领域的普通技术人员鉴于本公开所通常理解的含义相同的含义。还应理解，诸如常用字典中定义的那些的术语应被解释为具有与其在本公开和相关领域的上下文中的含义一致的含义，而不以理想化和过于正式的意义进行解释，除非本文明确地如此定义。

在下面的描述中，阐述了大量具体细节从而提供对本发明透彻的理解。本发明可以在没有这些具体细节的一些或全部的情况下实施。在其它情况下，并未详细描述公知的进程结构和/或进程，以免不必要地模糊本发明。

还应注意，在一些情况下，如相关领域技术人员显而易见的是，关于一个实施例描述的部件或元件可以单独使用或者与另一实施例的其它部件或元件结合使用，除非另有明确说明。

下文中，将参照附图详细描述本发明的各个实施例。

图1示出根据本发明的实施例的数据处理系统100。

参照图1，数据处理系统100可以包括主机102和存储器系统110。

主机102可以包括诸如移动电话、mp3播放器和膝上型电脑的便携式电子装置，或例如台式电脑、游戏机、电视(tv)和投影仪的非便携式电子装置。

存储器系统110可以响应于来自主机102的请求而操作。例如，存储器系统110可以存储待被主机102访问的数据。存储器系统110可以用作主机102的主存储器系统或辅助存储器系统。根据待与主机102电联接的主机接口的协议，存储器系统110可以利用各种存储装置中的任何一种来实现。存储器系统110可以利用例如以下的各种存储装置中的任何一种来实现：固态驱动器(ssd)、多媒体卡(mmc)、嵌入式mmc(emmc)、尺寸减小的mmc(rs-mmc)和微型-mmc、安全数字(sd)卡、迷你-sd和微型-sd、通用串行总线(usb)存储装置、通用闪速存储(ufs)装置、标准闪存(cf)卡、智能媒体(sm)卡、记忆棒等。

用于存储器系统110的存储装置可以利用例如动态随机存取存储器(dram)和静态随机存取存储器(sram)的易失性存储器装置或例如只读存储器(rom)、掩模rom(mrom)、可编程rom(prom)、可擦除可编程rom(eprom)、电可擦除可编程rom(eeprom)、铁电随机存取存储器(fram)、相变ram(pram)、磁阻ram(mram)和电阻ram(rram)的非易失性存储器装置来实现。

存储器系统110可以包括用于存储待被主机102访问的数据的存储器装置150，以及用于控制数据在存储器装置150中的存储的控制器130。

控制器130和存储器装置150可以被集成到一个半导体装置中。例如，控制器130和存储器装置150可以被集成到配置为固态驱动器(ssd)的一个半导体装置中。当存储器系统110被用作ssd时，可以显著增加与存储器系统110电联接的主机102的操作速度。

控制器130和存储器装置150可以被集成到配置为例如以下的存储卡的一个半导体装置中：个人计算机存储卡国际协会(pcmcia)卡，标准闪存(cf)卡，智能媒体(sm)卡(smc)，记忆棒，多媒体卡(mmc)，rs-mmc和微型-mmc，安全数字(sd)卡，迷你-sd，微型-sd和sdhc以及通用闪速存储(ufs)装置。

对于另一个实例，存储器系统110可以配置计算机、超移动pc(umpc)、工作站、上网本、个人数字助理(pda)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(pmp)、便携式游戏机、导航装置、黑盒子、数字照相机、数字多媒体广播(dmb)播放器、三维(3d)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储器、能够在无线环境下传送和接收信息的装置、配置家庭网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置远程信息处理网络的各种电子装置之一、rfid装置或配置计算系统的各种构成元件之一。

当电源中断时，存储器系统110的存储器装置150可以保留存储的数据。存储器装置150可以在写入操作期间存储从主机102提供的数据。存储器装置150可以在读取操作期间将存储的数据提供到主机102。

存储器装置150可以包括多个存储块152、154和156。存储块152、154和156的每个可以包括多个页面。页面的每个可以包括多个存储器单元，其中多个字线(wl)电联接至多个存储器单元。存储器装置150可以是非易失性存储器装置，例如闪速存储器。闪速存储器可以具有三维(3d)堆叠结构。存储器装置150的结构和存储器装置150的三维(3d)堆叠结构将在后面参照图2至图11进行详细说明。

存储器系统110的控制器130可以响应于来自主机102的请求控制存储器装置150。控制器130可以将从存储器装置150读取的数据提供至主机102，并将从主机102提供的数据存储在存储器装置150中。为此，控制器130可以控制存储器装置150的全部操作，例如读取、写入编程和擦除操作。

例如，根据图1的实施例，控制器130可以包括主机接口单元132、处理器134、错误校正码(ecc)单元138、电力管理单元(pmu)140、nand闪速控制器(nfc)142和存储器144。

主机接口单元132可以处理从主机102提供的命令和数据，并且可以通过例如以下的各种接口协议的至少一种与主机102通信：通用串行总线(usb)、多媒体卡(mmc)、高速外围组件互连(pci-e)、串列scsi(sas)、串行高级技术附件(sata)、并行高级技术附件(pata)、小型计算机系统接口(scsi)、增强型小型磁盘接口(esdi)和集成驱动电路(ide)。

ecc单元138可检测并校正读取操作期间从存储器装置150读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ecc单元138可以不校正错误位，并且可以输出指示校正错误位失败的错误校正失败信号。

ecc单元138可基于例如以下的编码调制执行错误校正操作：低密度奇偶校验(ldpc)码、博斯-查德胡里-霍昆格母(bose-chaudhuri-hocquenghem，bch)码、turbo码、里德-所罗门(reed-solomon，rs)码、卷积码、递归系统码(rsc)、网格编码调制(tcm)、块编码调制(blockcodedmodulation，bcm)等。ecc单元138可以包括用于错误校正操作的所有电路、系统或装置。

pmu140可以提供并管理用于控制器130的电力，即用于包括在控制器130中的构成元件的电力。

nfc142可以用作控制器130和存储器装置150之间的存储器接口，以允许控制器130响应于来自主机102的请求控制存储器装置150。例如，当存储器装置150是闪速存储器时，尤其是当存储器装置150是nand闪速存储器时，nfc142可以在处理器134的控制下生成用于存储器装置150的控制信号并处理数据。

存储器144可以用作存储器系统110和控制器130的工作存储器，并存储用于驱动存储器系统110和控制器130的数据。控制器130可响应于来自主机102的请求控制存储器装置150。例如，控制器130可以将从存储器装置150读取的数据提供至主机102，并将从主机102提供的数据存储在存储器装置150中。当控制器130控制存储器装置150的操作时，存储器144可以存储控制器130和存储器装置150用于诸如读取、写入、编程和擦除操作的操作的数据。

存储器144可以利用易失性存储器来实现。例如，存储器144可以利用静态随机存取存储器(sram)或动态随机存取存储器(dram)来实现。如上所述，存储器144可以存储主机102和存储器装置150用于读取和写入操作的数据。为存储数据，存储器144可以包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。

处理器134可以控制存储器系统110的一般操作。处理器134可以响应于从主机102接收的写入或读取请求来控制用于存储器装置150的写入操作或读取操作。处理器134可以驱动也被称为闪存转换层(ftl)的固件，以控制存储器系统110的一般操作。例如，处理器134可以利用微处理器或中央处理单元(cpu)来实现。

管理单元(未示出)可以包括在处理器134中，并且可以执行存储器装置150的坏块管理。管理单元可以发现包括在存储器装置150中的对于进一步使用处于令人不满意状态的坏存储块，并对坏存储块执行坏块管理。当存储器装置150是闪速存储器(例如nand闪速存储器)时，由于nand逻辑功能的特性，在写入操作(或编程操作)期间可能发生编程失败。在坏块管理期间，可以将编程失败的存储块或坏存储块的数据编程到新的存储块中。此外，由于编程失败导致的坏块使具有3d堆叠结构的存储器装置150的利用效率和存储器系统110的可靠性严重劣化，因此，需要可靠的坏块管理。

图2是示出根据本发明的实施例的图1所示的存储器装置150的示意图。

参照图2，存储器装置150可以包括多个存储块。例如，存储器装置150可以包括第零到第(n-1)块210-240。多个存储块210至240中的每个可以包括多个页面。例如，多个存储块210至240的每个可以包括2^m个页面(2^m页面)。存储块和页面的数量可基于设计而变化。多个页面的每个可以包括多个存储器单元，其中多个字线电联接至多个存储器单元。

此外，根据每个存储器单元中可存储或表达的位的数量，存储器装置150可以包括多个存储块，如单层单元(slc)存储块和多层单元(mlc)存储块。slc存储块可以包括多个页面，其利用每个能够存储1位数据的存储器单元来实现。mlc存储块可以包括多个页面，其利用每个能够存储多位数据(例如，两位或更多位数据)的存储器单元来实现。包括利用每个能够存储3位数据的存储器单元来实现的多个页面的mlc存储块也被称为三层单元(tlc)存储块。

多个存储块210至240的每个可以在写入操作期间存储从主机102提供的数据。多个存储块210至240的每个可以在读取操作期间将存储的数据提供到主机102。

图3是示出根据本发明的实施例的图1所示的多个存储块152至156中的一个的电路图。

参照图3，存储器装置150的存储块152可以包括分别电联接至位线bl0至blm-1的多个单元串340。单元串340的每列可以包括至少一个漏极选择晶体管dst和至少一个源极选择晶体管sst。多个存储器单元或多个存储器单元晶体管mc0至mcn-1可以串联地电联接在选择晶体管dst和sst之间。各个存储器单元mc0至mcn-1可以由多层单元(mlc)配置，其中多层单元中的每个存储多位的数据信息。串340可以被分别电联接至相应的位线bl0至blm-1。供参考，在图3中，“dsl”表示漏极选择线，“ssl”表示源极选择线，“csl”表示共源线。

虽然作为示例，图3示出通过nand闪速存储器单元配置的存储块152，但应注意，根据实施例的存储器装置150的存储块152不限于nand闪速存储器单元，并且可以利用nor闪速存储器单元、其中结合有至少两种存储器单元的混合闪速存储器单元或其中控制器被内置在存储器芯片中的nand闪速存储器单元来实现。半导体装置的操作特性不仅可应用于其中电荷存储层由导电浮栅配置的闪速存储器装置，而且可应用于其中电荷存储层由介电层配置的电荷捕获闪存(ctf)。

存储器装置150的电压发生器310可以根据操作模式提供待被供应至各自字线的诸如编程电压、读取电压和通过电压的字线电压以及提供待被供应至例如其中形成有存储器单元的阱区的体材料(bulk)的电压。电压发生器310可以在控制电路(未示出)的控制下执行电压生成操作。电压发生器310可以生成多个可变读取电压以生成多个读取数据，在控制电路的控制下选择存储块或存储器单元阵列的扇区中的一个，选择所选择的存储块的字线之一，以及将字线电压提供至所选择的字线和未选择的字线。

存储器装置150的读取/写入电路320可以由控制电路(未示出)控制，并且可以根据操作模式用作读出放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可以用作用于从存储器单元阵列读取数据的读出放大器。此外，在编程操作期间，读取/写入电路320可以用作根据待存储在存储器单元阵列中的数据驱动位线的写入驱动器。读取/写入电路320可以在编程操作期间从缓冲器(未示出)接收待写入在存储器单元阵列中的数据，并且可以根据输入的数据驱动位线。为此，读取/写入电路320可以包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322、324和326，并且多个锁存器(未示出)可以包括在页面缓冲器322、324和326的每一个中。

图4至图11是示出图1所示的存储器装置150的图。

图4是示出包括在图1所示的存储器装置150中的多个存储块的示例的框图。

参照图4，存储器装置150可以包括多个存储块blk0到blkn-1，存储块blk0到blkn-1的每个可以三维(3d)结构或垂直结构来实现。各个存储块blk0到blkn-1可以包括在第一至第三方向(例如，x轴方向、y轴方向和z轴方向)上延伸的结构。

各个存储块blk0到blkn-1可以包括在第二方向上延伸的多个nand串ns。可以在第一方向和第三方向上设置多个nand串ns。每个nand串ns可电联接至位线bl、至少一个源极选择线ssl、至少一个接地选择线gsl、多个字线wl、至少一个虚拟字线dwl以及共源线csl。即，各个存储块blk0到blkn-1可以电联接至多个位线bl、多个源极选择线ssl、多个接地选择线gsl、多个字线wl、多个虚拟字线dwl以及多个共源线csl。

图5是图4所示的多个存储块blk0到blkn-1的一个blki的立体图。图6是沿图5所示的存储块blki的线i-i＇截取的剖视图。

参照图5和图6，存储器装置150的多个存储块之中的存储块blki可以包括在第一至第三方向上延伸的结构。

可以提供衬底5111。衬底5111可以包括掺杂有第一类型杂质的硅材料。衬底5111可以包括掺杂有p型杂质的硅材料，或者可以是p型阱(例如，袋(pocket)p型阱)，并且包括围绕p型阱的n型阱。尽管假定衬底5111是p型硅，但应注意，衬底5111不限于为p型硅。

可在衬底5111上方设置在第一方向上延伸的多个掺杂区域5311至5314。多个掺杂区域5311至5314可以包含不同于衬底5111的第二类型杂质。多个掺杂区域5311至5314可以掺杂有n型杂质。尽管这里假定第一掺杂区域5311至第四掺杂区域5314为n型，但应注意，第一掺杂区域5311至第四掺杂区域5314不限于为n型。

在衬底5111上方位于第一掺杂区域5311和第二掺杂区域5312之间的区域中，在第一方向上延伸的多个介电材料5112可顺序地设置在第二方向上。介电材料5112和衬底5111可以在第二方向上彼此隔开预定的距离。介电材料5112可以在第二方向上彼此隔开预定的距离。介电材料5112可以包括诸如氧化硅的介电材料。

在衬底5111上方位于第一掺杂区域5311和第二掺杂区域5312之间的区域中，可以设置多个柱状物5113，其顺序地设置在第一方向上并在第二方向上穿过介电材料5112。多个柱状物5113可以分别穿过介电材料5112并且可以与衬底5111电联接。每个柱状物5113可以由多种材料配置。每个柱状物5113的表面层5114可以包括掺杂有第一类型杂质的硅材料。每个柱状物5113的表面层5114可以包括掺杂有与衬底5111相同类型杂质的硅材料。尽管这里假定每个柱状物5113的表面层5114可以包括p型硅，但每个柱状物5113的表面层5114并不限于为p型硅。

每个柱状物5113的内层5115可以由介电材料形成。每个柱状物5113的内层5115可以由例如氧化硅的介电材料填充。

在第一掺杂区域5311和第二掺杂区域5312之间的区域中，可以沿着介电材料5112、柱状物5113和衬底5111的暴露表面设置介电层5116。介电层5116的厚度可以小于介电材料5112之间的距离的一半。换句话说，其中可以设置不同于介电材料5112和介电层5116的材料的区域可以设置在(i)在介电材料5112的第一介电材料的底表面上方设置的介电层5116和(ii)在介电材料5112的第二介电材料的顶表面上方设置的介电层5116之间。介电材料5112位于第一介电材料下方。

在第一掺杂区域5311和第二掺杂区域5312之间的区域中，导电材料5211至5291可被设置在介电层5116的暴露表面上方。在第一方向上延伸的导电材料5211可被设置在邻近衬底5111的介电材料5112和衬底5111之间。特别地，在第一方向上延伸的导电材料5211可以设置在(i)在衬底5111上方设置的介电层5116和(ii)在邻近衬底5111的介电材料5112的底表面上方设置的介电层5116之间。

在第一方向上延伸的导电材料可以设置在(i)在介电材料5112之一的顶表面上方设置的介电层5116和(ii)在设置在某个介电材料5112上方的介电材料5112的另一介电材料的底表面上方设置的介电层5116之间。在第一方向上延伸的导电材料5221至5281可以设置在介电材料5112之间。在第一方向上延伸的导电材料5291可以设置在最高介电材料5112上方。在第一方向上延伸的导电材料5211至5291可以是金属材料。在第一方向上延伸的导电材料5211至5291可以是导电材料，例如多晶硅。

在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可以设置与位于第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可以设置在第一方向上延伸的多个介电材料5112、顺序地布置在第一方向上并在第二方向上穿过多个介电材料5112的多个柱状物5113、在多个介电材料5112和多个柱状物5113的暴露表面上方设置的介电层5116和在第一方向上延伸的多个导电材料5212至5292。

在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可以设置与位于第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可以设置在第一方向上延伸的多个介电材料5112、顺序地布置在第一方向上并在第二方向上穿过多个介电材料5112的多个柱状物5113、在多个介电材料5112和多个柱状物5113的暴露表面上方设置的介电层5116和在第一方向上延伸的多个导电材料5213至5293。

漏极5320可以分别设置在多个柱状物5113上方。漏极5320可以是掺杂有第二类型杂质的硅材料。漏极5320可以是掺杂有n型杂质的硅材料。尽管为方便起见，假设漏极5320包括n型硅，但应注意漏极5320并不限于为n型硅。例如，每个漏极5320的宽度可大于每个相应柱状物5113的宽度。每个漏极5320可以焊盘的形状设置在每个相应柱状物5113的顶表面上方。

在第三方向上延伸的导电材料5331至5333可以设置在漏极5320上方。导电材料5331至5333可以顺序地设置在第一方向上。各个导电材料5331至5333可以与对应区域的漏极5320电联接。漏极5320和在第三方向上延伸的导电材料5331至5333可以通过接触插塞电联接。在第三方向上延伸的导电材料5331至5333可以是金属材料。在第三方向上延伸的导电材料5331至5333可以是导电材料，例如多晶硅。

在图5和图6中，各个柱状物5113可与介电层5116和在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293一起形成串。各个柱状物5113可与介电层5116和在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293一起形成nand串ns。每个nand串ns可包括多个晶体管结构ts。

图7是图6所示的晶体管结构ts的剖视图。

参照图7，在图6所示的晶体管结构ts中，介电层5116可以包括第一到第三子介电层5117、5118和5119。

每个柱状物5113中的p型硅的表面层5114可以用作主体。邻近柱状物5113的第一子介电层5117可以用作隧穿介电层，并且可包括热氧化层。

第二子介电层5118可以用作电荷存储层。第二子介电层5118可以用作电荷捕获层，并且可以包括氮化物层或金属氧化物层，例如氧化铝层、氧化铪层等。

邻近导电材料5233的第三子介电层5119可以用作阻挡介电层。邻近在第一方向上延伸的导电材料5233的第三子介电层5119可形成为单层或多层。第三子介电层5119可以是例如氧化铝层、氧化铪层等的高k介电层，其具有比第一子介电层5117和第二子介电层5118更大的介电常数。

导电材料5233可用作栅或控制栅。即，栅或控制栅5233、阻挡介电层5119、电荷存储层5118、隧穿介电层5117和主体5114可形成晶体管或存储器单元晶体管结构。例如，第一至第三子介电层5117至5119可以形成氧化物-氮化物-氧化物(ono)结构。在实施例中，为方便起见，在柱状物5113的每个中的p型硅的表面层5114将被称为在第二方向上的主体。

存储块blki可以包括多个柱状物5113。即，存储块blki可以包括多个nand串ns。具体地，存储块blki可以包括在第二方向或垂直于衬底5111的方向上延伸的多个nand串ns。

每个nand串ns可以包括设置在第二方向上的多个晶体管结构ts。每个nand串ns的多个晶体管结构ts的至少一个可以用作串源极晶体管sst。每个nand串ns的多个晶体管结构ts的至少一个可以用作接地选择晶体管gst。

栅或控制栅可以对应于在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293。换言之，栅或控制栅可以在第一方向上延伸并形成字线以及至少一个源极选择线ssl和至少一个接地选择线gsl的至少两个选择线。

在第三方向上延伸的导电材料5331至5333可以电联接至nand串ns的一端。在第三方向上延伸的导电材料5331至5333可以用作位线bl。即，在一个存储块blki中，多个nand串ns可电联接至一个位线bl。

在第一方向上延伸的第二类型掺杂区域5311至5314可被设置至nand串ns的另一端。在第一方向上延伸的第二类型掺杂区域5311至5314可以用作共源线csl。

即，存储块blki可包括在垂直于衬底5111的方向(例如，第二方向)上延伸的多个nand串ns，并且可以用作例如电荷捕获型存储器的nand闪速存储块，其中多个nand串ns电联接至一个位线bl。

虽然图5至图7示出在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293被设置为9层，但应注意，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293不限于被设置为9层。例如，在第一方向上延伸的导电材料可被设置为8层、16层或任意多层。换言之，在一个nand串ns中，晶体管的数目可以是8、16或更多。

虽然图5至图7示出3个nand串ns电联接至一个位线bl，但应注意，实施例不限于具有电联接至一个位线bl的3个nand串ns。在存储块blki中，m个nand串ns可电联接至一个位线bl，m是正整数。根据电联接至一个位线bl的nand串ns的数量，也可控制在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293的数量和共源线5311至5314的数量。

此外，尽管图5至图7中示出3个nand串ns电联接至在第一方向上延伸的一种导电材料，但应注意，该实施例不限于具有电联接至在第一方向上延伸的一种导电材料的3个nand串ns。例如，n个nand串ns可电联接至在第一方向上延伸的一种导电材料，n是正整数。根据电联接至在第一方向上延伸的一种导电材料的nand串ns的数量，也可控制位线5331至5333的数量。

图8是示出具有参照图5至图7描述的第一结构的存储块blki的等效电路图。

参照图8，在具有第一结构的块blki中，可以在第一位线bl1和共源线csl之间设置nand串ns11至ns31。第一位线bl1可对应于图5和图6中在第三方向上延伸的导电材料5331。nand串ns12至ns32可以设置在第二位线bl2和共源线csl之间。第二位线bl2可对应于图5和图6中在第三方向上延伸的导电材料5332。nand串ns13至ns33可以设置在第三位线bl3和共源线csl之间。第三位线bl3可对应于图5和图6中在第三方向上延伸的导电材料5333。

每个nand串ns的源极选择晶体管sst可电联接至相应的位线bl。每个nand串ns的接地选择晶体管gst可电联接至共源线csl。存储器单元mc可以设置在每个nand串ns的源极选择晶体管sst和接地选择晶体管gst之间。

在该实例中，nand串ns可以由行和列的单元定义，并且电联接至一个位线的nand串ns可以形成一列。电联接至第一位线bl1的nand串ns11至ns31可对应于第一列，电联接至第二位线bl2的nand串ns12至ns32可对应于第二列，电联接至第三位线bl3的nand串ns13至ns33可对应于第三列。电联接至一个源极选择线ssl的nand串ns可形成一行。电联接至第一源极选择线ssl1的nand串ns11至ns13可形成第一行，电联接至第二源极选择线ssl2的nand串ns21至ns23可形成第二行，电联接至第三源极选择线ssl3的nand串ns31至ns33可形成第三行。

在每个nand串ns中，可以定义高度。在每个nand串ns中，邻近接地选择晶体管gst的存储器单元mc1的高度可具有值“1”。在每个nand串ns中，当从衬底5111测量时，存储器单元的高度可以随着存储器单元靠近源极选择晶体管sst而增加。在每个nand串ns中，邻近源极选择晶体管sst的存储器单元mc6的高度可以是7。

相同行中的nand串ns的源极选择晶体管sst可以共享源极选择线ssl。不同行中的nand串ns的源极选择晶体管sst可分别电联接至不同的源极选择线ssl1、ssl2和ssl3。

相同行中的nand串ns中的同一高度处的存储器单元可以共享字线wl。即，在同一高度处，可以将电联接至不同行中的nand串ns的存储器单元mc的字线wl电联接。相同行的nand串ns中的同一高度处的虚拟存储器单元dmc可以共享虚拟字线dwl。即，在同一高度或水平处，可以将电联接至不同行中的nand串ns的虚拟存储器单元dmc的虚拟字线dwl电联接。

位于同一水平或高度或层处的字线wl或虚拟字线dwl可以在其中可以设置在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293的层处相互电联接。在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293可以通过接触部被共同电联接至上层。在上层处，可以将在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293电联接。换言之，相同行中的nand串ns的接地选择晶体管gst可以共享接地选择线gsl。而且，不同行中的nand串ns的接地选择晶体管gst可以共享接地选择线gsl。即，nand串ns11至ns13、ns21至ns23和ns31至ns33可以电联接至接地选择线gsl。

共源线csl可电联接至nand串ns。在有源区域上方和在衬底5111上方，第一至第四掺杂区域5311至5314可以电联接。第一至第四掺杂区域5311至5314可以通过接触部电联接至上层，在上层处，可以将第一至第四掺杂区域5311至5314电联接。

即，如图8所示，可以将同一高度或水平的字线wl电联接。因此，当特定高度处的字线wl被选择时，电联接至该字线wl的所有nand串ns可以被选择。不同行中的nand串ns可电联接至不同的源极选择线ssl。因此，在电联接至同一字线wl的nand串ns之中，通过选择源极选择线ssl1至ssl3之一，未选择的行中的nand串ns可以与位线bl1至bl3电隔离。换句话说，通过选择源极选择线ssl1至ssl3之一，可以选择一行nand串ns。而且，通过选择位线bl1至bl3之一，可以在列的单元中选择所选择的行中的nand串ns。

在每个nand串ns中，可以设置虚拟存储器单元dmc。在图8中，虚拟存储器单元dmc可以设置在每个nand串ns的第三存储器单元mc3和第四存储器单元mc4之间。即，第一至第三存储器单元mc1至mc3可以设置在虚拟存储器单元dmc和接地选择晶体管gst之间。第四至第六存储器单元mc4至mc6可以设置在虚拟存储器单元dmc和源极选择晶体管sst之间。每个nand串ns的存储器单元mc可以被虚拟存储器单元dmc划分成存储器单元组。在划分的存储器单元组中，邻近接地选择晶体管gst的存储器单元mc1至mc3可以被称为下部存储器单元组，邻近串选择晶体管sst的存储器单元mc4至mc6可以被称为上部存储器单元组。

下面将参照图9至图11进行详细说明，图9至图11示出根据利用不同于第一结构的三维(3d)非易失性存储器装置实现的实施例的存储器系统中的存储器装置。

图9是示意性地示出利用不同于上文参照图5至图8所述的第一结构的三维(3d)非易失性存储器装置实现的存储器装置并示出图4的多个存储块的存储块blkj的立体图。图10是示出沿图9的线vii-vii＇截取的存储块blkj的剖视图。

参照图9和图10，图1的存储器装置150的多个存储块之中的存储块blkj可以包括在第一至第三方向上延伸的结构。

可以提供衬底6311。例如，衬底6311可以包括掺杂有第一类型杂质的硅材料。例如，衬底6311可以包括掺杂有p型杂质的硅材料，或者可以是p型阱(例如，袋p阱)，并且包括围绕p型阱的n型阱。虽然为方便起见，假设实施例中衬底6311是p型硅，但要注意的是衬底6311不限于为p型硅。

在x轴方向和y轴方向上延伸的第一至第四导电材料6321至6324设置在衬底6311上方。第一至第四导电材料6321至6324可以在z轴方向上隔开预定的距离。

在x轴方向和y轴方向上延伸的第五至第八导电材料6325至6328可以设置在衬底6311上方。第五至第八导电材料6325至6328可以在z轴方向上隔开预定的距离。第五至第八导电材料6325至6328可以在y轴方向上与第一至第四导电材料6321至6324隔开。

可以设置穿过第一至第四导电材料6321至6324的多个下部柱状物dp。每个下部柱状物dp在z轴方向上延伸。而且，可以设置穿过第五至第八导电材料6325至6328的多个上部柱状物up。每个上部柱状物up在z轴方向上延伸。

下部柱状物dp和上部柱状物up的每一个可以包括内部材料6361、中间层6362和表面层6363。中间层6362可以用作单元晶体管的沟道。表面层6363可以包括阻挡介电层、电荷存储层和隧穿介电层。

下部柱状物dp和上部柱状物up可以通过管栅pg电联接。管栅pg可以设置在衬底6311中。例如，管栅pg可以包括与下部柱状物dp和上部柱状物up相同的材料。

在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可以设置在下部柱状物dp上方。例如，第二类型的掺杂材料6312可以包括n型硅材料。第二类型的掺杂材料6312可用作共源线csl。

漏极6340可以设置在上部柱状物up上方。漏极6340可以包括n型硅材料。在y轴方向上延伸的第一上部导电材料6351和第二上部导电材料6352可以设置在漏极6340上方。

第一上部导电材料6351和第二上部导电材料6352可以在x轴方向上隔开。第一上部导电材料6351和第二上部导电材料6352可以由金属形成。第一上部导电材料6351和第二上部导电材料6352与漏极6340可通过接触插塞电联接。第一上部导电材料6351和第二上部导电材料6352分别用作第一位线bl1和第二位线bl2。

第一导电材料6321可以用作源极选择线ssl，第二导电材料6322可以用作第一虚拟字线dwl1，第三导电材料6323和第四导电材料6324分别用作第一主字线mwl1和第二主字线mwl2。第五导电材料6325和第六导电材料6326分别用作第三主字线mwl3和第四主字线mwl4，第七导电材料6327可以用作第二虚拟字线dwl2，第八导电材料6328可以用作漏极选择线dsl。

下部柱状物dp和邻近下部柱状物dp的第一至第四导电材料6321至6324形成下部串。上部柱状物up和邻近上部柱状物up的第五至第八导电材料6325至6328形成上部串。下部串和上部串可以通过管栅pg电联接。下部串的一端可以电联接至用作共源线csl的第二类型的掺杂材料6312。上部串的一端可以通过漏极6340电联接至相应的位线。一个下部串和一个上部串形成一个单元串，其电联接在用作共源线csl的第二类型的掺杂材料6312和用作位线bl的上部导电材料层6351和6352中对应的一个之间。

即，下部串可以包括源极选择晶体管sst、第一虚拟存储器单元dmc1以及第一主存储器单元mmc1和第二主存储器单元mmc2。上部串可以包括第三主存储器单元mmc3和第四主存储器单元mmc4、第二虚拟存储器单元dmc2以及漏极选择晶体管dst。

在图9和图10中，上部串和下部串可以形成nand串ns，并且nand串ns可以包括多个晶体管结构ts。由于包括在图9和图10中的nand串ns中的晶体管结构在上面参照图7进行了详细描述，在此将省略其详细描述。

图11是示出具有如上参照图9和图10所述的第二结构的存储块blkj的等效电路的电路图。为方便起见，仅示出第一串和第二串，其形成第二结构的存储块blkj中的一对。

参照图11，在存储器装置150的多个块之中具有第二结构的存储块blkj中，可以定义多个对的方式设置单元串，其中单元串的每个利用如上参照图9和图10所述的通过管栅pg电联接的一个上部串和一个下部串实现。

即，在具有第二结构的特定存储块blkj中，例如，沿着第一沟道ch1(未示出)堆叠的存储器单元cg0至cg31，至少一个源极选择栅ssg1和至少一个漏极选择栅dsg1可以形成第一串st1，例如，沿第二沟道ch2(未示出)堆叠的存储器单元cg0至cg31，至少一个源极选择栅ssg2和至少一个漏极选择栅dsg2可以形成第二串st2。

第一串st1和第二串st2可电联接至同一漏极选择线dsl和同一源极选择线ssl。第一串st1可电联接至第一位线bl1，第二串st2可电联接至第二位线bl2。

虽然图11中描述了第一串st1和第二串st2电联接至同一漏极选择线dsl和同一源极选择线ssl，但可以想到第一串st1和第二串st2可电联接至同一源极选择线ssl和同一位线bl，第一串st1可以电联接至第一漏极选择线dsl1且第二串st2可以电联接至第二漏极选择线dsl2。进一步可以想到，第一串st1和第二串st2可以电联接至同一漏极选择线dsl和同一位线bl，第一串st1可以电联接至第一源极选择线ssl1且第二串st2可以电联接至第二源极选择线ssl2。

下文中，参照图12至图18，将更详细地描述存储器系统及其操作方法。

图12是示出存储器单元的阈值电压分布的变化的图。

参照图12，如由附图标记2所示，存储器单元的初始分布1可根据执行编程/擦除操作(p/e循环)的计数的增加在右方向上变化。

如由附图标记3所示，存储器单元的初始分布1可由于与数据保存有关的保持特性而在左方向上变化。例如，基于存储器单元的劣化保持特性，可能降低存储器单元的阈值电压，即，由于存储在浮栅(或电荷存储层)中的电子泄漏随时间增加，阈值电压分布可转移到左侧。

存储器单元的阈值电压分布可以由于例如，操作温度或读取计数以及上文参照图12所讨论的现象的各种原因而改变。作为实质上改变的阈值电压分布的结果，根据读取操作中使用的读取电压的值，一些存储器单元的读取操作可能会失败。更详细地，在施加任意的读取电压的情况下，具有定位在读取电压的左边的阈值电压的单元可被读为“0”，而具有在读取电压的右边的阈值电压的单元可被读为“1”。然而，当由于阈值电压分布的变化导致两个相邻的阈值电压分布重叠时，读取操作可能失败(下文中，这将被称为读取失败)。

在发生读取失败的情况下，读取电压电平可参照读取重试表(rrt)改变，并且重新执行读取操作。这被称为读取重试操作。rrt可以包括多个预设读取电压。当执行读取重试操作时，可以根据rrt的读取电压序列确定执行随后的读取重试操作的读取电压。如果通过利用改变的读取电压执行读取操作而生成的错误位的数量等于或小于可校正错误位的数量，则读取操作通过。当读取操作后难以错误校正时，执行额外的读取重试操作，由此可降低读取操作的失败发生率并可以提高可靠性。

可以如图3所示的以从邻近源极选择晶体管sst的存储器单元mc0至邻近漏极选择晶体管dst的存储器单元mcn-1的顺序执行存储器装置的编程操作。通常，所选择的存储块的编程操作被执行直至完成所选择的存储块的所有页面的编程操作。然而，因为用户设计或由于特定外部因素，仅可完成存储块的一些页面的编程操作，而不执行其它剩余页面的编程操作。其中完成对所有页面的编程操作的存储块被称为封闭块，而其中仅完成对一些页面的编程操作的存储块被称为开放块。

图13是示出图2所示的存储块之中的开放块的简图。

参照图13，示出存储块blk由64个页面配置的情况。第一页面page1至第五页面page5是编程页面，第六页面page6至第六十四页面page64是未编程页面。用于参考，通过检查存储的最后编程页面(即第五页面page5)的地址与对应块的最后页面(即第六十四页面page64)的地址是否相同，可以确定存储块blk的所有页面是否已被编程。这样，开放块包括编程页面page1至page5和未编程页面page6至page64两者。因此，在编程操作之后执行的读取操作期间，当将相同的通过电压施加到未选择字线时，由于存储器单元的阈值电压差异可能会增加读取干扰。此外，根据块的状态，即块是封闭块还是开放块，干扰程度会有所区别。

rrt中预设的多个读取电压被优化用于封闭块。因此，在以与封闭块相同的方式使用读取电压电平对开放块执行读取重试操作的情况下，由于未恢复开放块，读取操作最终可能失败。

在下文中，根据本发明的实施例，当读取失败发生时，提供了读取重试方法，其包括分离开放块和封闭块，以及执行重试操作。

图14是示出根据本发明的实施例的存储器系统110的简化框图。图14所示的存储器系统110可对应于图1的数据处理系统100的存储器系统110，并且被示为包括描述该实施例的要点所需的配置，即包括处理器134、ecc单元138和存储器144的控制器130以及联接至控制器130的存储器装置150，存储器装置包括外围电路160和存储器单元阵列170。

存储器装置150可以包括多个块blk0至blkn-1，每个块包括多个页面(未示出)，并且存储器装置150可以响应于从控制器接收的命令cmd和地址addr执行读取操作。控制器130可以生成命令cmd和地址addr，用于控制存储器装置150的读取操作。当发生读取失败时，控制器130确定已经发生读取失败的块是否为开放块，即已经发生读取失败的块是否包括至少一个未编程页面。如果已经发生读取失败的块是开放块，则控制器130可基于操作温度信息和/或读取计数将恢复算法应用于至少一个未编程页面，然后生成用于执行读重试操作的命令cmd。

参照图1已经描述了控制器130的详细配置。重复这样的描述将是冗长的，因此被省略。

存储器装置150的存储器单元阵列170可以包括多个块blk0至blkn-1，每个块包括多个页面(未示出)。多个块blk0至blkn-1被划分成封闭块即其中已完成对所有页面的编程操作的存储块，和其每个仅已经完成对一些页面的编程操作的开放块。外围电路160可响应于从控制器130接收的命令cmd和地址addr控制存储器单元阵列170的操作。例如，外围电路160可以在读取操作期间响应于读取命令cmd，将对应于地址addr的块的页面数据data输出到控制器130。而且，外围电路160可以在编程操作期间响应于写入命令cmd，将接收的页面数据data编程在对应于地址addr的块的页面上。

外围电路160可以包括温度传感器460。温度传感器460可以测量在编程操作期间对页面数据data编程时的第一温度和在读取操作期间输出页面数据data时的第二温度。温度传感器460可以基于测量的第一温度和/或第二温度提供操作温度信息。

在存储器装置150是非易失性存储器装置，诸如，例如闪速存储器的情况下，存储器单元阵列170可以包括主区域和备用区域。例如，如图14所示，在多个块blk0至blkn-1之中，可以将块blk1至blkn-1分配给主区域，可以将块blk0分配给备用区域。主区域是其中存储能够被用户访问的用户数据的区域。备用区域是其中存储系统数据的区域。系统数据可以包括用于辅助用户数据的数据，例如错误校正信息，或管理存储器装置150所需的数据，例如状态信息或故障信息。在一个实施例中，存储在存储器单元阵列170的备用区域中的系统数据可以包括选自包括以下的组的至少一个信息：从温度传感器460提供的操作温度信息、关于对应块是封闭块还是开放块的开放/封闭块信息以及块的各个读取计数。如上所述，封闭块表示其中已经完成对块的所有页面的编程操作的块。开放块表示其中仅已经完成对一些页面的编程操作的块。当系统接通电源时，可以将存储在存储器单元阵列170的备用区域中的系统数据传输至并存储在控制器130的存储器144中。

控制器130可以使用存储在存储器144中的开放/封闭块信息、操作温度信息和读取计数，生成用于执行开放块的未编程页面的恢复算法的命令cmd。即，当温度差大于或等于参考值a时，控制器130可以生成用于对未编程页面执行恢复算法的命令cmd。温度差表示写入开放块的编程页面的数据时的温度和读取数据时的温度之间的差。当开放块的读取计数大于或等于某一参考值b时，控制器130可以生成用于对未编程页面执行恢复算法的命令cmd。

在对开放块执行读取操作的情况下，存在第一条件、第二条件和第三条件。第一条件表示其中当响应于依次输入的写入命令执行编程操作时，输入用于最后编程的页面数据的读取命令的条件。第二条件表示已经完成编程操作后输入读取命令的条件。第三条件表示其中接通电源后输入用于对其已经执行最后编程操作的块的读取命令的条件。

在实施例中，当写入开放块的编程页面的数据时的温度和读取数据时的温度之间的差大于或等于参考值a时，和/或当开放块的读取计数大于或等于某一参考值b时，可以在第一至第三条件下如下对开放块的未编程页面执行恢复算法。

在第一条件下发生读取失败的情况下，控制器130可以响应于写入命令控制存储器装置150将连续输入的页面数据data编程在开放块的未编程页面上。在第二条件下发生读取失败的情况下，控制器130可以控制存储器装置150在编程操作之后将存储在页面缓冲器中的数据和系统数据编程在开放块的未编程页面上。在第三条件下发生读取失败的情况下，控制器130可以控制存储器装置150对开放块的未编程页面执行虚拟数据编程。对此，控制器130可以包括存储用于虚拟数据编程的虚拟数据的存储单元。控制器130中提供的存储器144可以用作存储单元。虚拟数据可以是随机生成的任意数据。

如上所述，根据本发明的实施例，控制器130可以执行恢复算法，该恢复算法对其中发生读取失败的开放块的未编程页面执行额外编程操作。可以重复恢复算法直至其中发生读取失败的开放块被转变为封闭块。

图15提供了图14的存储器装置150的更详细的配置。

参照图15，存储器装置150的外围电路160可以包括控制逻辑410、地址解码器420、读取/写入电路430、数据输入/输出电路440、电压供应单元450和温度传感器460。

地址解码器420通过字线wl1至wln-1被联接至存储器单元阵列170。地址解码器420被配置为响应于控制逻辑410的控制而操作。地址解码器420对从外部(例如，图14中的控制器130)输入的地址addr进行解码，生成块地址，并根据所生成的块地址在存储器单元阵列170的多个存储块blk0至blkn-1中选择一个存储块。地址解码器420对地址addr进行解码，生成行地址，并选择联接至根据所生成的行地址选择的存储块的字线wl1至wln-1中的一个。地址解码器420被配置为接收从电压供应单元450提供的工作电压vrs并提供工作电压vrs到所选择的字线和未选择的字线。例如，在读取操作期间，地址解码器420可以将读取电压vread提供到所选择的字线并将通过电压vpass提供到未选择的字线。地址解码器420可以包括块解码器、行解码器、地址缓冲器等。

读取/写入电路430通过位线bl0至blm-1联接至存储器单元阵列170，并通过数据线dl联接至数据输入/输出电路440。读取/写入电路430被配置为响应于控制逻辑410的控制而操作。在编程操作期间，读取/写入电路430接收来自数据输入/输出电路440的页面数据data并将其传输到位线bl0至blm-1。传输的页面数据data在联接至所选择的字线的存储器单元上被编程。在读取操作或读取重试操作期间，读取/写入电路430通过位线bl0至blm-1读取联接至所选择的字线的存储器单元的页面数据，并通过数据线dl将读取的数据data输出至数据输入/输出电路440。在擦除操作期间，读取/写入电路430可以浮动位线bl0至blm-1。在实施例中，读取/写入电路430可以包括多个页面缓冲器pb1至pbm，其分别对应于位线bl0至blm-1，并通过相应的位线bl0至blm-1联接至存储器单元阵列170。多个页面缓冲器pb1至pbm的每个可以包括多个锁存器。

数据输入/输出电路440通过数据线dl联接至读取/写入电路430。数据输入/输出电路440响应于控制逻辑410的控制而操作。数据输入/输出电路440与外部通信数据data。在编程操作期间，数据输入/输出电路440将从外部输入的页面数据data传输到读取/写入电路430。在读取操作期间，数据输入/输出电路440接收从读取/写入电路430读取的页面数据data，并且将读取的页面数据data输出至外部。

电压供应单元450响应于控制逻辑410的控制，生成并供应工作电压vrs以用于读取、编程(或写入)和擦除操作。根据操作模式，工作电压vrs可以包括读取操作所需的电压(例如，选择读取电压和未选择读取电压)、编程操作所需的电压(例如，编程电压)和擦除操作所需的电压(例如，待被施加到其中形成存储器单元的体材料区域的电压)。

温度传感器460可以测量编程操作期间对页面数据data编程时的温度和读取操作期间输出页面数据data时的温度，并将测量的温度提供至控制逻辑410作为操作温度信息。

控制逻辑410联接至地址解码器420、读取/写入电路430、数据输入/输出电路440、电压供应单元450和温度传感器460。控制逻辑410可以被配置为通过存储器装置150的输入/输出缓冲器(未示出)接收命令cmd，并响应于命令cmd控制存储器装置150的全部操作，其包括读取、编程(或写入)和擦除操作。

根据本发明的实施例，控制逻辑410可以当接通电源时控制地址解码器420、读取/写入电路430、数据输入/输出电路440和电压供应单元450，从存储器单元阵列170的备用区域读出系统数据，并将系统数据传输到控制器(图14的130)的存储器144。在这方面，系统数据可以包括从温度传感器460提供的操作温度信息、关于对应块是其中已经完成对所有页面的编程操作的封闭块还是其中仅已经完成对一些页面的编程操作的开放块的开放/封闭块信息和块的各个读取计数。

此外，控制逻辑410可以控制地址解码器420、读取/写入电路430、数据输入/输出电路440和电压供应单元450，从而在读取操作期间，对其中发生读取失败的块执行读取重试操作。控制逻辑410可以包括读取重试表rrt，其包括多个预设读取电压。即，当从控制器130接收用于执行读取重试操作的命令cmd时，控制逻辑410可以控制地址解码器420、读取/写入电路430、数据输入/输出电路440和电压供应单元450，以根据读取重试表rrt的读取电压顺序改变读取电压电平，并执行读取重试操作，其为执行至少一个读取操作的操作。

控制逻辑410可以当从控制器130接收用于执行恢复算法的命令cmd时控制地址解码器420、读取/写入电路430、数据输入/输出电路440和电压供应单元450，以在上述第一至第三条件之中的对应条件下对开放块的未编程页面执行额外编程操作。即，控制逻辑410可以控制元件，以在执行恢复算法后开放块转变成封闭块。

尽管在实施例中，已经示出读取重试表rrt被设置在存储器装置150的控制逻辑410中的情况，但实施例不限于此。在另一个实施例中，读取重试表rrt可以设置在控制器130中。

图16是示出图14的控制器130的框图。

参照图16，控制器130可以包括处理器134、ecc单元138和存储器144。

ecc单元138可以检测当读取操作期间读取存储在存储器装置150中的数据时，包含在从存储器装置150读出的页面数据data中的错误位，并确定错误校正是否是可能的(138_a)。当发生的错误位的数量大于或等于可校正错误位阈值时，ecc单元138可以输出指示读取失败的错误校正失败信号(138_b)。

存储器144可以是用于存储器系统110和控制器130的工作存储器，并存储在存储器装置150和控制器130之间执行读取、编程(或写入)和擦除操作所需的数据。特别地，存储器144可以包括当接通电源时用于存储从存储器装置150接收的开放/封闭块信息的第一区域144_a、用于存储从存储器装置150接收的操作温度信息的第二区域144_b和用于存储从存储器装置150接收的块的各个读取计数的第三区域144_c。

处理器134可以控制存储器系统110的一般操作并且响应于来自主机102的写入请求或读取请求控制对存储器装置150的编程操作或读取操作。

根据本发明的实施例的处理器134的操作包括以下内容。

首先，处理器134可以基于存储在存储器144的第一区域144_a中的开放/封闭块信息，检查当从ecc单元138接收指示读取失败的错误校正失败信号时其中发生读取失败的块是开放块还是封闭块(134_a)。在其中对应块是开放块的情况下，处理器134可以基于存储在第二区域144_b中的操作温度信息和/或存储在第三区域144_c中的读取计数，生成用于对开放块的未编程页面执行恢复算法的命令cmd，并将命令cmd传输到存储器装置150(134_b)。此外，当从ecc单元138接收指示读取失败的错误校正失败信号时，处理器134可以生成用于执行读取重试操作的命令cmd(134_c)。在其中发生读取失败的块是开放块的情况下，基于操作温度信息和/或读取计数可生成用于执行恢复算法的命令cmd(134_b)，之后生成用于执行读取重试操作的命令cmd(134_c)。处理器134可以控制在开放块中执行的读取重试操作的计数，使得其等于或大于在封闭块中执行的读取重试操作的计数。

在一些实施例中，存储器系统的操作方法可以是这样的方法，其中在读取失败的情况下，当其中发生读取失败的块是开放块时，在基于操作温度信息和/或读取计数已经对开放块的未编程页面执行恢复算法后，执行读取重试操作。可选地，存储器系统的操作方法可以是这样的方法，其中在读取失败的情况下，首先执行读取重试操作，并且如果读取失败发生为执行读取重试操作的结果，则只有当其中发生读取失败的块是开放块时，才基于操作温度信息和/或读取计数执行恢复算法，然后再次执行读取重试操作。

下文中，将参照图17和图18描述根据本发明的两个实施例的存储器系统的操作方法。

图17是示出根据本发明的实施例的存储器系统的操作方法的流程图。

参照图17，控制器130的处理器134接收来自主机102的读取命令，并执行对应于读取命令的读取操作(在s1700中)。控制器130的ecc单元138在对应于读取命令的读取操作期间接收从存储器装置150读出的页面数据data(在s1710中)。ecc单元138可以检测包含在所读出的页面数据data中的错误位并检查错误校正是否是可能的(在s1720中)。当发生的错误位的数量大于或等于可校正错误位阈值(在s1720中为否)时，ecc单元138可以输出用于指示读取失败的错误校正失败信号(在s1730中)。当确定发生的错误位的数量小于可校正错误位阈值(在s1720中为是)时，进程继续至步骤s1790。

当发生读取失败时，控制器130的处理器134确定其中发生读取失败的块是否为包括未编程页面的开放块(在s1740中)。在这点上，基于存储在存储器144的第一区域144_a中的开放/封闭块信息，处理器134可以确定其中发生读取失败的块是开放块还是封闭块。

当确定对应块是开放块(在s1740中为是)时，处理器134基于存储在存储器144的第二区域144_b中的操作温度信息和/或存储在存储器144的第三区域144_c中的读取计数，生成对开放块的未编程页面执行恢复算法的命令cmd，并且存储器装置150响应于命令cmd对开放块的未编程页面执行恢复算法(在s1750中)。当确定对应块不是开放块(在s1740中为否)时，进程继续至步骤s1760。

更具体地，处理器134检查在写入开放块的编程页面的数据时的温度wt和读取数据时的温度rt之间的差是否大于或等于参考值a(在s1752中)。当温度差(wt-rt)大于或等于参考值a(在s1752中为是)时，存储器系统110可以对未编程页面执行恢复算法(在s1756中)。当确定温度差(wt-rt)小于参考值a(在s1752中为否)时，进程继续至步骤s1754。处理器134检查开放块的读取计数rc是否大于或等于某一参考值b(在s1754中)。当开放块的读取计数rc大于或等于某一参考值b(在s1754中为是)时，处理器134可以对未编程页面执行恢复算法(在s1756中)，并继续至步骤s1760。当确定开放块的读取计数rc小于某一参考值b(在s1754中为否)时，进程继续至步骤s1760。

在如上所述已经执行恢复算法之后，其中发生读取失败的开放块可以转变成封闭块。用于参考，在其中写入数据时的温度wt和读取数据时的温度rt之间的差大于或等于参考值a的情况下，或者在其中块的读取计数rc大于或等于某一参考值b的情况下，这表示对应块劣化的可能性高。因此，根据实施例，存储器系统的工作速度和可靠性可以通过在其中发生读取失败的开放块之中对具有较高劣化可能性的开放块执行恢复算法来进行权衡(tradeoff)。

如果其中发生读取失败的块不是开放块(在s1740中为否)，或温度差(wt-rt)小于参考值a且开放块的读取计数rc小于某一参考值b(在s1752中为否和s1754中为否)，则对对应块不执行恢复算法。

此后，处理器134生成用于执行读取重试操作的命令cmd，并且存储器装置150响应于命令cmd执行读取重试操作(在s1760中)。

在已经执行读取重试操作之后，控制器130的ecc单元138可以再次检测包含在从存储器装置150读出的页面数据data中的错误位，并检查错误校正是否是可能的(在s1770中)。如果发生的错误位的数量大于或等于可校正错误位阈值(在s1770中为否)，则ecc单元138可以最终输出用于指示读取失败的错误校正失败信号(在s1780中)。在错误位的数量小于可校正错误位阈值(在s1770中为是)的情况下，可以校正错误并且可以最终输出通过信号(在s1790中)。

图18是示出根据本发明的另一个实施例的存储器系统的操作方法的流程图。下文中，与图17的描述重叠的内容将被简要描述或其描述将被省略。

参照图18，控制器130的处理器134接收来自主机102的读取命令并执行对应于读取命令的读取操作(在s1800中)。控制器130的ecc单元138在对应于读取命令的读取操作期间，接收从存储器装置150读出的页面数据data(在s1810中)。当包含在所读出的页面数据data中的错误位的数量大于或等于可校正错误位阈值(在s1820中为否)时，ecc单元138可以输出用于指示读取失败的错误校正失败信号(在s1830中)。当确定错误位的数量小于可校正错误位阈值(在s1820中为是)时，进程继续至步骤s1890。

在其中发生读取失败的情况下，控制器130的处理器134生成用于执行读取重试操作的命令cmd，并且存储器装置150响应于命令cmd执行读取重试操作(在s1840中)。

在已经执行读取重试操作之后，控制器130的ecc单元138可以检测包含在从存储器装置150读出的页面数据data中的错误位，并检查错误校正是否是可能的(在s1850中)。如果发生的错误位的数量大于或等于可校正错误位阈值(在s1850中为否)，则ecc单元138重新发送指示读取失败的错误校正失败信号，并且处理器134基于开放/封闭块信息确定其中发生读取失败的块是否为包括未编程页面的开放块(在s1860中)。如果确定发生的错误位的数量小于可校正错误位阈值(在s1850中为是)，则进程继续至步骤s1890。

如果确定对应块是开放块(在s1860中为是)，则处理器134基于操作温度信息和/或读取计数生成用于对开放块的未编程页面执行恢复算法的命令cmd，并且存储器装置150响应于命令cmd对开放块的未编程页面执行恢复算法(在s1870中)。在已经执行恢复算法后，其中发生读取失败的开放块可以转变为封闭块。

此后，处理器134生成用于对已被转变为封闭块的开放块执行读取重试操作的命令cmd，并且存储器装置150响应于命令cmd再次执行读取重试操作(在s1840中)。

在已经执行读取重试操作之后，控制器130的ecc单元138再次检测包含在从存储器装置150读出的页面数据data中的错误位，并检查错误校正是否是可能的(在s1850中)。如果错误位的数量小于可校正错误位阈值(在s1850中为是)，则校正错误，并且可以最终输出通过信号(在s1890中)。

在其中发生读取失败的块是封闭块(在s1860中为否)的情况下，或者在虽然发生读取失败的块是开放块，但是温度差(wt-rt)小于参考值a且开放块的读取计数rc小于某一参考值b的情况下，ecc单元138可以最终输出指示读取失败的错误校正失败信号(在s1880中)。

参照图18所描述的存储器系统的操作方法可以控制在开放块中执行的读取重试操作的计数，使得其等于或大于在封闭块中执行的读取重试操作的计数。因此，存在可以防止开放块的读取失败并且可以提高产品的可靠性的效果。

如上所述，提供了存储器系统及其操作方法，其中当其中发生读取失败的块是开放块时，在通过基于操作温度信息和/或读取计数对开放块的未编程页面执行恢复算法将其中发生读取失败的块转变为封闭块后，执行读取重试操作。因此，在读取重试操作期间，甚至当不管对应块是封闭块还是开放块而施加相同的读取电压电平时，读取失败被防止，并且产品的可靠性被提高。

虽然出于说明的目的已经描述了各种实施例，但对于本领域技术人员显而易见的是，在不背离如所附权利要求中限定的本发明的精神和范围的情况下可以作出各种变化和修改。