本发明涉及一种存储器装置以及一种用于驱动这种存储器装置的方法。
背景技术：
存储器装置通常用于存储数字值，例如计算结果。这种存储器元件的实例是所谓的锁存器，其中这种锁存器可以存储1比特值，即两个可能的状态中的一个。另一实例是触发器，所述触发器例如可以以锁存器为基础。这种存储器元件可以用要存储的值写入。
为了将值正确地写入这种存储器装置中，通常会关注时序要求。尤其是，必须遵守所谓的建立时间和保持时间。这主要表示：要写入的值必须在写入时间点之前存在一定时间(建立时间)并且在写入时间点之后存在一定时间(保持时间)，其中写入时间点例如可以通过时钟信号、激活信号等来确定。于是，在违反时序的情况下会发生：存储器装置呈现亚稳定状态。当逻辑0例如通过接地限定和逻辑1通过正供电电压vdd限定时，亚稳定状态可以为大约vdd/2。在如锁存器的存储器装置中，该亚稳定状态随后在未限定的(即未知的)时间之后过渡到稳定状态(零或一)。该未确定的时间也称作为恢复时间。
当使用所存储的值的后续的电路元件在亚稳定状态期间从存储器装置中读出所述值时，所述值基本上被随机地解释为0或1，这导致这种后续的电路部件(例如逻辑装置)的不可预测的表现。因此，期望尽可能避免或识别出这种亚稳定状态。
从us5,789,945中已知一种锁存器，其中在存在亚稳定状态时缩短上述恢复时间。然而，在此不可预测的是：该系统何时呈现稳定状态并且后续的电路部件仍然可能基于亚稳定状态工作。
其他存储器装置从us7,965,119b2、us2014/0211893a1、us8,552,779b2、us7,880,506b2、us6,906,555b2或us6,498,513b1中已知。
技术实现要素：
因此，目的是提供一种存储器装置，借助所述存储器装置可以在亚稳定状态方面改进对所存储的值的后续处理。
提供根据本发明的存储器装置以及根据本发明的方法。
一种存储器装置包括：数据输入端，用于将数据写入到所述存储器装置中；数据输出端，用于从所述存储器装置中读出数据，亚稳态检测器，用于检测所述存储器装置中的稳定状态，和另一输出端，其中所述另一输出端与所述亚稳态检测器耦合，并且其中所述亚稳态检测器构建成，当由所述亚稳态检测器检测到稳定状态时，经由所述另一输出端至少用信号通知连接在所述存储器装置下游的装置。此外，另一种存储器装置包括：一对反耦合的反相器，其具有第一节点和第二节点，和亚稳态检测器，其中所述亚稳态检测器包括：第一比较器，所述第一比较器构建成，通过从所述第一节点处的信号电平中减去所述第二节点处的信号电平的方式形成的值与阈值进行比较，和第二比较器，所述第二比较器构建成，通过从所述第二节点处的信号电平减去所述第一节点处的信号点电平的方式形成的第二值与另一阈值进行比较。
一种系统，其包括：存储器装置，和另一装置，其中所述另一装置与所述数据输出端耦合，以便处理在所述存储器装置中存储的数据。
该方法包括：将值存储在存储器装置中，检查在所述存储器装置中是否存在亚稳定状态，和当在所述存储器装置中存在稳定状态时，用信号通知给另一装置。
在具体实施方式部分对其它的实施形式和具有这种存储器装置的系统进行了说明。
附图说明
图1示出根据一个实施例的系统的方框图。
图2示出根据一个实施例的存储器装置的示意图。
图3a至图3c示出用于说明存储器装置的不同状态的图。
图4示出锁存器的电路图，所述锁存器可以用于实施例。
图5示出基于图4的锁存器的存储器装置的一个实施例。
图6示出亚稳态检测器的一个实施例。
图7示出图6的亚稳态检测器的一部分的一个实施例。
图8a至图8c示出图7的亚稳态检测器的工作方式的实例。
图9示出用于说明一些实施例的工作方式的实例信号。
图10示出用于说明根据一个实施例的方法的流程图。
具体实施方式
下面，参考所附的附图详细阐述不同的实施例。要注意的是：所述实施例仅用于说明而不应解释为是限制性的。尤其是，对具有多个元素或特征的一个实施例的描述不能解释成：全部这些特征或元素对于实施而言都是必需的。更确切地说，其他实施例可以具有更少的元素或特征或者具有替选的特征或元素。此外，除了所示的和描述的特征和元素之外可以存在其他元素或特征，例如常规存储器装置的特征或元素。
只要没有另作说明，不同的实施例的元素或特征可以彼此组合。针对实施例之一描述的变型形式和变化形式也可以应用于其他实施例。
在附图中示出的或者在下文描述的连接和耦合可以是直接的连接或耦合，即在无元件位于其间的情况下的连接或耦合，或者可以是间接的连接或耦合，即在一个和多个附加元件位于其间的情况下的连接或耦合，只要保持连接或耦合的基本功能，例如传输特定类型的信号或信息，或执行特定的控制。连接或耦合可以是有线的连接或耦合或者无线的连接或耦合。
在图1中示出根据一个实施例的系统的方框图。图1的系统在此示出根据一个实施例的存储器装置10以及连接在存储器装置10下游的另一装置11。在此，另一装置11尤其包括电路，所述电路进一步处理从存储器装置10中读出的所存储的值。
在此，存储器装置10尤其可以包括如锁存器或触发器的静态存储器装置。存储器装置10接收要写入的值in并且将所存储的值out输出给另一装置11。此外，存储器装置10将信号ok输出给另一装置11。该信号ok在此说明：在存储器装置10中是否存在稳定状态或亚稳定状态。这种亚稳定状态例如会在写入到存储器装置10中时违反时序(例如违反建立和保持)的情况下出现。
在图1的实施例中，另一装置11因此借助于信号ok被通知：是否存在亚稳定状态。于是例如在存在亚稳定状态的情况下，另一装置11可以暂缓处理由存储器装置10输出的数据(经由信号out)，直至不再存在亚稳定状态并且通过信号ok显示稳定状态。这尤其在异步电路中是有利的，在所述异步电路中并不基于时钟信号在另一装置11中进行处理。在另外的实施例中，存在亚稳定状态可以表明：在电路中存在错误。例如，在正确设计的基于时钟的同步电路中，不应出现违反时序。在该情况下，存在亚稳定状态例如可以表明：由于老化过程等，电路或时钟信号已改变，使得现在会出现违反时序。在该情况下，可以由另一装置11采取相应的安全措施。
与按标准使用的两级式同步电路相比，另一装置11还可以将信号ok用于更好的(即尤其更快的)同步逻辑装置。
因此，通过由存储器装置10对外提供信号ok的方式，另一装置11(与例如信号10ok在存储器装置10中仅内部使用的情况不同)可以相应地做出反应。
为了能够形成信号ok，存储器装置10具有亚稳态检测器12，所述亚稳态检测器识别存储器装置10中的稳定状态和/或亚稳定状态。这种亚稳态检测器的实例和适当的存储器装置10的实例从现在起参考图2至图9予以详细阐述。要注意的是：术语“存储器装置”和图1的视图并未暗示存储器装置10的其余部件和亚稳态检测器12之间的特别的相对布置。因此，亚稳态检测器12可以与其余存储器装置10一起集成在一个集成电路中，但是也可以在单独的芯片或单独的电路板上提供。
图2示出根据一个实施例的存储器装置。图2的存储器装置在此构建为具有两个反耦合的反相器21、22的锁存器。这种反耦合的反相器引起：在存储状态下(即在无数据写入的状态下)保持、即存储所存储的数据值。经由输入端20可以将数据写入到存储器装置中，即在节点26处可以预设值，这导致在节点27处的值与节点26处的值取反。于是，在图2的实例中，节点27可以在输出端23处被读出。要注意的是：这只是锁存器的示意性描述。详细的实例稍后予以阐述。然而，可以使用其他类型的锁存器，尤其是如在图2中所示的那样包括两个反耦合的反相器的锁存器。
为了识别亚稳定状态，借助于电压检测器24评估节点26处的电压和节点27处的电压。在稳定状态下，节点26、27中的一个节点处的电压是逻辑0，而在节点26、27中的另一个节点处的电压对应于逻辑1，这对应于两个不同的可能的稳定状态。而如果存在亚稳定状态，那么节点26、27处的电压近似相同并且在与逻辑0关联的电压和与逻辑1关联的电压之间。因此，可以通过评估电压来确定：是否存在亚稳定状态。随后，评估的结果可以在另一输出端25处作为信号ok输出，以便使另一装置(如图1的装置11)得以对亚压稳定状态的存在做出反应。
因此，基本上可以通过电压检测器24执行在节点26和节点27处的电压之间的比较。当电压差的绝对值大于阈值时，则存在稳定状态，当电压差小于阈值时，则存在亚稳定状态。这种亚稳定状态在一些时间之后过渡到稳定状态，其中该时间即开始提及的恢复时间不能够精确地预测。因此，通过在其他输出端25处输出的信号，可以从图2的存储器装置的外部确定：该恢复时间是否已经过去并且存在稳定状态。
这从现在开始参照图3a至图3c还将予以更详细阐述。在此，在图3a至图3c的阐述中得出：逻辑1例如与正供电电压vdd关联，而逻辑0例如与接地关联。
在图3a至图3c的上部分中，针对三种不同的状态分别示出图2的锁存器(不带电压检测器24和输出端25)，并且相同的元件设有如在图2中相同的附图标记。
在图3a的情况下，节点26处的电压对应于逻辑1并且节点27处的电压对应于逻辑0。在图3c的情况下，节点26处的电压对应于逻辑0并且节点27处的电压对应于逻辑1。这是锁存器的两个稳定状态。而在图3b的情况下存在亚稳定状态，在该亚稳定状态中不仅节点26而且节点27都大约为vdd/2。亚稳定点究竟在何处与锁存器的精确的实施方案有关。尤其是，这些电压会由于反相器21、22的制造公差而因锁存器而异。
在图3a至图3b的下部分中，分别示出曲线30，所述曲线关于相应的状态示出离开该状态的概率的度量p。点31a表示图3a的稳定状态，其中该锁存器的输出端23处于逻辑0。图3c的点31c示出图3c的状态，其中输出端23处于逻辑1。在图3b中，点31b示出亚稳定状态。
在此，曲线30朝更低的值p进行过渡。在图3b的亚稳定状态的情况下，因此可以在恢复时间之内要么过渡至图3a的状态要么过渡至图3c的状态。
如从图3a至图3c中可看到的那样，如已经参照图2所阐述的那样通过评估节点26、27处的电压来识别亚稳定状态的存在。
图4示出锁存器的电路图，所述锁存器用作为其他实施例的基础。类似于参照图2所讨论的锁存器，图4的锁存器包括两个反耦合的反相器40、41。然而在图2的简单的实施例中，为了写入新的值而需要：使反相器“超常”，即施加高至使得反相器不再能够保持其存储的值的电压或电流。然而，这种“超常”会导致过高的电流通量并且是不期望的。为了避免这种情况，图4的锁存器除了数据输入端42之外具有激活输入端(使能端)43。
数据输入端42经由反相器44与反耦合的反相器40、41的节点iqn连接。iq表示反耦合的反相器40、41的另一节点。代替反相器44，也可以使用其他适合的部件，如缓存器，还有反相器串。
反相器41、44在此是可被置于“三态”状态的反相器，所述“三态”状态基本上处于无效状态中。当激活输入端43处的激活信号处于逻辑1时，反相器44是有效的，即所述反相器作为正常的反相器工作。此外，激活信号经由反相器45输送给反相器41的控制输入端。当激活信号是1时，经由反相器45将反相器41置于三态状态中，即基本上被去活，使得反相器40、41不作为反耦合的反相器工作。在该情况下，锁存器是透明的，并且经由反相器46与节点iqn耦联的输出端47跟随输入端42。
该状态尤其可以被用于将节点iqn置于期望的、要存储的值上，而不必使反耦合的反相器40、41超常。
为了将值存储在锁存器中，随后将激活信号置于0。由此，去活反相器44，并进而将输入端42与节点iqn脱耦。此外，经由反相器45激活反相器41，使得反耦合的反相器40、41现在保持所存储的值。
当激活信号43从1(透明状态)切换到0(存储状态)时，于是会出现亚稳定状态。因此，在实施例中，仅当激活信号是0时，才激活亚稳态检测器，譬如电压检测器24，因为在该情况下会出现亚稳定状态。在图5中示出相应的实施例。图5的实施例基于图4的实施例，并且相同的元件设有相同的附图标记，而不再次予以详细阐述。
在图5中，将节点iqn处的信号、节点iq处的信号和激活信号输送给亚稳态检测器50。当激活信号是0时，亚稳态检测器50通过激活信号被激活。当激活信号是1时，亚稳态检测器50在输出端51处输出预设的值作为信号ok，例如预设的值，所述值显示出不存在稳定状态。当激活信号是0时，即存在存储状态时，亚稳态检测器50基于节点iqn和iq处的信号确定：是存在亚稳定状态还是存在稳定状态，并且在输出端51处输出相应的信号作为信号ok。该检测可以如参照图2所阐述的那样通过电压比较进行。亚稳态检测器的详细的实施例下面参照图5至图8予以详细阐述。
图6示出亚稳态检测器的一个实施例，所述亚稳态检测器例如可以用作为图5的亚稳态检测器50。然而，图6的亚稳态检测器不仅可以使用在图5的存储器装置中，而且通常可以应用在锁存器上，所述锁存器具有激活输入端和反耦合的反相器。此外，图6的亚稳态检测器也可以应用在如下存储器装置上，所述存储器装置以这种锁存器为基础，例如触发器，所述触发器以这种锁存器为基础。
图6的亚稳态检测器具有：第一输入端60，其用于从反耦合的反相器对的第一节点(例如图5的节点iqn)接收信号；第二输入端61，其用于从反耦合的反相器对的第二节点(例如图5的节点iq)接收信号；和第三输入端62，其用于接收激活信号(例如在图5的输入端43处所输送的激活信号)。此外，图6的亚稳态检测器包括第一比较器63和第二比较器64。当激活信号是1时(这对应于图4或图5的锁存器的透明状态)，将比较器63和64去活并且例如在其输出端处输出零。比较器63、64的输出端与或门65联接，使得在该情况下随后在输出端66处输出值零，这显示出，不存在稳定状态(不ok)。
否则，当激活信号是0时，比较器63、64将输入端60、61处的信号之差与预设的阈值比较。在此，输入端60与比较器63的正输入端和比较器64的负输入端连接，并且输入端61与比较器63的负输入端和比较器64的正输入端连接。当在锁存器中例如存储值零时，在图5的锁存器的情况下，输入端60处于逻辑1并且输入端处于逻辑0。随后，比较器63确定：该差(例如当逻辑1对应于vdd并且逻辑零对应于接地时，该差例如为vdd)高于阈值并且输出为1的信号good_zero，这显示出：存在稳定的零状态。与之相对，比较器64输出值0作为信号good_one，因为在此调换输入端并进而例如值-vdd低于阈值。通过或门65的或运算于是在输出端66处输出信号值1，这显示出稳定状态(ok)。
当存储值1时，该关系颠倒。在该情况下，例如，在输入端60处施加逻辑0(例如对应于接地)并且在第二输入端61处施加逻辑1(对应于vdd)。在该情况下，比较器63输出0作为good_zero，并且比较器64输出1作为good_one，这显示出：存储稳定状态1。这又引起在输出端66处输出具有值1的信号1。
而在亚稳定状态中，在输入端60、61处的电压值至少近似相等，并进而通过比较器63、64形成的差接近零并且不超过预设的阈值。在该情况下，通过两个比较器63、64输出0，并且输出端66处的输出信号同样是0，使得显示出亚稳定状态。
要注意的是：在其他实施例中，代替在输出端66处的ok信号，也可以将比较器63、64的输出信号good_zero和good_one分开地例如输出给后续的装置(如图1的其他装置11)，并且随后在其他装置中可以进行评估。
图7示出图6的比较器63、64中的一个比较器的可能的实施方式，其中在此使用具有仅四个晶体管的简单的实施方案。在图7中，用70大体地表示锁存器的一部分，尤其反耦合的反相器对71、72。锁存器也可以具有其他部件，例如，如在图4和5中所示出的那样。用73表示比较器，所述实施方案可以用于实施图6的比较器63或比较器64。该比较器的输出端用附图标记74表示并且相应地输出信号good_zero或good_one，在此通用地用good_xxx表示。为了实现相应其他比较器，仅调换比较器73至反耦合的反相器对71、72的端子，对应于图6的比较器63和64之间的“调换的”输入端。
用75表示激活输入端，激活信号、例如图6的第三端子62的激活信号可以输送给激活输入端。
比较器73包括四个晶体管t1至t4，其中晶体管t1和t2在图7的实例中实施为pmos晶体管，并且晶体管t3和t4实施为nmos晶体管。比较器73的输入端在图7中用“+”和“-”表示，对应于比较器输入端的常用名称，如其在图6中所使用的那样。
在此，晶体管t1至t4如在图7中所示的那样接线。尤其是，晶体管t2和t3(其形成“-”输入端)的栅极端子与反耦合的反相器对71、72的用附图标记v2表示的节点连接。晶体管t1和t4的栅极端子与激活端子连接。此外，晶体管t1、t2还借助其负载路径(即在源极和漏极之间)对应于“+”输入端串联在反耦合的反相器对71、72的节点v1和输出端74之间。晶体管t3、t4借助其负载路径连接在作为参考电势的接地和输出端74之间。
从现在开始，参照图8a至图8c详细阐述用于锁存器的三种不同状态的比较器73的工作方式。
如果端子75处的激活信号等于1，那么晶体管t1截止，并且晶体管t4是导通的，并进而将端子74拉至对应于逻辑0的接地。这对应于比较器的无效状态。因此，当激活信号是1时(这对应于锁存器的透明状态，如参照图5所阐述的那样)，总是输出0，而与锁存器70的状态无关。
在图8a至图8c中，现在绘制锁存器的三种不同的状态(图8a中的稳定状态0，图8c中的稳定状态1，和图8b中的亚稳定状态)，其中激活信号是0。这对应于比较器的有效状态和锁存器的存储状态。在图8a至图8c中分别在上部分中又示出具有比较器的图7的电路，而在下部分中示出如在图3a至图3c中已经使用的曲线图。在图7的电路之上，分别示出比较器符号连带相应地施加在端子上的信号。
为了阐述图8a至图8c，将v1处于逻辑0并且v2处于逻辑1的状态称作为锁存器的状态0，而将v1处于1并且v2处于0的状态称作为状态1。
在图8a至图8c中以如上面提及的那样所基于的是：激活信号是0。因此，晶体管t1是导通的，而晶体管t4截止。因此，在下面的实施方案中不再必须考虑晶体管t1和t4。
在状态0(图8a)下，值1施加到晶体管t2和t3的栅极端子上。因此，晶体管t2截止，而晶体管t3是导通的，并且将输出端拉至0，如通过箭头80表明的那样。因此，在该情况下，输出0。
在图8b的亚稳定状态下，v1和v2处的电压是相同的，例如分别大约为vdd/2。由于晶体管t1是导通的，这引起：在晶体管t2的栅极端子上和在晶体管管t2的源极端子上近似施加相同的电压，并且晶体管t2因此截止。尤其是，源极和栅极之间的电压差至少小到，使得不超过晶体管t2的激活电压。
而晶体管t3由于在其栅极端子处的电压至少是弱导通的(即使在通常情况下不处于饱和)，这足以将输出端拉至0，如通过箭头81表明。
在图8c的情况下，现在，v1处于逻辑1而v2处于逻辑0。由此，晶体管t3截止，并且晶体管t2变为导通，使得输出端如通过箭头82表明的那样被拉至与逻辑1对应的电压v1。
在输出0的状态和输出1的状态之间的切换的点与所使用的晶体管的门限电压有关，并且在图8a至图8c的下部用线83表示。因此，在此，同样存在滤波功能，在所述滤波功能下，当信号电平v1超过信号电平v2一预设的阈值时，才将输出切换到1，所述阈值与晶体管门限相关。这种滤波功能也称作为赛氏滤波。
因此，比较器电路的输出信号仅通过特定的稳定状态(在图8a至图8c的情况下，v1等于1而v2等于0)被激活。如参照图6阐述的那样，设有另一比较器电路，所述另一比较器电路如图7和图8的比较器电路构成，并且其中仅调换至锁存器的端子。随后，所述另一比较器电路在相应的其他稳定状态下切换到1。以该方式，可以可靠地检测稳定状态的存在。
为了进一步说明，图9示出实例信号，如其例如在图5的电路中会出现的那样。在此，图9的信号仅用作为实例，并且根据实施方案和控制也可以存在其他信号。
曲线90示出数据信号的一个实例，所述数据信号例如施加在图5的输入端42上。曲线91示出激活信号，如其例如施加在图5的端子43上。曲线92表示锁存器的内部状态。曲线示出输出信号93的实施例，如其例如存在于图5的输出端47上那样，并且曲线94示出ok信号，如其例如施加在图5的输出端51上那样。
在开始时，激活信号91处于1，并且锁存器如通过曲线92所表明的那样是透明的。因此，输出跟随数据信号90。此外，因为激活信号91处于1，ok信号94处于0。
在某个时间点，激活信号切换到0，以便进行存储。因为在图9的实例中实际上在将激活信号91切换到0的同时也切换数据信号90，所以存在违反时序(例如，当要存储数据信号90的在信号91切换之前存在的值0时，例如违反保持)。这引起锁存器的亚稳定状态，这产生输出信号93，所述输出信号可以处于逻辑1和逻辑0之间并且可能因噪声而波动。在亚稳定状态的该时间期间，ok信号94保持为0。在恢复时间tr之后，亚稳定状态结束，并且锁存器在该实例中下降到值0，所述值0随后作为输出信号93输出。因为随后存在稳定状态，所以ok信号94处于1。随后，在图9中的稍后的时间点，激活信号91又切换到1，这将锁存器切换成是透明的并且引起：ok信号返回到0并且输出信号93跟随数据信号90。
如通过图9表明的那样，因此可以借助ok信号通过其他装置、例如连接在下游的电路识别：在锁存器中是否存在稳定状态。
如已经阐述的那样，锁存器在此仅用于阐述，并且此技术和方法可以应用到其他存储器装置上，例如如下存储器装置，所述存储器装置包括多个锁存器(例如由锁存器构成的触发器)或其他存储器装置，尤其静态存储器装置，所述静态存储器装置包括反耦合的反相器。
在图10中示出根据一个实施例的方法。图10的方法尤其可以借助于前面所讨论的设备和系统来实施，并且曾针对系统和存储器装置所讨论的变型形式和变化形式也可以应用于图10的方法上。
在101中，将值存储在存储器装置中，这例如可以通过对激活信号的相应控制实现。此外，指示信号可以设置到默认值，尤其设置到说明不存在稳定状态或存在亚稳定状态的值。
在102中检查，存储器装置中的状态是否是亚稳定的。只要亚稳态持续期间，则该检查持续。此外，在102中借助指示信号通知：存在亚稳定状态或至少不存在稳定状态。
于是，当不再存在亚稳定状态时，在103中借助指示信号通知：从现在开始存在稳定状态。
上面所讨论的实施例仅用于说明而不能理解为是限制性的。