本公开涉及一种采样和保持电路和显示设备。
背景技术：
已知一种模/数(A/D)转换器、比较电路等中使用的采样和保持电路。采样和保持电路是包括开关晶体管和电容器的电路，并且根据开关晶体管的接通/断开操作使电容器采样并保持模拟电压信号。
现有技术文献
专利文献
PTL1：日本未审查专利申请公开第2002-197886号
技术实现要素：
PTL1提出一种用于抑制由开关晶体管的栅极与采样和保持电路中的电容器之间的寄生电容引起的时钟馈通的影响的电路配置。为了抑制由于时钟馈通的影响存储在电容器中的信号电压的偏差，在PTL1中描述的采样和保持电路使用电压生成电路驱动开关晶体管，该电压生成电路生成适度地高于输入信号的电压的接通电压。然而，该电路配置需要用于配置电压生成电路的布局面积并且还增大电力消耗。
希望提供一种可以抑制采样偏差的采样和保持电路和显示设备。
一种根据本公开的实施方式的采样和保持电路，包括：差分对，包括第一MOS晶体管和第二MOS晶体管，第一MOS晶体管和第二MOS晶体管彼此的源极端子相互连接至指定节点，输入信号输入至第一MOS晶体管的栅极端子；电容器，耦接至第二MOS晶体管的栅极端子，并且采样并保持输入信号；开关晶体管，具有耦接至第二MOS晶体管的栅极端子及电容器的源极端子，并且当施加预定接通电压时，使电容器采样并保持输入信号；以及接通电压控制晶体管，当使输入信号被采样并且保持时，将开关晶体管的栅极端子耦接至指定节点。
根据本公开的实施方式的显示设备包括具有采样和保持电路并且向其输入图像信号作为输入信号的比较电路。采样和保持电路由根据上述公开的采样和保持电路配置。
在根据本公开的实施方式的采样和保持电路或者显示设备中，当采样并且保持输入信号时，开关晶体管的栅极端子耦接至差分对的指定节点。
根据本公开的实施方式的采样和保持电路或者显示设备，当采样并且保持输入信号时，开关晶体管的栅极端子耦接至差分对的指定节点；因此，可以抑制采样偏差。
应当注意的是，这里描述的效果不必限于此，并且其可以包括本公开中描述的任何效果。
附图说明
图1是示出了根据比较例的采样和保持电路的配置实例的电路图。
图2是示出了当图1中示出的采样和保持电路中的开关晶体管处于导通状态时的电荷的移动的说明性示图。
图3是示出了当图1中示出的采样和保持电路中的开关晶体管处于断开状态时的电荷的移动的说明性示图。
图4是示出了根据本公开的第一实施方式的采样和保持电路的配置实例的电路图。
图5是示出了图1中示出的电源电压VDD与采样和保持电路中的开关晶体管的接通电压之间的关系的说明性示图。
图6是示出了图4中示出的电源电压VDD与采样和保持电路中的开关晶体管的接通电压之间的关系的说明性示图。
图7是示出了在输入信号的信号电压Vsig与采样偏差之间的关系的特征图。
图8是示出了根据第二实施方式的采样和保持电路的配置实例的电路图。
图9是示出了根据比较例的采样和保持电路中的开关晶体管的接通电压的说明性示图。
图10是示出了在图8中示出的采样和保持电路中的开关晶体管的接通电压的说明性示图。
图11是示出了根据任意实施方式的采样和保持电路应用的显示设备的配置实例的框图。
图12是示出了在图11中示出的显示设备中的像素的配置实例的框图。
具体实施方式
以下参考附图详细描述本公开的一些实施方式。要注意，按下列顺序进行描述：
0.根据比较例的采样和保持电路的概述和问题(图1至图3)
1.第一实施方式(图4至图7)
1.1配置
1.2操作
1.3效果
2.第二实施方式(图8至图10)
3.应用例(图11和图12)
4.其他实施方式
[0.根据比较例的采样和保持电路的概述和问题]
图1示出了根据比较例的采样和保持电路的配置实例。
[根据比较例的采样和保持电路的配置]
根据比较例的采样和保持电路包括开关晶体管Tsw、电容C1、差分对10、电源电压(VDD)输送线11、接地电压(GND)输送线12、电流源13、以及输出级电路14。此外，根据比较例的采样和保持电路包括Vsig输入端子21、栅极电压信号(Gate)输入端子22、以及参考电压信号(Ref)输入端子23。
例如，在采样和保持电路应用于显示设备的情况下，输出级电路14是像素驱动电路等。
差分对10包括一对包含第一MOS晶体管Tr1和第二MOS晶体管Tr2的金属氧化物半导体(MOS)晶体管。第一MOS晶体管Tr1和第二MOS晶体管Tr2是P型MOS(PMOS)晶体管。第一MOS晶体管Tr1和第二MOS晶体管Tr2彼此的源极端子互连。第一MOS晶体管Tr1和第二MOS晶体管Tr2的源极端子耦接至电流源13。第一MOS晶体管Tr1和第二MOS晶体管Tr2的各个漏极端子耦接至输出级电路14。
将信号电压Vsig的输入信号输入至第一MOS晶体管Tr1的栅极端子。当开关晶体管Tsw接通时，差分对10用作负反馈电路，其中第一MOS晶体管Tr1的栅极端子用作正输入端子，并且第二MOS晶体管Tr2的栅极端子用作负输入端子。
开关晶体管Tsw是n型MOS(NMOS)晶体管。开关晶体管Tsw的源极端子耦接至电容C1的一端和第二MOS晶体管Tr2的栅极端子。当预定接通电压已施加于开关晶体管Tsw的栅极端子时，开关晶体管Tsw使电容C1采样并保持输入信号。作为预定接通电压，将VDD电势栅极电压信号Gate输入至开关晶体管Tsw的栅极端子。开关晶体管Tsw的漏极端子耦接至输出级电路14。
电容C1的一端耦接至第二MOS晶体管Tr2的栅极端子；电容C1根据开关晶体管Tsw的切换操作采样并保持输入信号。将参考电压信号Ref输入至电容C1的另一端。
[根据比较例的采样和保持电路的操作和问题]
图2示出了当图1中示出的采样和保持电路中的开关晶体管Tsw处于接通状态时的电荷的移动。图3示出了当图1中示出的采样和保持电路中的开关晶体管Tsw处于断开状态时的电荷的移动。图5示出了图1中示出的电源电压VDD与采样和保持电路中的开关晶体管Tsw的接通电压之间的关系。
图1中示出的根据比较例的采样和保持电路是比较电路或者差分对10作为输入级的缓冲放大器。在图1中，当栅极电压信号Gate具有VDD电势时，开关晶体管Tsw接通并且差分对10形成负反馈，并且差分对10的正输入端子和负输入端子具有相同的电势，并且输入信号的信号电压Vsig存储在电容C1中。当栅极电压信号Gate的电势接下来变成GND电势并且开关晶体管Tsw断开时，通过开关晶体管Tsw的寄生电容pCap存储在电容C1中的输入信号的信号电压Vsig的值偏离。这在VDD电势高并且与如图5所示的输入信号的信号电压Vsig存在较大差异的情况下是重要的。
在根据比较例的采样和保持电路中，如果在采样周期结束时开关晶体管Tsw的栅极端子从VDD电势变成GND电势，则电荷流动至输入信号的信号电压Vsig通过开关晶体管Tsw的寄生电容pCap存储在其中的电容C1，并且电势偏离。如果开关晶体管Tsw处于接通状态并且如图2所示带电，则这种流动的电荷从开关晶体管Tsw的源极侧和漏极侧两者流动至电容C1。另一方面，如果开关晶体管Tsw处于断开状态并且如图3所示不带电，则电荷仅从源极侧流动至电容C1。因此，由于输入信号的低信号电压Vsig与VDD电势的差异越大，流动的电荷越多并且采样电势的偏差越大。
[1.第一实施方式]
接下来，描述本公开的第一实施方式。在下文中，因此省去与上述比较例具有基本上类似的配置和工作等的组件的描述。
[1.1配置]
图4示出了根据本公开的第一实施方式的采样和保持电路的配置实例。图6示出了图4中示出的电源电压VDD与采样和保持电路中的开关晶体管Tsw的接通电压之间的关系。
与根据图1所示的比较例的采样和保持电路的配置相比较，根据本实施方式的采样和保持电路进一步包括接通电压控制晶体管Tr11、断开电压控制晶体管Tr12、以及x栅极电压信号(xGate)输入端子24。
接通电压控制晶体管Tr11是NMOS晶体管。接通电压控制晶体管Tr11的源极端子耦接至开关晶体管Tsw的栅极端子。将栅极电压信号Gate输入至接通电压控制晶体管Tr11的栅极端子。接通电压控制晶体管Tr11的漏极端子耦接至第一MOS晶体管Tr1和第二MOS晶体管Tr2互连的指定节点20。
当使得输入信号被采样并且保持时，接通电压控制晶体管Tr11将开关晶体管Tsw的栅极端子耦接至指定节点20。只有在差分对10用作负反馈电路的情况下，接通电压控制晶体管Tr11将开关晶体管Tsw的栅极端子耦接至指定节点20。因此，开关晶体管Tsw的接通电压变为指定节点20的电压。
指定节点20的电压这里是输入信号的信号电压Vsig和第一MOS晶体管Tr1和第二MOS晶体管Tr2中的栅-源电压Vgs的总和(Vsig+Vgs)。如图6所示，当输入信号采样并且保持时的指定节点20的电压是低于电源电压VDD的电压。
断开电压控制晶体管Tr12是NMOS晶体管。断开电压控制晶体管Tr12的源极端子耦接至接地电压输送线12。x栅极电压信号xGate被输入至断开电压控制晶体管Tr12的栅极端子。将断开电压控制晶体管Tr12的漏极端子耦接至开关晶体管Tsw的栅极端子。
断开电压控制晶体管Tr12将GND电压施加到开关晶体管Tsw的栅极端子作为使开关晶体管Tsw断开的预定断开电压。
其他配置可以是基本上类似于根据上述比较例的采样和保持电路的那些配置。
[1.2操作]
如上所述，在根据比较例的采样和保持电路中，在采样结束时开关晶体管Tsw的栅极电压从电源电压VDD变成GND电压以使开关晶体管Tsw断开。这时，如图2所示，出现电荷通过寄生电容pCap从栅极端子移动至电容C1并且直至开关晶体管Tsw断开，寄生电容pCap的电荷才从开关晶体管Tsw的源极侧和漏极侧两者流动至电容C1。然而，在开关晶体管Tsw断开之后，如图3所示，仅一侧的电荷仅从开关晶体管Tsw的源极侧流动至电容C1，并且所采样的电压信号偏离。为了抑制这种情况，如图6所示，可以减少开关晶体管Tsw的接通状态电压。
如图6所示，如果以足以将开关晶体管Tsw接通的电势驱动开关晶体管Tsw、而不是引起与所采样的输入信号的信号电压Vsig较大的差异，当从接通变成断开时开关晶体管Tsw接通的周期缩短，从而抑制采样偏差。顺便提及，在图5和图6中，Vth表示来自信号电压Vsig的阈值电压；阈值电压使开关晶体管Tsw能够接通。同时，在使用如在现有技术文献(日本未经审查专利申请公开号2002-197886)中描述的电压生成电路的技术中，其需要电压生成电路的布局面积并且还增大电力消耗。此外，为了配置电压生成电路，电路元件的数量增加。
在本实施方式中，只有当差分对10作为输入级的比较电路或缓冲放大器形成负反馈时，即，只有当开关晶体管Tsw带电时，差分对10的指定节点20的电压变为“Vsig+Vgs”。
图7示出了输入信号的信号电压Vsig与采样偏差之间的关系。图7描述了图1中示出的采样和保持电路作为比较例的特征。此外，还描述了图4所示的采样和保持电路的特征作为一个例子。
在图7中，横轴指示信号电压Vsig(V)。在图7中，纵轴指示信号电压Vsig与实际上采样的电压之间的差异，并且由电容C1保持作为样本偏差量。
在图7中，配置采样和保持电路的MOS晶体管的相应特征由T(典型)、F(快)、以及S(慢)表示。此外，在图7中，例如，FS表示采样和保持电路中的NMOS晶体管的特征为F(快)，并且PMOS晶体管的特征为S(慢)。即，诸如图7中的TT、FF、以及FS的每个代码的前一字母和后一字母分别表示采样和保持电路中的NMOS晶体管的特征和PMOS晶体管的特征。
如在图7中示出的，在图4所示的采样和保持电路中，与根据比较例的采样和保持电路相比，相对于MOS晶体管的特征变化的采样偏差进一步得到改进。在根据比较例的采样和保持电路中，在围绕TT(典型)的情况的FF、FS、SS、以及SF的情况下，采样偏差变化。另一方面，在图4中示出的采样和保持电路中，采样偏差的绝对值总体减小，并且Vsig相关性减小。此外，相对于MOS晶体管的特征变化，在NMOS晶体管和PMOS晶体管在相同的特征方向上变化的情况下(如同在TT、SS、以及FF的情况下一样)看到几乎相同的采样偏差。此外，效果得到改善，即，只要MOS晶体管的特征变化如同FS和SF的情况变得失去平衡，采样偏差量变化。
其他操作可以是基本上类似于根据上述比较例的采样和保持电路的那些配置。
[1.3效果]
如上所述，根据本实施方式，当采样并且保持输入信号时，开关晶体管Tsw的栅极端子耦接至差分对10的指定节点20；因此，可以抑制采样偏差。
根据本实施方式，无论所采样的输入信号的信号电压Vsig的电压怎样，开关晶体管Tsw的接通电压一直是“Vsig+Vgs”，并且抑制采样偏差(图7)。此外，根据本实施方式，采样偏差量的Vsig相关性减小(图7)。
此外，根据本实施方式，不需要额外电路，诸如，接通电压生成电路，并且如同使用接通电压生成电路的情况一样不会增加电力消耗。根据本实施方式，仅向比较例中的采样和保持电路增加两个电路元件(接通电压控制晶体管Tr11和断开电压控制晶体管Tr12)实现与使用接通电压生成电路的情况类似的效果，并且布局面积的增大很小。在应用多通道电路(诸如，显示驱动器)的情况下，这些效果尤其显著。
应当注意的是，在说明书中描述的效果仅仅是实例，并且本实施方式的效果不限于此并且可以包括其他效果。上述情况也适用于如下所述的其他实施方式的效果。
[2.第二实施方式]
接下来，描述本公开的第二实施方式。在下文中，因此省去与上述第一实施方式具有基本上类似的配置和工作等的组件的描述。
图8示出了根据本公开的第二实施方式的采样和保持电路的实例。图10示出了图8所示的采样和保持电路的接通电压。
图8所示的采样和保持电路具有图4所示的采样和保持电路中的NMOS晶体管被PMOS晶体管替代并且PMOS晶体管被NMOS晶体管替代的电路配置。
根据本实施方式的采样和保持电路包括差分对10'代替图4所示的采样和保持电路的配置中的差分对10。差分对10'包括包含第一MOS晶体管Tr1'和第二MOS晶体管Tr2'的一对MOS晶体管。第一MOS晶体管Tr1'和第二MOS晶体管Tr2'是NMOS晶体管。
此外，根据本实施方式的采样和保持电路包括开关晶体管Tsw'代替图4所示的采样和保持电路的配置中的开关晶体管Tsw。开关晶体管Tsw'是PMOS晶体管。
此外，根据本实施方式的采样和保持电路包括接通电压控制晶体管Tr12'代替图4所示的采样和保持电路的配置中的接通电压控制晶体管Tr11。此外，根据本实施方式的采样和保持电路包括断开电压控制晶体管Tr11'代替图4所示的采样和保持电路的配置中的断开电压控制晶体管Tr12。
接通电压控制晶体管Tr12'是PMOS晶体管。接通电压控制晶体管Tr12'的源极端子耦接至开关晶体管Tsw'的栅极端子。将x栅极电压信号xGate输入至接通电压控制晶体管Tr12'的栅极端子。接通电压控制晶体管Tr12'的漏极端子耦接至第一MOS晶体管Tr1'和第二MOS晶体管Tr2'互连的指定节点20'。
当使输入信号被采样并且保持时，接通电压控制晶体管Tr12'将开关晶体管Tsw'的栅极端子耦接至指定节点20'。只有在差分对10'用作负反馈电路的情况下，接通电压控制晶体管Tr12'将开关晶体管Tsw'的栅极端子耦接至指定节点20'。因此，开关晶体管Tsw'的接通电压变为指定节点20'的电压。
这里的指定节点20'的电压是输入信号的信号电压Vsig与第一MOS晶体管Tr1'和第二MOS晶体管Tr2'中的栅-源电压Vgs之间的差(Vsig-Vgs)。如图10所示，当输入信号采样并且保持时的指定节点20'的电压是高于GND电压的电压。
断开电压控制晶体管Tr11'是PMOS晶体管。断开电压控制晶体管Tr11'的源极端子耦接至电源电压输送线11。将栅极电压信号Gate输入至断开电压控制晶体管Tr11'的栅极端子。将断开电压控制晶体管Tr11'的漏极端子耦接至开关晶体管Tsw'的栅极端子。
如图10所示，断开电压控制晶体管Tr11'将电源电压VDD施加到开关晶体管Tsw'的栅极端子作为使开关晶体管Tsw'断开的预定断开电压。
图9示出了根据比较例的采样和保持电路中的接通电压。应当注意的是，这里根据比较例的采样和保持电路具有图1所示的采样和保持电路中的NMOS晶体管被PMOS晶体管替代并且PMOS晶体管被NMOS晶体管替代的电路配置。顺便提及，在图9和图10中，Vth表示来自信号电压Vsig的阈值电压；阈值电压使开关晶体管Tsw能够接通。
在根据比较例的采样和保持电路中，如图9所示，开关晶体管Tsw'的接通电压是GND电压，并且与输入信号的信号电压Vsig的差异较大。另一方面，在根据本实施方式的采样和保持电路中，如图10所示，利用足以将开关晶体管Tsw'接通的电势驱动开关晶体管Tsw'，而不是引起与所采样的输入信号的信号电压Vsig较大的差异。因此，正如上述第一实施方式一样抑制采样偏差。
其他配置、操作、以及效果基本上可以与比较例或第一实施方式中的那些相似。
[3.应用例]
随后，描述在以上任何实施方式中描述的采样和保持电路的应用例。
本公开中的采样和保持电路可应用于各种设备中的A/D转换器和比较电路。在此，描述了采样和保持电路应用于显示设备的比较电路的实例作为一个例子。
图11示出了根据任意实施方式的采样和保持电路应用的显示设备的配置实例。图12示出了图11所示的显示设备中的像素的配置实例。应当注意的是，为附图简单起见，图11中仅描述了3×5像素；然而，可以采用具有比该像素大的像素的配置。
显示设备包括设置成二维矩阵的多个像素30；像素30各自包括发光单元31和驱动发光单元31的驱动电路32。像素30可以是子像素。多个像素30在第一方向和第二方向上布置成二维矩阵。显示设备进一步包括电压供应单元101、扫描电路102、控制波形生成电路103、以及图像信号输出电路104作为用于驱动像素30的外围驱动单元。扫描电路102耦接至扫描线SCL。
发光单元31是发光二极管(LED)，并且阳极电极耦接至电源单元。多个像素30的相应驱动电路32各自包括比较电路33、电流源34、以及发光单元驱动晶体管TRDrv。
例如，发光单元驱动晶体管TRDrv是N沟道晶体管。然而，这不限于N沟道晶体管。发光单元驱动晶体管TRDrv的漏电极耦接至发光单元31的阴极电极，并且源电极通过电流源34耦接至接地部分(接地)。
根据上述任意实施方式的采样和保持电路可应用于比较电路33。比较电路33通过控制波形线PSL给出了来自控制波形生成电路103的具有锯齿形波状电压变化的控制波形(发射控制波形)VSaw，并且还通过数据线DTL给出了来自图像信号输出电路104的信号电压Vsig。顺便提及，信号电压Vsig具体地是控制像素30的发射状态(亮度)的发射强度信号(图像信号电压)的电压。比较电路33基于信号电压Vsig将控制波形VSaw与电势相比较，并且基于比较结果输出预定电压(为了便利，称为“第一预定电压”)。
参考电压VRef和参考电流IRef从电压供应单元101提供至电流源34。电流源34通过基于参考电压VRef和参考电流IRef执行电压电流转换来生成恒定电流。发光单元驱动晶体管TRDrv通过从比较器电路33输出的第一预定电压驱动，并且因此将电流供应至发光单元31，并且使发光单元31发光。即，发光单元驱动晶体管TRDrv用作根据比较电路33的输出将电流提供至发光单元31的电流源单元。
由于像素30各自具有包含比较电路33的驱动电路32，显示设备采用引起发光单元31发光的驱动方法，即，基于信号电压Vsig在与电势对应的时间对于发光单元31进行PWM驱动。该PWM驱动方法具有能够减少发光单元31的发光变化的优势。
[4.其他实施方式]
根据本公开的技术不限于上述实施方式的描述，并且允许各种修改实施方式。
例如，本技术允许以下配置。
(1)
一种采样和保持电路，包括：
差分对，包括第一MOS晶体管和第二MOS晶体管，第一MOS晶体管和第二MOS晶体管彼此的源极端子相互连接至指定节点，输入信号输入至第一MOS晶体管的栅极端子；
电容器，耦接至第二MOS晶体管的栅极端子，并且采样并保持输入信号；
开关晶体管，具有耦接至第二MOS晶体管的栅极端子及电容器的源极端子，并且当施加预定接通电压时，使电容器采样并保持输入信号；以及
接通电压控制晶体管，当使输入信号被采样并且保持时，将开关晶体管的栅极端子耦接至指定节点。
(2)
根据(1)所述的采样和保持电路，其中，
当开关晶体管接通时，差分对用作负反馈电路，其中第一MOS晶体管的栅极端子用作正输入端子，并且第二MOS晶体管的栅极端子用作负输入端子，以及
接通电压控制晶体管仅在负反馈电路建立的情况下，将开关晶体管的栅极端子耦接至指定节点。
(3)
根据(1)或(2)所述的采样和保持电路，进一步包括断开电压控制晶体管，断开电压控制晶体管将预定断开电压施加至开关晶体管的栅极端子，预定断开电压使开关晶体管断开。
(4)
根据(1)至(3)中任一项所述的采样和保持电路，其中，指定节点的电压是输入信号的电压与第一MOS晶体管和第二MOS晶体管中的栅-源电压的总和。
(5)
根据(1)至(4)中任一项所述的采样和保持电路，进一步包括电源电压输送线，电源电压输送线提供电源电压，
其中当输入信号被采样并且保持时的指定节点的电压是低于电源电压的电压。
(6)
一种显示设备，包含向其输入图像信号作为输入信号的比较电路，比较电路包括采样和保持电路，采样和保持电路包括：
差分对，包括第一MOS晶体管和第二MOS晶体管，第一MOS晶体管和第二MOS晶体管彼此的源极端子相互连接至指定节点，输入信号输入至第一MOS晶体管的栅极端子；
电容器，耦接至第二MOS晶体管的栅极端子，并且采样并保持输入信号；
开关晶体管，具有耦接至第二MOS晶体管的栅极端子及电容器的源极端子，并且当施加预定接通电压时使电容器采样并保持输入信号；以及
接通电压控制晶体管，当使输入信号被采样并且保持时，将开关晶体管的栅极端子耦接至指定节点。
本申请要求于2015年12月16日提交到日本专利局的日本优先权专利申请JP2015-245531的效益，其全部内容通过引用结合于本文中。
本领域技术人员应当理解的是，只要在所附权利要求或其等同物的范围内，则可以根据设计需求和其他因素发生各种变形、组合、以及子组合。