半导体存储器装置的制作方法

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半导体存储器装置的制造方法

相关申请的交叉引用

本申请基于并要求2016年3月8日提交的美国临时申请no.62/305,469以及2016年9月14日提交的美国非临时申请no.15/265,741的优先权的权益,其全部内容通过引用并入本文。

本文描述的实施例一般涉及半导体存储器装置。



背景技术:

磁阻随机存取存储器(mram)是其中用于存储信息的存储器单元采用具有磁阻效应的元件的存储器装置。mram作为以高速操作、大存储容量和非易失性为特征的下一代存储器装置而受到关注。



技术实现要素:

通常,根据一个实施例,半导体存储器装置包括:第一存储器单元,其包括第一可变电阻元件;以及第一电路,用于控制对第一存储器单元执行的写入。第一电路执行第一用于在第一时间将第一数据写入第一存储器单元的写入,确定第一写入是否失败,以及如果第一写入失败则执行用于在比第一时间更长的第二时间将第一数据写入第一存储器单元的第二写入。

根据实施例,改进了存储器单元的耐久性。

附图说明

图1是示出根据实施例的半导体存储器装置的一般架构的框图。

图2示出根据实施例的半导体存储器装置的存储器单元阵列。

图3a是示出根据实施例的半导体存储器装置中采用的可变电阻元件的示意性结构的截面图。

图3b是示出根据实施例的由p状态半导体存储器装置的可变电阻元件执行的写入的截面图。

图3c是示出根据实施例的半导体存储器装置的ap状态可变电阻元件执行的写入的截面图。

图4是示出根据实施例的半导体存储器装置中采用的存储器单元阵列和读取/写入电路的框图。

图5是示出根据实施例的半导体存储器装置中采用的感测放大器锁存电路的框图。

图6是示出根据实施例的半导体存储器装置中采用的页缓冲器电路的框图。

图7是示出根据实施例的半导体存储器装置中采用的写入驱动器控制器的框图。

图8是示出根据实施例的半导体存储器装置中采用的脉冲生成电路的框图。

图9是示出根据实施例的在半导体存储器装置中生成短写入脉冲时的脉冲生成电路的各种信号的时序图。

图10是示出根据实施例的半导体存储器装置中生成长写入脉冲时的脉冲生成电路的各种信号的时序图。

图11是示出根据实施例的由半导体存储器装置执行的写入的流程图。

图12是示出图11所示的第一短写入序列的流程图。

图13示出图12所示的步骤s22中的列中的数据信息。

图14示出列中的数据信息如何处于图12中所示的步骤s22-s27中。

图15是示出在图11中所示的第二短写入序列的流程图。

图16示出在图15中所示的步骤s32-s36中的列中的数据信息。

图17示出在图15中所示的步骤s32-s36中的列中的数据信息。

图18是示出在图11中所示的长写入序列的流程图。

图19示出在图18中所示的步骤s42的列中的数据信息。

图20示出在图18中所示的步骤s43-s46的列中的数据信息。

图21是示出根据实施例的由半导体存储器装置执行的写入的第一示例的各种信号的时序图。

图22是示出根据实施例的由半导体存储器装置执行的写入的另一示例的各种信号的时序图。

具体实施方式

在下文中,将参考附图描述实施例。在附图中,相同的参考标记或符号用于指示相似的部分。

<实施例>

将参考图1至图22描述根据本实施例的半导体存储器装置。

在下面的描述中,将提及使用磁性隧道结(mtj)元件存储数据的mram作为可变电阻元件的示例,但可变电阻元件不限于mram。本实施例可应用于将可变电阻元件的电阻差转换为电流差或电压差的那些存储器。在下面的描述中,词语“连接(耦接)”不仅指直接连接,还指其中借助于元件进行连接的间接连接。当提及晶体管的一端时,其是该晶体管的源极或漏极,并且其另一端是晶体管的剩余一个(源极或漏极)。

[实施例中的配置示例]

图1是示出根据实施例的半导体存储器装置的一般架构的框图。

如在图1中所示,半导体存储器装置包括存储器10和存储器控制器(主机装置)20。

存储器10例如是mram、动态随机存取存储器(dram)、电阻式随机存取存储器(reram)或相变随机存取存储器(pcram)。在下面的描述中,将参考存储器10是mram的情况。

从存储器控制器20中,存储器10接收命令/地址信号ca、数据dq、数据选通信号dqs和时钟clk/clkb。存储器10向存储器控制器20发送数据dq。

存储器控制器20包括中央处理单元(cpu)、ram、只读存储器(rom)等。存储器控制器20通过发出命令来控制存储器10。

存储器10包括存储体bk(bk0至bk3as)、数据电路15、命令/地址电路16、控制器17和输入/输出电路18。

存储体bk0包括存储器单元阵列11_0、行解码器12_0、读取/写入电路13_0和列解码器14_0。存储体bk1至bk3具有与存储体bk0类似的配置,并且相应地包括存储器单元阵列11_1至11_3、行解码器12_1至12_3、读取/写入电路13_1至13_3以及列解码器14_1至14_3。在下面的描述中,将提到存储体bk0的配置作为示例。存储体bk是可以由存储器控制器20选择的最大激活单元。

图2示出根据实施例的半导体存储器装置的存储器单元阵列11_0。

如在图2中所示,存储器单元阵列11_0设置有位线bl(bl0至bl3)、源极线sl(sl0至sl3)以及字线wl(wl0至wl3)。位线bl和源极线sl在第一方向中延伸并且在垂直于第一方向的第二方向中交替。字线wl在第二方向中延伸。存储器单元阵列10包括多个存储器单元mc。存储器单元mc中的每一个存储器单元mc被布置在位线bl和源极线sl与字线wl相交的交叉处。通过这种布置,存储器单元mc在第一和第二方向中以矩阵模式布置。假设位线bl0和源极线sl0形成列0,位线bl1和源极线sl1形成列1,位线bl2和源极线sl2形成列2,并且位线bl3和源极线sl3形成列3。一个字线wl和对其耦接的存储器单元mc将被称为“页(page)”。

存储器单元阵列11_0中设置的列数以及列中设置的位线bl、源极线sl和字线wl的数量仅是示例,而不是限制性的。

每一个存储器单元mc例如包括可变电阻元件r和选择晶体管st。可变电阻元件r的一端被电耦接到位线bl,而其另一端被电耦接到选择晶体管st的一端。选择晶体管st的另一端被电耦接到源极线sl,并且选择晶体管st的栅极被电耦接到字线wl。

可变电阻元件r是其电阻值根据对其提供(施加)的电流(或电压)而变化的元件。可变电阻元件r例如是mtj元件、相变元件、铁电体元件等。当通过字线wl使相关的选择晶体管st导通时选择存储器单元mc。在下面的描述中,假设mram(可变电阻元件)是mtj元件。

图3a是示出在根据实施例的半导体存储器装置中采用的可变电阻元件r的示意性结构的截面图。在图3a中,将可变电阻元件r描绘为包括存储器层31、隧道势垒层32和参考层33。

如在图3a中所示,可变电阻元件r是堆叠构件,其包括:由铁磁层形成的存储器层31、由铁磁层形成的参考层33、以及由非磁性层形成并位于存储器层31和参考层33之间的隧道势垒层32。

存储器层31是其磁化方向可变的铁磁层,并且具有垂直或基本上垂直于膜表面(上/下表面)的垂直磁性各向异性。“可变”磁化方向旨在指示磁化方向响应于预定写入电流而变化的状态。“基本上垂直”旨在指示残余磁化的方向相对于膜表面在45°<θ≤90°内的状态。存储器层31例如由钴硼化铁(cofeb)或硼化铁(feb)形成。

隧道势垒层32位于存储器层31上。隧道势垒层32是非磁性层,并且例如由mgo形成。

参考层33位于隧道势垒层32上。参考层33是其磁化方向固定的铁磁层,并且具有垂直于或基本上垂直于膜表面(上/下表面)的垂直磁性各向异性。固定磁化方向旨在指示磁化方向不响应于预定写入电流而变化的状态。参考层33在磁化方向中具有比存储器层31更大的反转能量势垒。参考层33例如由钴铂(copt)、钴镍(coni)或钴钯(copd)形成。

图3b示出根据实施例的由半导体存储器装置的可变电阻元件r执行的写入,并且是示出可变电阻元件处于平行状态(p状态)的截面图。图3c示出根据实施例的由半导体存储器装置的可变电阻元件r执行的写入,并且是示出可变电阻元件处于反平行状态(ap状态)的截面图。

可变电阻元件例如是自旋注入可变电阻元件。因此,当数据写入可变电阻元件r中或从其读取时,电流在垂直于膜表面的相反方向中流动。

更具体地,数据写入可变电阻元件r中,如下:

如在图3b中所示,在电流从存储器层31流向参考层33的情况下,即,在从参考层33向存储器层31提供电子的情况下,在与参考层33的磁化方向相同的方向中自旋极化的电子被注入到存储器层31中。在这种情况下,存储器层31的磁化方向和参考层33的磁化方向相同。因此,存储器层31的磁化方向和参考层33的磁化方向是平行的。在该平行状态中,可变电阻元件r的电阻值最小。该状态中的数据被限定为“0”数据。

如在图3c中所示,在电流从参考层33流到存储器层31的情况下,即,在从存储器层31向参考层33提供电子的情况下,由参考层33反射并因此在与参考层33的磁化方向相反的方向中自旋极化的电子被注入到存储器层31中。在该情况下,存储器层31的磁化方向和参考层33的磁化方向彼此相反。因此,存储器层31的磁化方向和参考层33的磁化方向是反平行的。在该反平行状态中,可变电阻元件r的电阻值最大。该状态中的数据被限定为“1”数据。

数据来自可变电阻元件r,如下:

将读取电流提供给可变电阻元件r。将读取电流设定为不反转存储器层31的磁化方向(即,小于写入电流的值)的值。通过检测可变电阻元件r的电阻值如何变化,可以读出上述“0”数据和“1”数据。

回到图1,行解码器12_0根据行地址选择字线wl。列解码器14_0根据列地址选择位线bl和源极线sl。读取/写入电路13_0控制在存储器单元阵列11_0中写入数据的写入以及从存储器单元阵列11_0读取数据的读取操作。读取/写入电路13_0的细节将在后面描述。

输入/输出电路18控制存储器10和存储器控制器20之间的信号传输。更具体地说,输入/输出电路18从存储器控制器20接收命令/地址信号ca、数据dq、数据选通信号dqs和时钟clk/clkb。输入/输出电路18将命令/地址信号ca和从存储器控制器20接收的时钟clk/clkb提供给命令/地址电路16。输入/输出电路18同样将从存储器控制器20接收的数据dq传送到数据电路15。此外,输入/输出电路18向控制器17提供各种控制信号。

命令/地址电路16从输入/输出电路18接收命令/地址信号ca,并将基于其的信号提供给存储体bk0至bk3。命令/地址电路16从输入/输出电路18接收时钟clk和clkb,并且在基于时钟clk和clkb的定时处输出各种信号。

数据电路dq从输入/输出电路18接收数据dq,并将其转发到存储体bk0至bk3。

控制器17包括诸如电压发生器的元件,并且基于从输入/输出电路18提供的控制信号来控制结构元件。

图4是示出在实施例的半导体存储器装置中采用的存储器单元阵列11_0和读取/写入电路13_0的框图。

如在图4中所示,读取/写入电路13_0包括第一至第四读取/写入电路13_00至13_03。第一至第四读取/写入电路13_00至13_03分别被耦接至列0至列3,并且控制对列0至列3执行的写入和读取操作。第一至第四读取/写入电路13_00至13_03在配置上是类似的。因此,在下文中,将借助于示例描述第一读取/写入电路13_00的配置。

第一读取/写入电路13_00包括感测放大器锁存电路41、感测放大器42、页缓冲器电路43、写入驱动器控制器44、写入驱动器45以及脉冲生成电路46。

感测放大器42感测被施加到存储器单元mc的读取电流或读取电压,并将感测结果(读取数据)提供给感测放大器锁存电路41。感测放大器锁存电路41从感测放大器42接收读取数据,并临时存储该数据。此外,感测放大器锁存电路41临时存储从页缓冲器电路43提供的写入数据。

页缓冲电路43临时存储要提供给存储器单元mc的写入数据和从存储器单元mc(感测放大器锁存电路41)读取的读取数据。

脉冲生成电路46生成具有小脉冲宽度的短写入脉冲和具有大脉冲宽度的长写入脉冲。

写入驱动器控制器44将感测放大器锁存电路41中的数据与页缓冲器电路43中的数据比较。根据从脉冲生成电路46提供的短写入脉冲和长写入脉冲,写入驱动器控制器44执行短写入(写入时间短)和长写入(写入时间长)。

在写入驱动器控制器44的控制下,写入驱动器45向位线bl和源极线sl施加写入电压,由此使写入电流流到存储器单元mc。

将详细描述结构元件中的每一个结构元件。

图5是示出在根据实施例的半导体存储器装置中采用的感测放大器锁存电路41的框图。

如在图5中所示,感测放大器锁存电路41包括传输门tf1和tf2、锁存器sal(以下称为感测放大器锁存器)以及逆变器iv3和iv4。

传输门tf1借助于感测放大器42接收从存储器单元阵列11_0提供的信号(读取数据)。将传输门tf1的输出提供给感测放大器锁存器sal(逆变器iv1)。传输门tf1包括pmos晶体管和nmos晶体管,并且这些晶体管中的每一个晶体管的一端用作输入部分,并且它们中的每一个的另一端用作输出部分。从命令/地址电路16提供的信号rlen被提供给nmos晶体管的栅极,并且从逆变器iv4提供的信号rlenb被提供给pmos晶体管的栅极。

传输门tf2接收从页缓冲器电路(逆变器iv8)提供的信号写入数据(即,基于写入数据的信号),其被提供给传输门tf2。传输门tf2的输出被提供给感测放大器锁存器sal(逆变器iv1)。传输门tf2包括pmos晶体管和nmos晶体管,并且这些晶体管中的每一个晶体管的一端用作输入部分,并且它们中的每一个的另一端用作输出部分。从命令/地址电路16提供的信号wstr被提供给nmos晶体管的栅极,并且从逆变器iv3提供的信号wstrb被提供给pmos晶体管的栅极。

感测放大器锁存器sal包括逆变器iv1和iv2。逆变器iv1的输入被电耦接到逆变器iv2的输出,并且逆变器iv2的输入被电耦接到逆变器iv2的输出。来自传输门tf1和tf2的输出被提供给感测放大器锁存器sal的逆变器iv1。换句话说,感测放大器锁存器sal接收借助于传输门tf1从存储器单元mc提供的基于读取数据的信号和借助于传输门tf2从页缓冲器pb提供的基于写入数据的信号。逆变器iv1的输出(即感测放大器sdal的输出)是信号读取数据(readdata)(基于读取数据的信号)。

图6是示出在根据实施例的半导体存储器装置中采用的页缓冲器电路43的框图。

如在图6中所示,页缓冲电路43包括复用器mp1、传输门tf3和tf4、锁存器pb(以下称为页缓冲器)以及逆变器iv7-iv10。

复用器mp1接收从感测放大器锁存电路41(逆变器iv1)提供的信号读取数据和从数据电路15提供的信号dqin(写入数据)。复用器mp1同样从命令/地址电路16接收信号读取/写入(read/write)。复用器mp1响应于信号读取(read)的接收来选择信号读取数据,并且响应于信号写入(write)的接收来选择信号dqin。复用器mp1的输出被提供给传输门tf3。

传输门tf3的输出被提供给页缓冲器pb。传输门tf3包括pmos晶体管和nmos晶体管,并且这些晶体管中的每一个晶体管的一端用作输入部分,并且它们中的每一个的另一端用作输出部分。从命令/地址电路16提供的信号pbin被提供给nmos晶体管的栅极,并且从逆变器iv9提供的信号pbinb被提供给pmos晶体管的栅极。

页缓冲器pb包括逆变器iv5和iv6。逆变器iv5的输入被电耦接到逆变器iv6的输出,并且逆变器iv6的输入被电耦接到逆变器iv5的输出。传输门tf3的输出被提供给页缓冲器pb的逆变器iv5。换句话说,页缓冲器pb接收借助于传输门tf3提供的基于读取数据的信号和基于写入数据的信号。逆变器iv5的输出(即页缓冲器pb的输出)被提供给传输门tf4和逆变器iv7。

逆变器iv7的输出被提供给逆变器iv8。逆变器iv8的输出是信号写入数据(writedata)。

传输门tf4的输出是信号dqout。传输门tf4包括pmos晶体管和nmos晶体管,并且这些晶体管中的每一个晶体管的一端用作输入部分,并且它们中的每一个的另一端用作输出部分。从命令/地址电路16提供的信号pbout被提供给nmos晶体管的栅极,并且从逆变器iv10提供的信号pboutb被提供给pmos晶体管的栅极。

图7是示出根据实施例的半导体存储器装置中采用的写入驱动器控制器44的框图。

如在图7中所示,写入驱动器控制器44包括异或门exor1、与非(nand)门nd1和nd2、以及逆变器iv11-iv13。

异或门exor1接收从感测放大器锁存电路41(逆变器iv1)提供的信号读取数据和从页缓冲器43(逆变器iv8)提供的信号写入数据。异或门exor1的输出是信号diff。当信号读写数据和信号写入数据不同时,异或门exor1将信号diff提高到h电平,并且当信号读写数据和信号写入数据相同时,异或门exor1将信号diff降低到l电平。

与非门nd1接收信号diff、从脉冲生成电路46(sr锁存电路46h)提供的信号写入_脉冲(write_pulse)、和从页缓冲器43(逆变器iv8)提供的信号写入数据。与非门nd1的输出被提供给逆变器iv11。逆变器iv11的输出被提供给位线bl侧上的写入驱动器45。

与非门nd2接收信号diff、从脉冲生成电路46(sr锁存电路46h)提供的信号写入_脉冲、和从逆变器iv13提供的信号写入数据_b。与非门nd2的输出被提供给逆变器iv12。逆变器iv12的输出被提供给源极线sl侧上的写入驱动器45。

图8是示出在根据实施例的半导体存储器装置中采用的脉冲生成电路46的框图。

如在图8中所示,脉冲生成电路46包括复位电路46a、锁存电路46b、移位寄存器46c和46d、延迟电路46e、46f和46g、sr锁存电路46h、驱动器46i、与门ad1和ad2,以及复用器mp2和mp3。

复位电路46a从命令/地址电路15接收信号wen1和复位。复位电路46a的输出是信号warst。

锁存电路46b接收信号warst,并且同样接收从命令/地址电路15提供的信号col。锁存电路46b进一步接收信号wens(时钟clk)。锁存电路46b的输出a0被提供给移位寄存器46c。信号wen_en<0>(时钟clk)同样被提供给移位寄存器46c。移位寄存器46c的输出a1通过多个移位寄存器,并且然后作为输入an-1进入移位寄存器46d。信号wen_en<n-1>(时钟clk)同样被提供给移位寄存器46d。移位寄存器46d提供输出an。

信号wens被提供给延迟电路46e。延迟电路46e的输出是信号wensd。

信号wensd和输出a0被提供给与门ad1。与门ad1的输出是信号wayts。

信号wen_en<0>被提供给延迟电路46f。延迟电路46f的输出被提供给复用器mp2。另一方面,信号wen_en<n-1>被提供给延迟电路46g。延迟电路46g的输出被提供给复用器mp2。延迟电路46f和延迟电路46g可以被集成为一个延迟电路。

延迟电路46f和46g的输出被提供给复用器mp2。信号长_写入(long_write)同样被提供给复用器mp2。当信号长_写入处于h电平时,复用器mp2选择信号wen_en<n-1>的延迟信号,并且当信号长_写入处于l电平时,复用器mp2选择信号wen_en<0>的延迟信号。复用器mp2的输出是信号wened。

输出a1和an被提供给复用器mp3。信号长_写入同样被提供给复用器mp3。当信号长_写入处于h电平时,复用器mp3选择输出an,并且当信号长_写入处于l电平时,复用器mp3选择输出a1。复用器mp3提供输出ad。

信号wened和输出ad被提供给与门ad2。与门ad2的输出是信号wayte。

信号wayts和wayte被提供给sr锁存电路46h。sr锁存电路46h的输出是信号写入_脉冲。

信号wayte被提供给驱动器46i。驱动器46i的输出是信号wstr。

图9是示出根据实施例的半导体存储器装置中生成短写入脉冲时的脉冲生成电路46的各种信号的时序图。图10是示出根据实施例的半导体存储器装置中生成长写入脉冲时的脉冲生成电路46的各种信号的时序图。

短写入脉冲是指在短时间内保持h(高)电平的信号写入_脉冲,而长写入脉冲是指在长时间内保持h(高)电平的信号写入_脉冲。脉冲宽度指示处于h电平的信号写入_脉冲的宽度(时间)。

如在图9中所示,当生成短写入脉冲时,信号长_写入在脉冲生成电路46中处于l(低)电平。l电平的信号长_写入被提供给复用器mp3。

在时间t1,输出a0上升到h电平。尽管省略了图示,但是基于信号wens,信号wensd上升到h电平。

响应于此,与门ad1的输出信号wayts在时间t1'上升到h电平。基于信号wayts的上升时间,sr锁存电路46h的输出信号写入_脉冲上升到h电平。此后,信号wayts下降到l电平。

接着,在时间t2,输出a1上升到h电平。由于l电平的信号长_写入被提供给复用器mp3,所以复用器mp3选择输出a1,并基于该选择将输出ad提高到h电平。尽管省略了图示,但是l电平的信号长_写入同样被提供给复用器mp2,以使得信号wened基于信号wen_en<0>上升到h电平。

响应于此,与门ad2的输出信号wayte在时间t2'上升到h电平。基于信号wayte的上升时间,sr锁存电路46h的输出信号写入_脉冲下降到l电平。

随后,在时间t3,输出an上升到h电平。由于l电平的信号长_写入被提供给复用器mp3,所以复用器mp3不选择输出an。

从这可以看出,当生成短写入脉冲时,根据基于输出a0的信号wayts和基于输出a1的信号wayte,信号写入_脉冲上升到h电平(短写入脉冲的生成)。也就是说,短写入脉冲的脉冲宽度(时间)是从时间t1'到时间t2'。

如在图10中所示,当生成长写入脉冲时,信号长_写入在脉冲生成电路46中处于h电平。h电平的信号长_写入被提供给复用器mp3。

与生成短写入脉冲的情况一样,与门ad1的输出信号wayts在时间t1'上升到h电平。基于信号wayts的上升时间,sr锁存电路46h的输出信号写入_脉冲上升到h电平。此后,信号wayts下降到l电平。

接着,在时间t2,输出a1上升到h电平。由于h电平的信号长_写入被提供给复用器mp3,所以复用器mp3不选择输出a1。

接着,在时间t3,输出an上升到h电平。由于h电平的信号长_写入被提供给复用器mp3,所以复用器mp3选择输出an,并基于该选择将输出ad升高到h电平。尽管省略了图示,但是h电平的信号长_写入同样提供给复用器mp2,信号wened基于信号wen_en<n-1>上升到h电平。

响应于此,与门ad2的输出信号wayte在时间t3'上升到h电平。基于信号wayte的上升时间,sr锁存电路46h的输出信号写入_脉冲下降到l电平。

从这可以看出,当生成长写入脉冲时,根据基于输出a0的信号wayts和基于输出an的信号wayte,信号写入_脉冲上升到h电平(长写入脉冲的生成)。基于输出an的信号wayte是在生成短脉冲的情况下相对于基于输出a1的信号wayte延迟的信号。也就是说,长写入脉冲的脉冲宽度(时间)是从时间t1'到时间t3'。

[实施例中的写入操作]

图11是示出根据实施例的由半导体存储器装置执行的写入的流程图。图11示出在包括列0-3的存储体bk中写入数据。

如在图11中所示,在步骤s11中,由命令/地址电路16接收有源命令act。有源命令act包括存储体地址和行地址。基于有源命令act,选择写入目标存储体bk和字线wl。

读取/写入电路13在步骤s12中执行针对列0的第一短写入序列。随后,读取/写入电路13在步骤s13中执行针对列1的第二短写入序列,在步骤s14中执行针对列2的第三短写入序列,并且在步骤s15中执行针对列3的第四短写入序列。

接着,在步骤s16中,读取/写入电路13对所有列执行长写入序列。

图12是示出图11中描绘的第一短写入序列(st12)的流程图。图13示出图12中所示的步骤s22中的列0-3中的数据信息,并且图14示出图12中所示的步骤s23-s27中的列0中的数据信息。在图13和图14中,白色圆圈指示“0”数据,而黑色圆圈指示“1”数据。

如在图12中所示,在步骤s21中,由命令/地址电路16接收短写入命令swt0。短写入命令swt0包括列地址ca0(即,列0的地址)。因此,选择列0。

接着,在步骤s22中,将存储器单元mc(单元数据)中的数据传送到所有列0-3中的感测放大器锁存器sal和页缓冲器pb(加载)。例如,将单元数据“1”传送到列0中的感测放大器锁存器sal和页缓冲器pb,如在图13中所示。类似地,在列1-3中,将单元数据“1”和单元数据“0”传送到感测放大器锁存器sal和页缓冲器pb。结果,存储器单元mc中的数据、感测放大器锁存器sal中的数据和页缓冲器pb中的数据在所有列(列0-3)中变得相同。

接着,在步骤s23中,数据电路15将外部提供的数据dq传送到列0的页缓冲器pb。例如,如在图14中所示,将外部提供的数据dq“0”传送到列0中的页缓冲器pb。

接着,在列0中,写入驱动器控制器44(异或门exor1)将感测放大器锁存器sal中的数据与页缓冲器pb中的数据比较(步骤s24)。应当注意,感测放大器锁存器sal中的数据是预先写入存储器单元中的数据,而页缓冲器pb中的数据是将要新写入存储器单元mc中的数据。

如果在步骤s25中确定在列0中感测放大器锁存器sal中的数据和页缓冲器pb中的数据不相同,则执行步骤s26,其中写入驱动器控制器44通过使用短写入脉冲(短写入)而在列0中的存储器单元mc中写入页缓冲器pb的数据。短写入脉冲由脉冲生成电路46生成。例如,在图14中,在感测放大器锁存器sal中的数据“1”和页缓冲器pb中的数据“0”不同,以使得将页缓冲器pb的数据“0”写入存储器单元mc。图14示出页缓冲器pb的数据“0”被正确写入存储器单元mc的情况。

接着,在步骤s27中,将页缓冲器pb中的数据传送到列0中的感测放大器锁存器sal(更新)。例如,在图14中,将页缓冲器pb的数据“0”传送到感测放大器锁存器sal。

如果在步骤s25中确定在列0中感测放大器锁存器sal中的数据和页缓冲器pb中的数据相同,则不必重新写入单元数据。因此,使短写入序列结束。

图15是示出图11中描绘的第二短写入序列(s13)的流程图。图16示出图15中所示的步骤s32-s36中的列中的数据信息。第二短写入序列是针对列1执行的短写入序列,并且除了不执行步骤s22中所示的加载操作之外,类似于第一短写入序列。下面将给出具体的描述。

如在图15中所示,在步骤s31中,由命令/地址电路16接收短写入命令swt1。短写入命令swt1包括列地址ca1(即,列1的地址)。因此,选择列1。

接着,在步骤s32中,数据电路15将外部提供的数据dq传送到列1的页缓冲器pb。例如,如在图16中所示,将外部提供的数据dq“1”传送到列1中的页缓冲器pb。

接着,在列1中,写入驱动器控制器44(异或门exor1)将感测放大器锁存器sal中的数据与页缓冲器pb中的数据比较(步骤s33)。

如果在步骤s34中确定在列1中感测放大器锁存器sal中的数据和页缓冲器pb中的数据不相同,则执行步骤s35,其中写入驱动器控制器44通过使用短写入脉冲(短写入)而在列1中的存储器单元mc中写入页缓冲器pb的数据。例如,在图16中,在感测放大器锁存器sal中的数据“0”和页缓冲器pb中的数据“1”不同,以使得页缓冲器pb的数据“1”写入存储器单元mc中。图16示出列1中页缓冲器pb的数据“1”未被正确写入存储器单元mc(失败的示例)的情况。

接着,在步骤s35中,将页缓冲器pb中的数据传送到列1中的感测放大器锁存器sal(更新)。例如,在图16中,将页缓冲器pb的数据“1”传送到感测放大器锁存器sal。

如果在步骤s34中确定在列1中感测放大器锁存器sal中的数据和页缓冲器pb中的数据相同,则不必重新写入单元数据。因此,使短写入序列结束。

第三短写入序列(s14)和第四短写入序列(s15)类似于第二短写入序列,并且将省略对这些序列的参考。第三短写入序列(s14)是针对列2执行的短写入序列,并且第四短写入序列(s15)是针对列3执行的短写入序列。

图17示出当执行第四短写入序列时图15中所示的步骤s22-s36中的列3中的数据信息。图17示出在列3中感测放大器锁存器sal中的数据和页缓冲器pb中的数据相同的情况。在该情况下,如上所述,不必重新写入单元数据,并且使短写入序列结束。

图18是示出图11中描绘的长写入序列(s16)的流程图。图19示出图18中所示的步骤s42中的列0-3中的数据信息。图20示出图18中所示的步骤s43-s46中的列0-3中的数据信息。

如在图18中所示,在步骤s41中,由命令/地址电路16接收长写入命令lwt。长写入命令lwt不同于短写入命令,并且长写入命令lwt包括存储体地址和行地址。

接着,在步骤s42中,将单元数据传送到所有列0-3中的感测放大器锁存器sal(加载)。例如,如在图19中所示,将单元数据“0”传送到列0中的感测放大器锁存器sal。类似地,在列1-3中,将单元数据“0”、单元数据“1”以及单元数据“0”传送到感测放大器锁存器sal。结果,存储器单元mc中的数据和感测放大器锁存器sal中的数据在所有列(列0-3)中变得相同。

接着,在所有列(列0-3)中,写入驱动器控制器44(异或门exor1)将感测放大器锁存器sal中的数据与页缓冲器pb中的数据比较(步骤s43)。应当注意,感测放大器锁存器sal中的数据是实际写入存储器单元mc中的数据,并且页缓冲器pb中的数据是将要写入存储器单元mc中的数据。页缓冲器pb中的数据是在短写入序列中外部传送的数据,并且不是在长写序列中更新的数据。如果在列中感测放大器锁存器sal中的数据和页缓冲器pb中的数据不相同,则该列的存储器单元mc在短写入中经历失败。

如果在步骤s44中确定在列(其为故障列)中感测放大器锁存器sal中的数据和页缓冲器pb中的数据不相同,则执行步骤s45,其中写入驱动器控制器44在数据差异列中通过使用长写入脉冲(长写入)将页缓冲器pb的数据再次写入存储器单元mc中。长写入脉冲由脉冲生成电路46生成。例如,在图20中,列1是数据差异列,其中感测放大器锁存器sal中的数据“0”和页缓冲器pb中的数据“1”不同。因此,在列1中,在步骤s45中,将页缓冲器pb的数据“1”写入存储器单元mc。

接着,在步骤s46中,将页缓冲器pb中的数据传送到数据差异列(列1)中的感测放大器锁存器sal(更新)。例如,在图20中,将页缓冲器pb的数据“0”传送到列1中的感测放大器锁存器sal。

如果在步骤s44中确定在列中感测放大器锁存器sal中的数据和页缓冲器pb中的数据相同,则不必重新写入该列的单元数据。因此,使长写入序列结束。

如上所述,在本实施例的长写入序列中,页缓冲器pb不使用外部提供的数据来更新。将参考图21和图22描述该方法。

图21是示出根据实施例的由半导体存储器装置执行的写入的第一示例的各种信号的时序图。图21示出针对存储体bk的列(例如,列0)执行的写入。

如在图21中所示,存储器10根据其在由时钟clk/calkb确定的定时处接收的命令进行操作。

在第一示例中,命令/地址电路16在时间t0接收有源命令act。有源命令act包括存储体地址和行地址。在时间t1,命令/地址电路16接收短写入命令swt0。短写入命令swt0包括列地址。

随后,在时间t2,命令/地址电路16接收长写入命令lwt。长写入命令lwt不同于短写入命令,并且长写入命令lwt包括存储体地址和行地址。

接着,从时间t4到时间t5,数据电路15与数据选通信号dqs同步地接收数据dq0至dq3。数据dq0至dq3是与短写入命令swt0对应的数据。数据dq0至dq3是将要写入存储器单元mc中的数据,并且数据dq0至dq3被传送到页缓冲器pb(由此更新页缓冲器pb)。

接着,从时间t5到时间t6,数据电路15与数据选通信号dqs同步地接收数据dq4至dq7。数据dq4至dq7是与长写入命令lwt对应的数据。数据dq4至dq7是非必要的数据。因此,如在图21中所示,数据屏蔽(datamask)信号dm从时间t5到时间t6(数据屏蔽信号dm处于h电平期间)附加到数据dq4至dq7。结果,伴随长写入命令lwt的数据dq4至dq7不被传送到页缓冲器pb(页缓冲器pb未被更新)。

此后,命令/地址电路16接收预充电命令,并且使写入结束。

图22是示出根据实施例的由半导体存储器装置执行的写入的第二示例的各种信号的时序图。

在第二示例中,命令/地址电路16在时间t0接收有源命令act,并且在时间t1接收短写入命令swt0,如同第一示例。

随后,在时间t2,命令/地址电路16接收长写入命令lwt。长写入命令lwt不同于短写入命令,并且长写入命令lwt包括存储体地址和行地址。

接着,从时间t3到时间t4,数据电路15与数据选通信号dqs同步地接收数据dq0到dq3。数据dq0至dq3是与短写入命令swt0对应的数据。数据dq0至dq3是将要写入存储器单元mc中的数据,并且数据dq0至dq3被传送到页缓冲器pb(由此更新页缓冲器pb)。

在时间t4之后,数据电路15不接收数据dq。这是因为长写入命令lwt是不伴随数据dq的命令。结果,不存在伴随长写入命令lwt的数据,并且数据dq不被传送到页缓冲器pb(页缓冲器pb未被更新)。例如,预充电命令可以用作长写入命令lwt。预充电命令是与短写入命令不同的命令,并且预充电命令不伴随有数据dq。

其中页缓冲器pb不被伴随长写入命令lwt的数据dq更新的方法不限于上述第一或第二示例。例如,伴随长写入命令lwt的数据dq可以与伴随短写入命令swt0的数据dq相同。在该情况下,即使将伴随长写入命令lwt的数据dq传送到页缓冲器pb,也不由此改变页缓冲器pb中的数据,并且实际上不更新页缓冲器pb。

在第二示例中(其中预充电命令pcg用作长写命令lwt),感测放大器锁存器sal中的数据处于无用状态。因此,感测放大器锁存器sal中的数据不必在长写入结束时更新(在步骤s46中)。

[实施例的优点]

在mram中,存储器单元具有磁特性,并且通过向存储器单元提供电流将数据写入存储器单元中。与与非门闪速存储器不同,mram不通过升高写入电压来逐渐写入数据。因此,不执行用于确认写入数据的验证操作。

在根据比较例的mram中,根据具有最差写入特性的单元来确定写入时间。换句话说,对于所有列的存储器单元需要相对长的写入时间。然而,对于具有良好写入特性的单元执行的写入在短时间内结束。可以看出,对于具有良好写入特性的单元的写入即使在数据被写入单元之后也非期望地继续。如果执行这种过度写入,则该单元的写入特性可能劣化,并且存储器单元的耐久性劣化。

相比之下,根据本实施例,对所有列的存储器单元执行写入时间短的短写入。此后,对经历写入失败的存储器单元mc执行写入时间长的长写入。因此,可以通过短写入在具有良好写入特性的存储器单元mc中写入数据,并且防止过长的写入时间。结果,抑制了写入特性的劣化,并且提高了存储器单元的耐久性。此外,在短写入之后执行的长写入使数据能够正确地写入具有差写入特性的存储器单元mc中。因此,具有差的写入特性的存储器单元mc不经历写入失败,并且可以在它们中可靠地写入数据。

根据比较例,对于所有列的存储器单元执行长时间的写入。为此,对一列的存储器单元执行写入的时间趋于与对另一列的存储器单元执行写入的时间重叠(即,写入可能并行执行)。如果对大量列同时执行写入,则峰值电流将不可避免地高,并且功耗将增加。

相反地,根据本实施例,首先对所有列的存储器单元执行短写入。因此,防止并行执行对一列的存储器单元的写入和对另一列的存储器单元的写入。结果,可以降低峰值电流,并且可以降低功耗。

结合本实施例,参考执行需要两个写入时间(即,短写入和长写入)的写入的情况。不用说,可以执行需要三个以上写入时间的写入。

在本实施例中,示出了短写入命令swt不同于长写入命令lwt的示例,但是不限于此。即使这些是相同的命令,也可以通过采用地址设定选项来执行短写入和长写入。

尽管已经描述了某些实施例,但是这些实施例仅通过示例的方式给出,并且不旨在限制权利要求的范围。实际上,本文描述的新颖方法和系统可以以各种其它形式实施;此外,在不脱离实施例的精神的情况下,可以进行本文描述的方法和系统的形式的各种省略、替换和改变。所附权利要求及其等同物旨在覆盖落入实施例的范围和精神内的这些形式或修改。

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