基准电压自训练的方法和电路以及存储器系统与流程

相关申请的交叉引用

本申请要求于2016年3月31日提交至韩国知识产权局(kipo)的韩国专利申请no.10-2016-0039099的优先权，该申请的公开内容以引用的方式整体并入本文。

示例实施例一般性涉及半导体集成电路，更具体地，涉及用于基准电压自训练的方法和电路以及包括该电路的存储器系统。

背景技术：

与接收差分信号的半导体装置相比，接收单端信号的半导体装置通常需要用于确定接收信号的逻辑电平的基准电压。理想的是，将基准电压的电压电平设置为接收信号的低电压电平和高电压电平的平均值。

采用单端信号或伪差分信号的半导体装置可以使用包括比较器的接收缓冲器对接收信号的电压电平与基准电压进行比较。当接收信号的电压电平高于基准电压时，接收缓冲器可以产生逻辑高电平的内部信号，并且当接收信号的电压电平低于基准电压时，接收缓冲器可以产生逻辑低电平的内部信号。将产生的或缓冲的内部信号传递至半导体装置的内部电路。

如果基准电压的电压电平不恰当或不精确，在确定接收信号的逻辑电平的过程中错误会增加，并因此会使系统的性能退化。随着数据传输速率的增加，用于锁存接收信号的建立时间和保持时间被缩短，并因此需要更加精确的水平的基准电压。

技术实现要素：

本公开的至少一个示例实施例可提供一种能够有效提供基准电压的接收接口电路以及一种提供基准电压的方法。

本公开的至少一个示例实施例可提供一种存储器系统，其包括能够有效提供基准电压的接收接口电路。

本公开的至少一个示例实施例可提供一种存储器封装件，其包括能够有效提供基准电压的接收接口电路。

本公开的至少一个示例实施例可提供一种能够有效提供基准电压的基准电压自训练的方法。

附图说明

通过以下参考附图的详细说明，将更加清楚地理解本公开的示例实施例。

图1是示出了包括根据示例实施例的接收接口电路的系统的框图。

图2是示出了根据示例实施例的基准电压自训练的方法的流程图。

图3是示出了根据示例实施例的接收接口电路的示图。

图4是示出了包括在图3的接收接口电路中的基准电压发生器的示例的示图。

图5、图6和图7是用于说明在训练模式下通过接收接口电路的代码搜索的示例实施例的示图。

图8是示出了根据示例实施例的接收接口电路的示图。

图9a和图9b是用于说明中心抽头终端(ctt)的示图。

图10a和图10b是用于说明未端接(untermination)的示图。

图11a和图11b是用于说明第一伪开漏(pod)终端的示图。

图12a和图12b是用于说明第二pod终端的示图。

图13是示出了根据示例实施例的接收接口电路的示图。

图14是用于说明在训练模式下通过图13的接收接口电路的代码搜索的示例实施例的示图。

图15是示出了根据示例实施例的接收接口电路的示图。

图16是示出了根据示例实施例的存储器系统的框图。

图17a、图17b、图18a、图18b、图19a、图19b、图20a和图20b是用于说明图16的存储器系统中的训练模式的示例实施例的时序图。

图21是示出了包括在图16的存储器系统中的存储器装置的示例实施例的示图。

图22是用于说明包括在图21的存储器装置中的接收单元的选择性使能的示图。

图23是示出了包括在图16的存储器系统中的存储器装置的示例实施例的示图。

图24是示出了图23的存储器装置中的训练模式的示例实施例的时序图。

图25是示出了根据示例实施例的存储器系统的框图。

图26是示出了图25的存储器系统中的训练模式的示例实施例的时序图。

具体实施方式

下文将参考示出了各个实施例的附图更加全面地说明本公开。然而，可以按照多种不同形式来具体实现本发明，并且不应将本发明解释为限于本文所阐述的示例实施例。这些示例实施例仅仅是示例，并且不需要在此提供细节就可以有多种实现方式和变化。还要强调的是，本公开提供了替换示例的细节，但是并没有详尽地列出这样的替换方案。此外，各种示例之间的任何一致性的细节并不应解释为一定需要这样的细节，在本文中针对所有特征列出所有可能的变化是不切实际的。在确定本发明的需求时应当参考权利要求的语言。

在附图中，相同的附图标记始终指示相同的元件。虽然不同的附图示出了示例性实施例的变化，并且可以使用诸如“在一个实施例中”的语言来引用，但是这些附图不一定旨在彼此排斥。相反，如从下面的详细描述的语境中将看到的那样，当将附图及其描述作为整体考虑时，在不同附图中描绘和描述的某些特征可以与其他附图的其他特征组合以产生各种实施例。

将要理解的是，虽然本文可使用术语第一、第二、第三等来描述元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应被这些术语限定。除非在上下文中另有说明，否则这些术语仅用于例如作为命名约定而将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开。因此，在以下说明书的一个段落中讨论的第一元件、第一组件、第一区域、第一层或第一部分，在说明书的另一个段落或权利要求书中可以被命名为第二元件、第二组件、第二区域、第二层或第二部分，而没有脱离本发明的指教。另外，在某些情况下，即使没有在说明书中使用“第一”、“第二”等来描述某一术语，但是在权利要求书仍可称作“第一”或“第二”以便与权利要求书中的不同的元件彼此区别开。

将要理解的是，当一个元件被称为“连接”或“耦接”至另一元件，或者“位于”另一元件“之上”时，所述一个元件可以直接连接或耦接至另一元件或者直接位于另一元件之上，或者可以存在中间元件。与之相反，当一个元件被称为“直接连接”或“直接耦接”至另一元件时，则不存在中间元件。应当以类似的方式来解释用于描述元件之间关系的其他词语(例如，“在……之间”对“直接在……之间”，“相邻”对“直接相邻”等)。

诸如“大约”或“近似”之类的术语可以反映出仅以较小的相对方式变化的量、尺寸、方向或布局，以及/或者以不会显著改变特定元件的操作、功能或结构的方式变化的量、尺寸、方向或布局。例如，从“大约0.1至大约1”的范围可以涵盖诸如在0.1附近0％至5％的偏差以及在1附近0％至5％的偏差的范围，尤其是在这种偏差保持了与所列范围相同的效果时。

除非另外进行限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。还将理解的是，除非在本文中明确地进行了限定，否则诸如那些在通用字典中定义的术语应当解释为具有其在相关领域和/或本申请的上下文中的含义一致的含义，并且不应当过于理想化或过于形式化地对其进行解释。

如在所公开的技术的领域中传统的那样，以功能块、单元和/或模块的方式描述了并在附图中示出了特征和实施例。本领域技术人员将会清楚的是，通过电子(或光学)电路物理地实现这些块、单元和/或模块，诸如可以利用基于半导体的制造技术或其他制造技术形成的逻辑电路、分立的组件、微处理器、硬布线电路、存储器元件、布线连接等。在通过微处理器或类似的方式实现块、单元和/或模块的情况下，可以使用软件(例如，微代码)对其编程以执行本文描述的各种功能，并且可选地通过固件和/或软件对其驱动。可替换地，可以通过专用硬件来实现每个块、单元和/或模块，或者将每个块、单元和/或模块实现为执行一些功能的专用硬件与执行其他功能的处理器(例如，一个或多个被编程的微处理器和相关电路)的组合。另外，可以将实施例的每个块、单元和/或模块物理地分离到两个或更多的交互且分立的块、单元和/或模块中，而没有背离本发明构思的范围。此外，实施例的块、单元和/或模块可物理地组合为更复杂的块、单元和/或模块，而没有背离本发明构思的范围。

图1是示出了包括根据示例实施例的接收接口电路的系统的框图，图2是示出了根据示例实施例的基准电压自训练的方法的流程图。

参考图1，系统10包括第一装置devh20、第二装置devh40和连接第一装置20和第二装置40的传输线tl。例如，第一装置20可以是存储器控制器，第二装置40可以是存储器装置(例如，包括存储器单元阵列的半导体存储器芯片或封装件)。为了便于说明，图1仅示出了用于单向通信的组件，使得第一装置20作为发送器，第二装置40作为接收器，但是第一装置20和第二装置40中的每一个都可执行双向通信。尽管为了便于说明，在图1中示出了一对输入输出焊盘padh和pads以及连接输入输出焊盘padh和pads的一条传输线tl，但是第一装置20和第二装置40中的每一个可包括多个输入输出焊盘，以及连接在各对输入输出焊盘之间的多条传输线。

第一装置20中的传输驱动器dr可基于来自内部电路inth的传输信号st将输出信号so输出至输入输出焊盘padh。第二装置40中的接收接口电路50可对通过输入输出焊盘pads接收的输入信号si和基准电压vref进行比较，并且向内部电路ints提供缓冲器信号sb。

如图1所示，接收接口电路50可具有用于单端信号或伪差分信号的构造。在全差分信号中，发送器发送传输信号及其反转信号，并且接收器对这两个信号进行比较，从而确定传输信号的逻辑高电平和逻辑低电平。与之相反，在伪差分信号中，发送器仅发送传输信号，并且接收器对传输信号和基准电压进行比较，从而确定传输信号的逻辑高电平和逻辑低电平。

参考图1和图2，接收接口电路50可包括接收缓冲器bf、基准电压发生器rvg和自训练电路stc。这些组件中的每一个可由包括多个电路部件(诸如晶体管、电阻器、锁存器等)的电路构成，下面将对其中一些进行更加详细的描述。接收缓冲器bf可以对输入信号si和基准电压vref进行比较，以产生缓冲器信号sb(也称作缓冲器输出或缓冲器输出信号)。基准电压发生器rvg可响应于控制代码ccd产生基准电压vref(s100)。可以不同地来实现基准电压vref的产生，并且下面将参考图4来描述一个示例。自训练电路stc可以在训练模式下输出训练控制代码scd作为控制代码ccd，使得连续地改变训练控制代码scd来搜索对应于基准电压vref的优化电压电平的优化代码ocd(s200)。下面将参考图5、图6和图7来说明训练控制代码scd的连续改变。另外，自训练电路stc可以在正常模式下输出优化代码ocd作为控制代码ccd。在正常模式下使用的控制代码在本文也称作工作控制代码。

在传统存储器系统的外部训练中，存储器控制器对存储器装置的整个训练过程进行控制。存储器控制器发送用于将基准电压设置为特定值的命令，然后通过写入和读取操作来验证存储器装置的接收操作。存储器控制器通过改变基准电压来重复验证，以确定优化基准电压。这种外部训练每个存储器芯片需要大约1ms(毫秒)，并且降低了存储器系统的性能。例如，高容量的nand闪速存储器装置可在单个封装件中包括多个存储器芯片。在此情况下，训练时间的增加与存储器芯片的数量成比例，因此外部训练不适于高容量存储器装置。

根据示例实施例的接收接口电路50可通过使用包括在接收接口电路50中的自训练电路stc对优化基准电压进行搜索来降低训练时间。在包括多个半导体芯片的多芯片封装件中，可通过(例如，通过不同的输入输出焊盘)同时对各个半导体芯片的优化基准电压进行搜索来显著降低训练时间。

在一些示例实施例中，如下面将参考图3至图8所描述的那样，接收接口电路50可在训练模式下接收高电压电平或低电压电平的输入信号si，以搜索优化代码ocd。在其他示例实施例中，如下面将参考图13、图14和图15所描述的那样，接收接口电路50在训练模式下接收在高电压电平和低电压电平之间切换(toggling)的输入信号si，以搜索优化代码ocd。如此，无论系统配置和操作条件如何，根据示例实施例的接收接口电路50都可通过基于从发送器传输的输入信号对优化基准电压进行搜索来提供优化基准电压，并因此可提高包括该接收接口电路的系统的性能。

图3是示出了根据示例实施例的接收接口电路的示图。

参考图3，接收接口电路51可以包括接收缓冲器bf、基准电压发生器rvg和自训练电路61。接收缓冲器bf可以对输入信号si和基准电压vref进行比较，以产生缓冲器信号sb。基准电压发生器rvg可响应于控制代码ccd产生基准电压vref。

如上所述，自训练电路61可在训练模式下输出训练控制代码scd作为控制代码ccd，使得连续地改变训练控制代码scd来搜索对应于基准电压vref的优化电压电平的优化代码ocd，并且在正常模式下输出优化代码ocd作为控制代码ccd。为了提供控制代码ccd，自训练电路61可包括搜索逻辑srl、寄存器reg、计算器cal和选择器mux。

搜索逻辑srl可以在训练模式下产生改变(例如，在一些实现方式中连续地改变)的训练控制代码scd，并且基于从接收缓冲器bf输出的缓冲器信号sb来搜索与基准电压vref和输入信号si的电压电平之间的最小差值相对应的训练控制代码scd的代码值。当输入信号si具有高电压电平vih时，搜索逻辑srl可以搜索与基准电压vref和输入信号si的高电压电平vih之间的最小差值相对应的高代码值cvh。与之相反，当输入信号si具有低电压电平vil时，搜索逻辑srl可以搜索与基准电压vref和输入信号si的低电压电平vil之间的最小差值相对应的低代码值cvl。下面将参考图5、图6和图7进一步描述搜索逻辑srl的操作。

寄存器reg可以存储来自搜索逻辑srl的代码值。计算器cal可以基于存储在寄存器reg中的值来计算优化代码ocd。例如，在一些实施例中，寄存器reg可以存储对应于输入信号si的高电压电平vih的高代码值cvh和对应于输入信号si的低电压电平vil的低代码值cvl。在一些示例实施例中，搜索逻辑srl可以依次搜索高代码值cvh和低代码值cvl，并且在寄存器reg中存储搜索到的高代码值cvh和搜索到的低代码值cvl。在其他示例实施例中，搜索逻辑srl可以仅搜索高代码值cvh和低代码值cvl中的一个，从而将搜索到的一个值存储在寄存器reg中，并且可在寄存器reg中存储默认值(例如，预定值)作为高代码值cvh和低代码值cvl中的另一个。

计算器cal可基于高代码值cvh和低代码值cvl计算优化代码ocd，从而可以使得高电压电平vih和低电压电平vil的平均值与对应于优化代码ocd的基准电压vref之间的差值最小化。下面将参考图9a至图12b进一步描述计算器cal的操作。

选择器mux(也称作选择电路)可以响应于模式信号md选择来自搜索逻辑srl的训练控制代码scd和来自计算器cal的优化代码ocd中的一个，以输出所选择的一个作为控制代码ccd。选择器mux可在训练模式下输出训练控制代码scd，并且可在正常模式下输出优化代码ocd作为工作控制代码。

虽然没有在图3中示出，但是可以响应于模式信号md，仅在训练模式下启用搜索逻辑srl，而在正常模式下禁用搜索逻辑srl。可以从图1中的内部电路ints提供模式信号md，并且模式信号md的逻辑电平可以指示训练模式或正常模式。选择器mux可以在训练模式下输出来自搜索逻辑srl的训练控制代码scd。结果是，接收缓冲器bf、搜索逻辑srl、选择器mux和基准电压发生器rvg可以在训练模式下形成训练回路。使用该训练回路，可以迅速地搜索到对应于优化基准电压vref的优化代码ocd。

图4是示出了包括在图3的接收接口电路中的基准电压发生器的示例的示图。

图4示出了电阻分压方案的基准电压发生器rvg。图4的配置是用于说明控制代码ccd和基准电压vreg之间的关系的非限制示例，并且可以利用不同配置的任意数-模转换器(dac)来实现基准电压发生器rvg。

参考图4，基准电压发生器rvg可以包括多个分压电阻r以及多个开关sw1至swk。分压电阻r可在第一分压节点n1与第k分压节点nk之间串联连接。第一电压vr1可施加至第一分压节点n1，比第一电压vr1更低的第二电压vr2可施加至第k分压节点nk。例如，第一电压vr1可为电源电压，第二电压vr2可为接地电压。开关sw1至swk可在各分压节点n1至nk与输出节点no之间并联连接。开关sw1至swk可响应于控制代码ccd的各代码位c[1]至c[k]来分别控制各分压节点n1至nk与输出节点no之间的电连接。例如，在一些实施例中，各代码位c[1]至c[k]中一次仅有一位被启用作为温度计代码(thermometercode)，并且使对应于被启用代码位的开关导通，以将相应分压节点的电压提供至输出节点no作为基准电压vref。例如，可以通过选择性地启用各代码位c[1]至c[k]来执行上述训练控制代码scd的连续改变。可以从第k代码位c[k]至第一代码位c[1]的方向逐个连续启用各代码位c[1]至c[k]，使得可以如图5所示的那样提供逐步增加的基准电压vref。与之相反，可以从第一代码位c[1]至第k代码位c[k]的方向逐个连续启用各代码位c[1]至c[k]，使得可以如图6所示的那样提供逐步减少的基准电压vref。

通过产生基于控制代码、第一电压(诸如电源电压)和第二电压(诸如接地电压)的输出电压，基准电压发生器将所选的电压提供至接收缓冲器。

图5、图6和图7是用于说明在训练模式下通过接收接口电路的代码搜索的示例实施例的示图。图5和图6示出了线性方案的代码搜索，图7示出了逐次逼近方案的代码搜索。

参考图3和图5，搜索逻辑srl可以在训练模式下在时间点t1至t6的每一个处连续地改变训练控制代码scd的代码值，基准电压发生器rvg可以接收训练控制代码scd作为控制代码ccd。如参考图4描述的那样，搜索逻辑srl可以依次提供代码值cv1至cv5，使得基准电压vref可以逐步增加。当输入信号si的电压电平vih或vil低于基准电压vref时，来自接收缓冲器bf的缓冲器信号sb可具有逻辑低电平，并且当输入信号si的电压电平vih或vil高于基准电压vref时，来自接收缓冲器bf的缓冲器信号sb可具有逻辑高电平。基于缓冲器信号sb的这种电平转换，搜索逻辑srl可以搜索与输入信号si的电压电平vih或vil与基准电压vref之间的最小差值相对应的训练控制代码scd的代码值。由于基准电压发生器rvg可以产生的基准电压vref的最小间隙dv，因此不可能提供与精确地等于输入信号si的电压电平vih或vil的基准电压vref相对应的代码值。在此情况下，搜索逻辑srl可以在缓冲器信号sb的电平转换发生时的时间点t5之前和之后的两个代码值cv4和cv5当中选择一个代码值作为对应于输入信号si的电压电平vih或vil的代码值。例如，可以选择在变换之前的值(cv4)或在变换之后的值(cv5)。

参考图3和图6，搜索逻辑srl可以在训练模式下在时间点t1至t6的每一个处连续地改变训练控制代码scd的代码值，基准电压发生器rvg可以接收训练控制代码scd作为控制代码ccd。如参考图4描述的那样，搜索逻辑srl可以依次提供代码值cv5至cv1，使得基准电压vref可以逐步减小。当输入信号si的电压电平vih或vil高于基准电压vref时，来自接收缓冲器bf的缓冲器信号sb可具有逻辑高电平，并且当输入信号si的电压电平vih或vil低于基准电压vref时，来自接收缓冲器bf的缓冲器信号sb可具有逻辑低电平。基于缓冲器信号sb的这种电平转换，搜索逻辑srl可以搜索与输入信号si的电压电平vih或vil与基准电压vref之间的最小差值相对应的训练控制代码scd的代码值。由于基准电压发生器rvg可以产生的基准电压vref的最小间隙dv，因此不可能提供与精确地等于输入信号si的电压电平vih或vil的基准电压vref相对应的代码值。在此情况下，搜索逻辑srl可以在缓冲器信号sb的电平转换发生时的时间点t5之前和之后的两个代码值cv2和cv1当中选择一个代码值作为对应于输入信号si的电压电平vih或vil的代码值。例如，可以选择在变换之前的值(cv2)或在变换之后的值(cv1)。

参考图3和图7，搜索逻辑srl可以在训练模式下在时间点t1至t6的每一个处连续地改变训练控制代码scd的代码值，基准电压发生器rvg可以接收训练控制代码scd作为控制代码ccd。图7示出了分别对应于第一代码值cva至第五代码值cve的第一电压电平vla至第五电压电平vle。当输入信号si的电压电平vih或vil高于基准电压vref时，来自接收缓冲器bf的缓冲器信号sb可具有逻辑高电平，并且当输入信号si的电压电平vih或vil低于基准电压vref时，来自接收缓冲器bf的缓冲器信号sb可具有逻辑低电平。基于缓冲器信号sb的这种电平转换，搜索逻辑srl可以搜索与输入信号si的电压电平vih或vil与基准电压vref之间的最小差值相对应的训练控制代码scd的代码值。

在时间点t2处，搜索逻辑srl可以将训练控制代码scd从第一代码值cva改变至第二代码值cvb，使得基准电压vref可以从第一电压电平vla增加至第二电压电平vlb。由于缓冲器信号sb的电平转换发生在时间点t2处，所以输入信号si的电压电平vih或vil位于第一电压电平vla与第二电压电平vlb之间，并因此搜索逻辑srl可以在时间点t3处提供第三代码值cvc，使得基准电压vref可以从第二电压电平vlb下降至第三电压电平vlc。与之相反，在时间点t3处没有发生缓冲器信号sb的电平转换，可以确定输入信号si的电压电平vih或vil位于第一电压电平vla与第三电压电平vlc之间，并因此搜索逻辑srl可以在时间点t4提供第四代码值cvd，使得基准电压vref可以从第三电压电平vlc下降至第四电压电平vld。

以此方式，搜索逻辑srl可以改变训练控制代码scd的代码值，使得基准电压vref可以逼近输入信号si的电压电平vih或vil。搜索逻辑srl可以从最后两个代码值cvd和cve当中选择一个作为对应于输入信号si的电压电平vih或vil的代码值。

因此，根据上述描述，可以执行用于半导体装置的基准电压自训练的方法。可以通过半导体装置自身(例如，芯片或封装件)执行自训练，例如仅利用从诸如控制器或主机之类的外部装置提供的开始训练的指令以及外部输入信号。在一些实施例中，在训练模式期间执行训练。训练模式可以包括以循环方式发生的多个迭代步骤。例如，第一步骤可以包括产生对应于训练控制代码的训练基准电压。训练基准电压可具有第一电压电平，训练控制代码可具有第一值。第二步骤可以包括将训练基准电压和输入信号输入到接收缓冲器中，并且基于训练基准电压和输入信号，从接收缓冲器输出缓冲器输出信号。第三步骤可以包括改变训练控制代码以使其具有不同于第一值的第二值，并且作为响应，产生具有对应于第二值的第二电压电平的训练基准电压。第二步骤和第三步骤可以另外重复多(“n”)次(例如，可重复至少两次，或者高达至少5次、10次或20次)，每次使用训练控制代码的不同值来产生不同的训练基准电压电平，并且每次将训练基准电压和输入信号输入到接收缓冲器中。基于不同的训练基准电压电平及其引起的缓冲器输出信号，能够选择训练控制代码的各个值中的一个值作为工作控制代码的值，其用于在半导体装置的正常操作模式期间产生工作基准电压。可以在寄存器中存储训练控制代码的不同的值，并且可以从寄存器选择一个值以用于产生工作基准电压。可以在不基于从执行训练的半导体芯片或封装件之外的装置接收的基准电压的情况下来产生在第一步骤中产生的训练基准电压。

为了执行该方法，在一些实施例中，半导体装置可以至少包括第一存储器芯片。第一存储器芯片可至少包括连接为接收输入信号和基准电压的第一缓冲器。第一存储器芯片还可至少包括第一基准电压发生器，其构造为基于第一控制代码输出基准电压；并且可以至少包括第一自训练电路，其用于确定在半导体装置的正常操作模式期间使用的工作基准电压。可将来自第一缓冲器的输出输入至第一自训练电路，可将第一控制代码从第一自训练电路输出到第一基准电压发生器中，并且第一缓冲器、第一自训练电路和第一基准电压发生器形成回路。

图8是示出了根据示例实施例的接收接口电路的示图。

参考图8，接收接口电路52可包括接收缓冲器bf、基准电压发生器rvg和自训练电路62。接收缓冲器bf可对输入信号si与基准电压vref进行比较以产生缓冲器信号bf。基准电压发生器rvg可响应于控制代码ccd产生基准电压vref。

如上所述，自训练电路62可在训练模式下输出训练控制代码scd作为控制代码ccd，使得连续改变训练控制代码scd以搜索对应于基准电压vref的优化电压电平的优化代码ocd，并在正常模式下输出优化代码ocd作为控制代码ccd。为了提供控制代码ccd，自训练电路62可包括训练缓冲器tb、搜索逻辑srl、寄存器reg、计算器cal和比较器mux。

训练缓冲器tb可对输入信号si与基准电压vref进行比较以产生训练缓冲器信号stb。搜索逻辑srl可在训练模式下产生连续改变的训练控制信号scd，并且基于来自训练缓冲器tb的训练缓冲器信号stb搜索与基准电压vref与输入信号si的电压电平之间的最小差值相对应的训练控制信号scd。当输入信号si具有高电压电平vih时，搜索逻辑srl可搜索与基准电压vref与输入信号si的高电压电平vih之间的最小差值相对应的高代码值cvh。与之相反，当输入信号si具有低电压电平vil时，搜索逻辑srl可搜索与基准电压vref与输入信号si的低电压电平vil之间的最小差值相对应的低代码值cvl。搜索逻辑srl的操作与参考图5、图6和图7描述的相同。

寄存器reg可存储来自搜索逻辑srl的值。计算器cal可基于存储在寄存器reg中的值来计算优化代码ocd。寄存器reg可存储对应于输入信号si的高电压电平vih的高代码值cvh和对应于输入信号si的低电压电平vil的低代码值cvl。在一些示例实施例中，搜索逻辑srl可依次搜索高代码值cvh和低代码值cvl，并且在寄存器reg中存储搜索到的高代码值cvh和搜索到的低代码值cvl。在其他示例实施例中，搜索逻辑srl可以仅搜索高代码值cvh和低代码值cvl中的一个，从而将搜索到的一个值存储在寄存器reg中，并且可在寄存器reg中存储默认值(即，预定值)作为高代码值cvh和低代码值cvl中的另一个。

计算器cal可基于高代码值cvh和低代码值cvl计算优化代码ocd，从而可以使得高电压电平vih和低电压电平vil的平均值与对应于优化代码ocd的基准电压vref之间的差值最小化。下面将参考图9a至图12b进一步描述计算器cal的操作。

选择器mux可以响应于模式信号md选择来自搜索逻辑srl的训练控制代码scd和来自计算器cal的优化代码ocd中的一个，以输出所选择的一个作为控制代码ccd。选择器mux可在训练模式下输出训练控制代码scd，并且可在正常模式下输出优化代码ocd。

虽然没有在图8中示出，但是可以响应于模式信号md，仅在训练模式下启用搜索逻辑srl，而在正常模式下禁用搜索逻辑srl。可以从图1中的内部电路ints提供模式信号md，并且模式信号md的逻辑电平可以指示训练模式或正常模式。选择器mux可以在训练模式下输出来自搜索逻辑srl的训练控制代码scd。结果是，训练缓冲器tb、搜索逻辑srl、选择器mux和基准电压发生器rvg可以在训练模式下形成训练回路。使用该训练回路，可以迅速地搜索到对应于优化基准电压vref的优化代码ocd。

与图3中的自训练电路61相比，图8中的自训练电路62还包括训练缓冲器tb。训练缓冲器tb的构造可与接收缓冲器bf的构造相同，使得训练缓冲器tb与接收缓冲器bf具有相同的工作特性。在图3的情况下，使用来自接收缓冲器bf的缓冲器信号sb执行代码搜索。在此情况下，接收缓冲器bf包括在训练回路中，并因此由训练操作确定的优化基准电压vref可在即使接收缓冲器bf具有dc输入偏移时消除该dc输入偏移。在图8的情况下，从训练回路中排除接收缓冲器bf，在训练模式下使用训练缓冲器tb，并因此在正常模式下可以减少或防止自训练电路62对接收缓冲器bf的输出阻抗的影响。

图9a和图9b是用于说明中心抽头终端(ctt)的示图。

参考图9a，发送器装置中的传输驱动器70可基于来自发送器装置的内部电路的传输信号st来驱动输入输出焊盘padh。发送器装置的输入输出焊盘padh可通过传输线tl连接至接收器装置的输入输出焊盘pads。ctt方案的终端电路80可连接至接收器装置的输入输出焊盘pads，用于阻抗匹配。接收器装置中的接收缓冲器bf可对通过输入输出焊盘pads的输入信号si与基准电压vref进行比较，以向接收器装置的内部电路提供缓冲器信号sb。

传输驱动器70可包括连接在第一电源电压vddq与输入输出焊盘padh之间的上拉单元，以及连接在输入输出焊盘padh与低于第一电源电压vddq的第二电源电压vssq之间的下拉单元。上拉单元可包括导通电阻ron和响应于传输信号st进行切换的p沟道金属氧化物半导体(pmos)晶体管tp1。下拉单元可包括导通电阻ron和响应于传输信号st进行切换的n沟道金属氧化物半导体(nmos)晶体管tn1。可省略导通电阻ron，并且每个导通电阻ron可表示晶体管tp1和tn1中的每一个导通时电压节点与输入输出焊盘padh之间的电阻。即使上拉和下拉方案的传输驱动器70，也可以不同地实现传输驱动器70。

ctt方案的终端电路80可包括连接在第一电源电压vddq与输入输出焊盘pads之间的第一子终端电路，以及连接在输入输出焊盘pads与第二电源电压vssq之间的第二子终端电路。第一子终端电路可包括终端电阻rtt和响应于低电压而导通的pmos晶体管tp2。第二子终端电路可包括终端电阻rtt和响应于高电压而导通的nmos晶体管tn2。可省略终端电阻rtt，并且每个终端电阻rtt可表示晶体管tp2和tn2中的每一个导通时电压节点与输入输出焊盘pads之间的电阻。

在图9a的ctt方案的终端电路80的情况下，输入信号si的高电压电平vih和低电压电平vil可表示为图9b。第二电源电压vssq可假定为接地电压(即，vssq＝0)以及沿着传输线tl的电压降等。因此，可以将高电压电平vih、低电压电平vil和优化基准电压vref计算为表达式1。

表达式1

vih＝vddq*(ron+rtt)/(2ron+rtt),

vil＝vddq*ron/(2ron+rtt),

vref＝(vih+vil)/2＝vddq/2

理论上，可通过第一电源电压vddq确定优化基准电压vref，如表达式1所表示的那样。然而，半导体制造工艺的各种变化会引起上拉单元与下列单元之间的导通电阻ron的失配，以及第一子终端电路与第二子终端电路之间的导通电阻rtt的失配。因此，真实的优化基准电压vref会不同于表达式1。

根据示例实施例，搜索逻辑srl可依次搜索高代码值cvh和低代码值cvl，并且在寄存器reg中存储搜索到的高代码值cvh和搜索到的低代码值cvl。计算器cal可基于存储在寄存器reg中的高代码值cvh和低代码值cvl来计算对应于优化基准电压vref的优化代码ocd。

图10a和图10b是用于说明未端接(untermination)的示图。

参考图10a，发送器装置中的传输驱动器70可基于来自发送器装置的内部电路的传输信号st来驱动输入输出焊盘padh。发送器装置的输入输出焊盘padh可通过传输线tl连接至接收器装置的输入输出焊盘pads。接收器装置中的接收缓冲器bf可对通过输入输出焊盘pads的输入信号si与基准电压vref进行比较，以向接收器装置的内部电路提供缓冲器信号sb。

传输驱动器70可包括连接在第一电源电压vddq与输入输出焊盘padh之间的上拉单元，以及连接在输入输出焊盘padh与低于第一电源电压vddq的第二电源电压vssq之间的下拉单元。上拉单元可包括导通电阻ron和响应于传输信号st进行切换的pmos晶体管tp1。下拉单元可包括导通电阻ron和响应于传输信号st进行切换的nmos晶体管tn1。可省略导通电阻ron，并且每个导通电阻ron可表示晶体管tp1和tn1中的每一个导通时电压节点与输入输出焊盘padh之间的电阻。

在图10a的未端接的情况下，输入信号si的高电压电平vih和低电压电平vil可表示为图10b。第二电源电压vssq可假定为接地电压(即，vssq＝0)以及沿着传输线tl的电压降等。因此，可以将高电压电平vih、低电压电平vil和优化基准电压vref计算为表达式2。

表达式2

vih＝vddq,

vil＝vssq＝0,

vref＝(vih+vil)/2＝vddq/2

与ctt方案相比较，在未端接方案的情况下不会发生导通电阻ron的失配和传输rtt的失配。然而，在此情况下，也会发生发送器装置与接收器装置之间的电源电压vddq和vssq的失配、沿着传输线的电压降。因此，真实的优化基准电压vref会不同于表达式2。

在一些示例实施例中，搜索逻辑srl可依次搜索高代码值cvh和低代码值cvl，并且在寄存器reg中存储搜索到的高代码值cvh和搜索到的低代码值cvl。在其他示例实施例中，搜索逻辑srl可以仅搜索高代码值cvh和低代码值cvl中的一个，从而将搜索到的一个值(例如，cvh)存储在寄存器reg中，并且可在寄存器reg中存储默认值(即，预定值)作为高代码值cvh和低代码值cvl中的另一个(例如，cvl)。例如，可基于存储在模式寄存器组中的信息来提供默认值，模式寄存器组包括在接收器装置的内部电路中。计算器cal可基于存储在寄存器reg中的高代码值cvh和低代码值cvl来计算对应于优化基准电压vref的优化代码ocd。

图11a和图11b是用于说明第一伪开漏(pod)终端的示图。

参考图11a，发送器装置中的传输驱动器70可基于来自发送器装置的内部电路的传输信号st来驱动输入输出焊盘padh。发送器装置的输入输出焊盘padh可通过传输线tl连接至接收器装置的输入输出焊盘pads。第一pod终端方案的终端电路81可连接至接收器装置的输入输出焊盘pads，用于阻抗匹配。接收器装置中的接收缓冲器bf可对通过输入输出焊盘pads的输入信号si与基准电压vref进行比较，以向接收器装置的内部电路提供缓冲器信号sb。

传输驱动器70可包括连接在第一电源电压vddq与输入输出焊盘padh之间的上拉单元，以及连接在输入输出焊盘padh与低于第一电源电压vddq的第二电源电压vssq之间的下拉单元。上拉单元可包括导通电阻ron和响应于传输信号st进行切换的pmos晶体管tp1。下拉单元可包括导通电阻ron和响应于传输信号st进行切换的nmos晶体管tn1。可省略导通电阻ron，并且每个导通电阻ron可表示晶体管tp1和tn1中的每一个导通时电压节点与输入输出焊盘padh之间的电阻。

第一pod终端方案的终端电路81可包括终端电阻rtt和响应于高电压而导通的nmos晶体管tn2。可省略终端电阻rtt，并且终端电阻rtt可表示nmos晶体管tn2导通时电压节点与输入输出焊盘pads之间的电阻。

在图11a中的第一pod终端方案的终端电路81的情况下，输入信号si的高电压电平vih和低电压电平vil可表示为图11b。第二电源电压vssq可假定为接地电压(即，vssq＝0)以及沿着传输线tl的电压降等。因此，可以将高电压电平vih、低电压电平vil和优化基准电压vref计算为表达式3。

表达式3

vih＝vddq*rtt/(ron+rtt),

vil＝vssq＝0,

vref＝(vih+vil)/2＝vddq*rtt/2(ron+rtt)

从表达式3可知，可通过导通电阻ron与终端电阻rtt之间的电阻比来确定优化基准电压vref。在此情况下，优化基准电压vref不是固定的，例如，优化基准电压vref是变化的，并且针对优化基准电压vref的训练操作是不可缺少的。

在一些示例实施例中，搜索逻辑srl可依次搜索高代码值cvh和低代码值cvl，并且在寄存器reg中存储搜索到的高代码值cvh和搜索到的低代码值cvl。在其他示例实施例中，搜索逻辑srl可以仅搜索对应于输入信号si的高电压电平vih的高代码值cvh，从而将搜索到的高代码值cvh存储在寄存器reg中，并且可在寄存器reg中存储默认值(即，预定值)作为低代码值cvl。例如，可基于存储在模式寄存器组中的信息来提供默认值，模式寄存器组包括在接收器装置的内部电路中。计算器cal可基于存储在寄存器reg中的高代码值cvh和低代码值cvl来计算对应于优化基准电压vref的优化代码ocd。

图12a和图12b是用于说明第二pod终端的示图。

参考图12a，发送器装置中的传输驱动器70可基于来自发送器装置的内部电路的传输信号st来驱动输入输出焊盘padh。发送器装置的输入输出焊盘padh可通过传输线tl连接至接收器装置的输入输出焊盘pads。第二pod终端方案的终端电路82可连接至接收器装置的输入输出焊盘pads，用于阻抗匹配。接收器装置中的接收缓冲器bf可对通过输入输出焊盘pads的输入信号si与基准电压vref进行比较，以向接收器装置的内部电路提供缓冲器信号sb。

传输驱动器70可包括连接在第一电源电压vddq与输入输出焊盘padh之间的上拉单元，以及连接在输入输出焊盘padh与低于第一电源电压vddq的第二电源电压vssq之间的下拉单元。上拉单元可包括导通电阻ron和响应于传输信号st进行切换的pmos晶体管tp1。下拉单元可包括导通电阻ron和响应于传输信号st进行切换的nmos晶体管tn1。可省略导通电阻ron，并且每个导通电阻ron可表示晶体管tp1和tn1中的每一个导通时电压节点与输入输出焊盘padh之间的电阻。

第二pod终端方案的终端电路82可包括终端电阻rtt和响应于低电压而导通的pmos晶体管tp2。可省略终端电阻rtt，并且终端电阻rtt可表示pmos晶体管tp2导通时电压节点与输入输出焊盘pads之间的电阻。

在图12a中的第二pod终端方案的终端电路82的情况下，输入信号si的高电压电平vih和低电压电平vil可表示为图12b。第二电源电压vssq可假定为接地电压(即，vssq＝0)以及沿着传输线tl的电压降等。因此，可以将高电压电平vih、低电压电平vil和优化基准电压vref计算为表达式4。

表达式4

vih＝vddq,

vil＝vddq*ron/(ron+rtt),

vref＝(vih+vil)/2＝vddq*(2ron+rtt)/2(ron+rtt)

从表达式4可知，可通过导通电阻ron与终端电阻rtt之间的电阻比来确定优化基准电压vref。在此情况下，优化基准电压vref不是固定的，例如，优化基准电压vref是变化的，并且针对优化基准电压vref的训练操作是不可缺少的。

在一些示例实施例中，搜索逻辑srl可依次搜索高代码值cvh和低代码值cvl，并且在寄存器reg中存储搜索到的高代码值cvh和搜索到的低代码值cvl。在其他示例实施例中，搜索逻辑srl可以仅搜索对应于输入信号si的低电压电平vil的低代码值cvl，从而将搜索到的低代码值cvl存储在寄存器reg中，并且可在寄存器reg中存储默认值(即，预定值)作为高代码值cvh。例如，可基于存储在模式寄存器组中的信息来提供默认值，模式寄存器组包括在接收器装置的内部电路中。计算器cal可基于存储在寄存器reg中的高代码值cvh和低代码值cvl来计算对应于优化基准电压vref的优化代码ocd。

图13是示出了根据示例实施例的接收接口电路的示图。

参考图13，接收接口电路53可包括接收缓冲器bf、基准电压发生器rvg和自训练电路63。接收缓冲器bf可对输入信号si与基准电压vref进行比较以产生缓冲器信号sb。基准电压发生器rvg可响应于控制代码ccd产生基准电压vref。

如上所述，自训练电路63可在训练模式下输出训练控制代码scd作为控制代码ccd，使得(例如，连续地)改变训练控制代码scd以搜索对应于基准电压vref的优化电压电平的优化代码ocd，并在正常模式下输出优化代码ocd作为控制代码ccd(例如，工作控制代码)。为了提供控制代码ccd，自训练电路63可包括占空检测器(dutydetector)90、搜索逻辑srl、寄存器reg和比较器mux。

占空检测器90可对来自接收缓冲器bf的缓冲器信号sb的占空比与基准占空比进行比较以产生比较信号sc。占空检测器90可包括低通滤波器lpf、基准信号发生器95和比较器com。低通滤波器lpf可对缓冲器信号sb执行低通滤波以产生滤波器信号sf，滤波器信号sf具有对应于缓冲器信号sb的占空比的电压电平。基准信号发生器95可产生基准信号sr，基准信号sr具有对应于基准占空比的电压电平。例如，基准信号发生器95可包括反相器，并且其输入和输出相连。可以通过调整反相器中的pmos晶体管和nmos晶体管之间的尺寸比例来设置基准占空比。比较器com可对滤波器信号sf和基准信号sr进行比较，以产生具有逻辑高电平或逻辑低电平的比较信号sc。

搜索逻辑srl可在训练模式下产生(例如，连续地)改变的训练控制代码scd，并且基于来自占空检测器90的比较信号sc来搜索与缓冲器信号sb的占空比与基准占空比之间的最小差值相对应的训练控制代码scd的代码值。当输入信号si具有在高电压电平vih和低电压电平vil之间切换的时钟信号的形式时，缓冲器信号sb具有依据基准电压vref改变的占空比。例如，基准占空比可设置为50％，搜索逻辑srl可搜索与缓冲器信号sb的占空比与基准占空比之间的最小差值相对应的训练控制代码scd的代码值。下面将参考图14描述搜索逻辑srl的操作。

寄存器reg可将来自搜索逻辑srl的代码值存储为优化代码ocd。选择器mux可以响应于模式信号md选择来自搜索逻辑srl的训练控制代码scd和来自寄存器reg的优化代码ocd中的一个，以输出所选择的一个作为控制代码ccd。

虽然没有在图13中示出，但是可响应于模式信号md，仅在训练模式下启用占空检测器90和搜索逻辑srl，而在正常模式下禁用占空检测器90和搜索逻辑。可以从图1中的内部电路ints提供模式信号md，并且模式信号md的逻辑电平可以指示训练模式或正常模式。选择器mux可以在训练模式下输出来自搜索逻辑srl的训练控制代码scd。结果是，接收缓冲器bf、占空检测器90、搜索逻辑srl、选择器mux和基准电压发生器rvg可以在训练模式下形成训练回路。使用该训练回路，可以迅速地搜索到对应于优化基准电压vref的优化代码ocd。

图14是用于说明在训练模式下通过图13的接收接口电路的代码搜索的示例实施例的示图。

参考图13和图14，输入信号si可具有在高电压电平vih和低电压电平vil之间切换的时钟信号的形式。当基准电压vref相对较低时，缓冲器信号sb的占空比可相对较高，当基准电压vref相对较高时，缓冲器信号sb的占空比可相对较低。

当缓冲器信号sb的占空比相对较高时，来自低通滤波器lpf的滤波器信号sf的电压电平高于基准信号sr的电压电平。与之相反，当缓冲器信号sb的占空比相对较低时，来自低通滤波器lpf的滤波器信号sf的电压电平低于基准信号sr的电压电平。通过从比较器com输出的比较信号sc来提供滤波器信号sf与基准信号sr之间的电压电平的这种比较结果。当比较信号sc的逻辑电平指示滤波器信号sf的电压电平高于基准信号sr时，搜索逻辑srl可以改变训练控制代码scd以增加基准电压vref。与之相反，当比较信号sc的逻辑电平指示滤波器信号sf的电压电平低于基准信号sr时，搜索逻辑srl可以改变训练控制代码scd以降低基准电压vref。

如上参考图5、图6和图7所描述的那样，搜索逻辑srl可以改变训练控制代码scd的代码值，并且基于比较信号sc来搜索与基准占空比与缓冲器信号sb的占空比之间的最小差值相对应的的训练控制代码scd的代码值。

图15是示出了根据示例实施例的接收接口电路的示图。

参考图15，接收接口电路54可包括接收缓冲器bf、基准电压发生器rvg和自训练电路64。接收缓冲器bf可对输入信号si与基准电压vref进行比较以产生缓冲器信号sb。基准电压发生器rvg可响应于控制代码ccd产生基准电压vref。

如上所述，自训练电路64可在训练模式下输出训练控制代码scd作为控制代码ccd，使得连续地改变训练控制代码scd以搜索对应于基准电压vref的优化电压电平的优化代码ocd，并在正常模式下输出优化代码ocd作为控制代码ccd。为了提供控制代码ccd，自训练电路64可包括训练缓冲器tb、占空检测器90、搜索逻辑srl、寄存器reg和比较器mux。

训练缓冲器tb可对输入信号si与基准电压vref进行比较以产生训练缓冲器信号stb。

占空检测器90可对来自训练缓冲器tb的训练缓冲器信号stb的占空比与基准占空比进行比较以产生比较信号sc。占空检测器90可包括低通滤波器lpf、基准信号发生器95和比较器com。低通滤波器lpf可对训练缓冲器信号stb执行低通滤波以产生滤波器信号sf，滤波器信号sf具有对应于训练缓冲器信号stb的占空比的电压电平。基准信号发生器95可产生基准信号sr，基准信号sr具有对应于基准占空比的电压电平。例如，基准信号发生器95可包括反相器，并且其输入和输出相连。可以通过调整反相器中的pmos晶体管和nmos晶体管之间的尺寸比例来设置基准占空比。比较器com可对滤波器信号sf和基准信号sr进行比较，以产生具有逻辑高电平或逻辑低电平的比较信号sc。

搜索逻辑srl可在训练模式下产生连续改变的训练控制代码scd，并且基于来自占空检测器90的比较信号sc来搜索与训练缓冲器信号stb的占空比与基准占空比之间的最小差值相对应的训练控制代码scd的代码值。当输入信号si具有在高电压电平vih和低电压电平vil之间切换的时钟信号的形式时，训练缓冲器信号stb具有依据基准电压vref改变的占空比。例如，基准占空比可设置为50％，搜索逻辑srl可搜索与训练缓冲器信号stb的占空比与基准占空比之间的最小差值相对应的训练控制代码scd的代码值。搜索逻辑srl的操作与参考图14描述的相同。

寄存器reg可将来自搜索逻辑srl的代码值存储为优化代码ocd。选择器mux可以响应于模式信号md选择来自搜索逻辑srl的训练控制代码scd和来自寄存器reg的优化代码ocd中的一个，以输出所选择的一个作为控制代码ccd。

虽然没有在图15中示出，但是可响应于模式信号md，仅在训练模式下启用训练缓冲器tb、占空检测器90和搜索逻辑srl，而在正常模式下禁用训练缓冲器tb、占空检测器90和搜索逻辑。可以从图1中的内部电路ints提供模式信号md，并且模式信号md的逻辑电平可以指示训练模式或正常模式。选择器mux可以在训练模式下输出来自搜索逻辑srl的训练控制代码scd。结果是，训练缓冲器tb、占空检测器90、搜索逻辑srl、选择器mux和基准电压发生器rvg可以在训练模式下形成训练回路。使用该训练回路，可以迅速地搜索到对应于优化基准电压vref的优化代码ocd。

与图13中的自训练电路63相比，图15中的自训练电路64还包括训练缓冲器tb。训练缓冲器tb的构造可与接收缓冲器bf的构造相同，使得训练缓冲器tb与接收缓冲器bf具有相同的工作特性。在图13的情况下，使用来自接收缓冲器bf的缓冲器信号sb执行代码搜索。在此情况下，接收缓冲器bf包括在训练回路中，并因此由训练操作确定的优化基准电压vref可在即使接收缓冲器bf具有dc输入偏移时消除该dc输入偏移。在图15的情况下，从训练回路中排除接收缓冲器bf，在训练模式下使用训练缓冲器tb，并因此在正常模式下可以减少或防止自训练电路64对接收缓冲器bf的输出阻抗的影响。

图16是示出了根据示例实施例的存储器系统的框图。

参考图16，存储器系统11可包括存储器控制器21和存储器装置41。存储器控制器21可响应于从诸如主机、应用处理器等的外部装置接收的信号来控制存储器装置41。例如，存储器控制器21可响应于来自外部装置的请求向存储器装置41传输数据data、地址addr、命令cmd和控制信号ctrl。

存储器装置41可根据存储器控制器21的控制执行读操作、写(编程)操作、擦除操作等。

存储器装置41可包括用于执行如参考图1至图15描述的自训练操作的接收接口电路ric1。另外，存储器控制器21可包括用于执行自训练操作的接收接口电路ric2。接收接口电路ric1和ric2可分别包括在存储器装置41和存储器控制器21中，用于训练各自的基准电压，从而接收双向传输的高速数据。

图17a、图17b、图18a、图18b、图19a、图19b、图20a和图20b是用于说明图16的存储器系统中的训练模式的示例实施例的时序图。

图17a和图17b示出了连续搜索输入信号si的低电压电平vil和高电压电平vih两者的训练模式。例如，可在参考图9a和图9b描述的ctt方案的情况下以及在参考图10a和图10b描述的未端接方案的情况下执行搜索低电压电平vil和高电压电平vih两者的训练模式。

参考图17a，在时间点t1，存储器控制器21可将施加至存储器装置41的芯片使能信号ce激活至逻辑低电平。当激活芯片使能信号ce时，可选择并使能存储器装置41中的相应的存储器芯片。

在时间点t2，存储器控制器21可向存储器装置41传输指示了输入信号si的低电压电平vil的训练的低训练命令trl。在时间点t2或稍延迟的时间点处，存储器控制器21可利用逻辑低电平驱动输入输出焊盘，并且存储器装置41可接收低电压电平vil的输入信号si。

在时间点t3，存储器装置41可开始低电压电平vil的训练，并且激活传输至存储器控制器21的就绪忙碌信号r/b至逻辑低电平，以告知存储器装置41处于忙碌状态。虽然未在图17a中示出，但是存储器装置41可激活上述模式信号md，以向接收接口电路ric1告知当前操作模式为训练模式。如上所述，接收接口电路ric1可通过改变训练控制代码scd来搜索对应于低电压电平vil的低代码值cvl。

在时间点t4，完成输入信号si的低电压电平vil的训练，存储器装置41可在寄存器reg中存储对应于低电压电平vil的低代码值cvl作为搜索结果，并且将就绪忙碌信号r/b去激活至逻辑高电平，以告知存储器装置41处于就绪状态。

在时间点t5，存储器控制器21可禁用传输驱动器，并且输入信号si可返回至原始状态，例如，返回至高阻抗状态。

在时间点t6，存储器控制器21可向存储器装置41传输指示了输入信号si的高电压电平vih的训练的高训练命令trh。在时间点t6或稍延迟的时间点处，存储器控制器21可利用逻辑高电平驱动输入输出焊盘，并且存储器装置41可接收高电压电平vih的输入信号si。

在时间点t7，存储器装置41可开始高电压电平vih的训练，并且激活传输至存储器控制器21的就绪忙碌信号r/b至逻辑低电平，以告知存储器装置41处于忙碌状态。虽然未在图17a中示出，但是存储器装置41可激活上述模式信号md，以向接收接口电路ric1告知当前操作模式为训练模式。如上所述，接收接口电路ric1可通过改变训练控制代码scd来搜索对应于高电压电平vih的高代码值cvh。

在时间点t8，完成输入信号si的高电压电平vih的训练，存储器装置41可在寄存器reg中存储对应于高电压电平vih的高代码值cvh作为搜索结果，并且将就绪忙碌信号r/b去激活至逻辑高电平，以告知存储器装置41处于就绪状态。

在时间点t9，存储器控制器21可禁用传输驱动器，并且输入信号si可返回至原始状态，例如，返回至高阻抗状态。

在时间点t10，存储器控制器21可向存储器装置41传输指示了训练模式的结束的电压设置命令vst。存储器装置41可将模式信号md去激活，以向接收接口电路ric1告知当前操作模式为正常模式。接收接口电路ric1可基于存储在寄存器reg中的代码值来计算对应于优化基准电压vref的优化代码ocd。接收接口电路ric1中的选择器mux可响应于指示了正常模式的模式信号md而向基准电压发生器rvg提供优化代码ocd作为控制代码ccd。

参考图17b，在时间点t1，存储器控制器21可将施加至存储器装置41的芯片使能信号ce激活至逻辑低电平。当激活芯片使能信号ce时，可选择并使能存储器装置41中的相应的存储器芯片。

在时间点t2，存储器控制器21可向存储器装置41传输指示了输入信号si的低电压电平vil的训练的低训练命令trl。在时间点t2或稍延迟的时间点处，存储器控制器21可利用逻辑低电平驱动输入输出焊盘，并且存储器装置41可接收低电压电平vil的输入信号si。存储器装置41可激活上述模式信号md，以向接收接口电路ric1告知当前操作模式为训练模式。如上所述，接收接口电路ric1可通过改变训练控制代码scd来搜索对应于低电压电平vil的低代码值cvl。

在时间点t3，存储器控制器21可确定经过了存储器装置41中的自训练所需的时间，并且将芯片使能信号ce去激活至逻辑高电平。存储器控制器21可禁用传输驱动器，并且输入信号si可返回至原始状态，例如，返回至高阻抗状态。

在图17a的情况下，存储器控制器21基于来自存储器装置41的就绪忙碌信号r/b来确定自训练的结束，但是在图17b的情况下，存储器控制器21必须在没有来自存储器装置41的反馈的情况下自行确定自训练的结束。

在时间点t4，存储器控制器21可将施加至存储器装置41的芯片使能信号ce激活至逻辑低电平。当激活芯片使能信号ce时，可选择并使能存储器装置41中的相应的存储器芯片。

在时间点t5，存储器控制器21可向存储器装置41传输指示了输入信号si的高电压电平vih的训练的高训练命令trh。在时间点t5或稍延迟的时间点处，存储器控制器21可利用逻辑高电平驱动输入输出焊盘，并且存储器装置41可接收高电压电平vih的输入信号si。存储器装置41可激活上述模式信号md，以向接收接口电路ric1告知当前操作模式为训练模式。如上所述，接收接口电路ric1可通过改变训练控制代码scd来搜索对应于高电压电平vih的高代码值cvh。

在时间点t6，存储器控制器21可确定经过了存储器装置41中的自训练所需的时间，并且将芯片使能信号ce去激活至逻辑高电平。存储器控制器21可禁用传输驱动器，并且输入信号si可返回至原始状态，例如，返回至高阻抗状态。

在时间点t7，存储器控制器21可将施加至存储器装置41的芯片使能信号ce激活至逻辑低电平。当激活芯片使能信号ce时，可选择并使能存储器装置41中的相应的存储器芯片。

在时间点t8，存储器控制器21可向存储器装置41传输指示了训练模式的结束的电压设置命令vst。存储器装置41可将模式信号md去激活，以向接收接口电路ric1告知当前操作模式为正常模式。接收接口电路ric1可基于存储在寄存器reg中的代码值来计算对应于优化基准电压vref的优化代码ocd，并且可响应于指示了正常模式的模式信号md而向基准电压发生器rvg提供优化代码ocd作为控制代码ccd。

以相类似的方式，参考图17b描述的训练模式可应用于存储器控制器21中的接收接口电路ric2。在此情况下，存储器装置41可响应于来自存储器控制器21的训练命令trl和trh驱动输入输出焊盘，并因此存储器控制器21可接收如图17b所示的输入信号si，以基于来自存储器装置41的输入信号si执行基准电压vref的训练。

如参考图17a和图17b描述的那样，存储器装置41中的接收接口电路ric1可响应于来自存储器控制器21的命令trl和trh开始训练模式。另外，存储器装置41可向存储器控制器21反馈上述就绪忙碌信号r/b。

图18a和图19a的某些描述与图17a基本上相同，并且图18b和图19b的某些描述与图17b基本上相同，因此将省略重复的描述。

图18a和图18b示出了仅搜索输入信号si的低电压电平vil的训练模式。例如，可在参考图11a和图11b描述的第一pod终端方案的情况下执行搜索低电压电平vil的训练模式。如上所述，搜索逻辑srl可以仅搜索低代码值cvl，从而将搜索到的低代码值cvl存储在寄存器reg中，并且可在寄存器reg中存储默认值(例如，预定值)作为高代码值cvh。例如，可基于在包括在存储器装置41中的模式寄存器组中存储的信息来提供高代码值cvh的默认值。

图19a和图19b示出了仅搜索输入信号si的高电压电平vih的训练模式。例如，可在参考图12a和图12b描述的第二pod终端方案的情况下执行搜索高电压电平vih的训练模式。如上所述，搜索逻辑srl可以仅搜索高代码值cvh，从而将搜索到的高代码值cvh存储在寄存器reg中，并且可在寄存器reg中存储默认值(例如，预定值)作为低代码值cvl。例如，可基于在包括在存储器装置41中的模式寄存器组中存储的信息来提供低代码值cvl的默认值。

图20a和图20b示出了基于在低电压电平vil与高电压电平vih之间切换的输入信号si搜索优化代码ocd的训练模式。可以不管上述终端方案的类型来执行基于切换的输入信号si的训练模式。

参考图20a，在时间点t1，存储器控制器21可将施加至存储器装置41的芯片使能信号ce激活至逻辑低电平。当激活芯片使能信号ce时，可选择并使能存储器装置41中的相应的存储器芯片。

在时间点t2，存储器控制器21可向存储器装置41传输指示了针对基准电压vref的训练模式的训练命令trd。在时间点t2或稍延迟的时间点处，存储器控制器21可利用以时钟信号的形式切换的信号驱动输入输出焊盘，并且存储器装置41可接收在低电压电平vil和高电压电平vih之间切换的输入信号si。

在时间点t3，存储器装置41可开始基准电压vref的训练，并且激活传输至存储器控制器21的就绪忙碌信号r/b至逻辑低电平，以告知存储器装置41处于忙碌状态。如上所述，接收接口电路ric1可通过(例如，连续地)改变训练控制代码scd基于缓冲器信号sb的占空比或训练缓冲器信号stb的占空比来搜索对应于基准电压vref的优化电压电平的优化代码ocd。

在时间点t4，完成基准电压vref的训练，存储器装置41可在寄存器reg中存储优化代码ocd作为搜索结果，并且将就绪忙碌信号r/b去激活至逻辑高电平，以告知存储器装置41处于就绪状态。

在时间点t5，存储器控制器21可禁用传输驱动器，并且输入信号si可返回至原始状态，例如，返回至高阻抗状态。

在时间点t6，存储器控制器21可向存储器装置41传输指示了训练模式的结束的电压设置命令vst。存储器装置41可将模式信号md去激活，以向接收接口电路ric1告知当前操作模式为正常模式。接收接口电路ric1可在寄存器reg中存储优化代码ocd，并且接收接口电路ric1中的选择器mux可响应于指示了正常模式的模式信号md而向基准电压发生器rvg提供优化代码ocd作为控制代码ccd。

参考图20b，在时间点t1，存储器控制器21可将施加至存储器装置41的芯片使能信号ce激活至逻辑低电平。当激活芯片使能信号ce时，可选择并使能存储器装置41中的相应的存储器芯片。

在时间点t2，存储器控制器21可向存储器装置41传输指示了针对基准电压vref的训练模式的训练命令trd。在时间点t2或稍延迟的时间点处，存储器控制器21可利用以时钟信号的形式切换的信号驱动输入输出焊盘，并且存储器装置41可接收在低电压电平vil和高电压电平vih之间切换的输入信号si。存储器装置41可激活上述模式信号md，以向接收接口电路ric1告知当前操作模式为训练模式。如上所述，接收接口电路ric1可通过(例如，连续地)改变训练控制代码scd来搜索对应于基准电压vref的优化电压电平的优化代码ocd。

在时间点t3，存储器控制器21可确定经过了存储器装置41中的自训练所需的时间，并且将芯片使能信号ce去激活至逻辑高电平。存储器控制器21可禁用传输驱动器，并且输入信号si可返回至原始状态，例如，返回至高阻抗状态。

在图20a的情况下，存储器控制器21基于来自存储器装置41的就绪忙碌信号r/b来确定自训练的结束，但是在图20b的情况下，存储器控制器21必须在没有来自存储器装置41的反馈的情况下自行确定自训练的结束。

在时间点t4，存储器控制器21可将施加至存储器装置41的芯片使能信号ce激活至逻辑低电平。当激活芯片使能信号ce时，可选择并使能存储器装置41中的相应的存储器芯片。

在时间点t5，存储器控制器21可向存储器装置41传输指示了训练模式的结束的电压设置命令vst。存储器装置41可将模式信号md去激活，以向接收接口电路ric1告知当前操作模式为正常模式。接收接口电路ric1可在寄存器reg中存储优化代码ocd，并且接收接口电路ric1中的选择器mux可响应于指示了正常模式的模式信号md而向基准电压发生器rvg提供优化代码ocd作为控制代码ccd。

如参考图20a和图20b描述的那样，存储器装置41中的接收接口电路ric1可响应于来自存储器控制器21的命令trd开始训练模式。另外，存储器装置41可向存储器控制器21反馈上述就绪忙碌信号r/b。

图21是示出了包括在图16的存储器系统中的存储器装置的示例实施例的示图。

参考图21，存储器装置42可包括多个输入输出焊盘pad1至padn、多个接收单元rx1至rxn、基准电压发生器rvg、自训练电路stc和路径选择器mux。

输入输出焊盘pad1至padn通过多条传输线(未示出)连接至存储器控制器的对应输入输出焊盘。接收单元rx1至rxn(也称作接收电路)分别连接至各个输入输出焊盘pad1至padn。接收单元rx1至rxn可分别对输入信号si1至sin与基准电压vref进行比较以产生缓冲器信号sb1至sbn，并且可包括各自的接收缓冲器。基准电压发生器rvg响应于控制代码ccd产生基准电压vref。自训练电路stc在训练模式下输出训练控制代码scd作为控制代码ccd，使得(例如，在一些实施例中连续地)改变训练控制代码scd以搜索对应于基准电压vref的优化电压电平的优化代码ocd。搜索逻辑srl在正常模式下输出优化代码ocd作为控制代码ccd。自训练电路stc和基准电压发生器rvg的构造和操作与参考图1至图15描述的基本上相同。路径选择器mux响应于选择控制信号sel选择接收单元rx1至rxn中的一个接收单元rxi(i为1与n之间的整数)，以向自训练电路stc提供来自所选接收单元rxi的缓冲器信号sbi作为选择缓冲器信号ssb。

结果是，所选的一个接收单元rxi、路径选择器mux、自训练电路stc和基准电压发生器rvg可在训练模式下形成训练回路。

在一些示例实施例中，选择控制信号sel可在训练模式期间固定，使得自训练电路stc可基于选择控制信号sel搜索对应于所选接收单元rxi的优化代码ocd的单个代码值。基准电压发生器rvg可共同地向接收单元rx1至rxn提供对应于优化代码ocd的该单个代码值的基准电压vref。因此，所选的一个接收单元(例如，接收缓冲器)可用作存储器装置42(或者针对存储器装置42的一部分)的代表接收单元，并且可用于确定由基准电压发生器rvg产生的基准电压。

在一些实施例中，路径选择器mux可省略。在此情况下，可物理地规定各条信号线的路线，使得将从缓冲器信号sb1至sbn中所选的一个缓冲器信号sbi提供至自训练电路stc。

如图21所示，接收单元rx1至rxn可分别包括终端电路odt1至odtn和接收缓冲器bf1至bfn。如下面将参考图22描述的那样，可在训练模式下使用包括在接收单元rx1至rxn中的终端电路odt1至odtn来选择一个接收单元rxi。例如，在一个实施例中，仅启用所选接收单元rxi中的终端电路odti，并且禁用其他接收单元中的终端电路。

图22是用于说明包括在图21的存储器装置中的接收单元的选择性使能的示图。

图22表示出所选终端电路84和未选终端电路83的操作状态，所选终端电路84位于选择用于基准电压vref训练的接收单元中，未选终端电路83位于其他未选接收单元中。例如，如图22所示，终端电路83和84中的每一个可包括第一子终端电路和第二子终端电路，其中第一子终端电路包括终端电阻rtt和pmos晶体管tp，第二子终端电路包括终端电阻rtt和nmos晶体管tn。

在所选终端电路84的情况下，将逻辑低电平l的栅极信号gp施加至pmos晶体管的栅极，并且将逻辑高电平h的栅极信号gn施加至nmos晶体管的栅极。因此，对应于所选终端电路84的输入输出焊盘pade可连接至第一电源电压vddq和第二电源电压vssq，因而所选接收电路可利用ctt方案端接。

在未选终端电路83的情况下，将逻辑高电平h的栅极信号gp施加至pmos晶体管的栅极，并且将逻辑低电平l的栅极信号gn施加至nmos晶体管的栅极。因此，对应于未选终端电路83的输入输出焊盘padd可与第一电源电压vddq和第二电源电压vssq断开连接，因而未选择接收电路可以是未端接的。

利用终端电路的选择性使能，可防止在多芯片封装件中同时启用连接至相同封装输入输出焊盘的不同存储器芯片的终端电路，如下所述。

图23是示出了包括在图16的存储器系统中的存储器装置的示例实施例的示图，并且图24是示出了图23的存储器装置中的训练模式的示例实施例的时序图。

参考图23，存储器装置43可包括多个输入输出焊盘pad1至padn、多个接收单元rx1至rxn、基准电压发生器rvg、自训练电路stc和路径选择器mux。

输入输出焊盘pad1至padn通过多条传输线(未示出)连接至存储器控制器的对应输入输出焊盘。接收单元rx1至rxn分别连接至各个输入输出焊盘pad1至padn。接收单元rx1至rxn可分别对输入信号si1至sin与基准电压vref1至vrefn之一进行比较以产生缓冲器信号sb1至sbn。基准电压发生器rvg响应于控制代码ccd产生基准电压vrefi(i为1与n之间的整数)。自训练电路stc在训练模式下输出训练控制代码scd作为控制代码ccd，使得连续地改变训练控制代码scd以搜索对应于基准电压vref1至vrefn的优化电压电平的优化代码ocd。搜索逻辑srl在正常模式下输出优化代码ocd作为控制代码ccd。自训练电路stc和基准电压发生器rvg的构造和操作与参考图1至图15描述的基本上相同。路径选择器mux响应于选择控制信号sel选择接收单元rx1至rxn中的一个接收单元rxi，以向自训练电路stc提供来自所选接收单元rxi的缓冲器信号sbi作为选择缓冲器信号ssb。

结果是，所选的一个接收单元rxi、路径选择器mux、自训练电路stc和基准电压发生器rvg可在训练模式下形成训练回路。不同的路径选择器mux在本文中也称作选择电路。

参考图24，在时间点t1，存储器控制器可将施加至存储器装置43的芯片使能信号ce激活至逻辑低电平。当激活芯片使能信号ce时，可选择并使能存储器装置43中的相应的存储器芯片。

在时间点t2，存储器控制器可向存储器装置43传输指示基准电压vref的训练的命令。图24示出了指示输入信号si1至sin的低电压电平vil的训练的低训练命令trl。在此情况下，存储器控制器可利用逻辑低电平驱动输入输出焊盘，并且存储器装置43可接收低电压电平vil的输入信号si1至sin。如果存储器控制器向存储器装置43传输指示输入信号si1至sin的高电压电平vih的训练的高训练命令trh，则存储器控制器可利用逻辑高电平驱动输入输出焊盘，并且存储器装置43可接收高电压电平vih的输入信号si1至sin。如果存储器控制器向存储器装置43传输指示基准电压vref的训练的训练命令trd，则存储器控制器可利用以时钟信号的形式切换的信号驱动输入输出焊盘，并且存储器装置43可接收在低电压电平vil和高电压电平vih之间切换的输入信号si1至sin。

如参考图21和图23所描述的那样，半导体装置可包括多个缓冲器，并且每个缓冲器可连接为接收第一输入和第二输入。例如，每个缓冲器可连接至相应的输入/输出焊盘以接收作为第一输入的相应的输入信号。基准电压发生器可连接至各个缓冲器中的每一个，并且可输出基准电压输出，使得每个缓冲器接收来自基准电压发生器的输出作为第二输入。每个缓冲器可输出各自的缓冲器输出，并且选择电路(诸如多路复用器)构造为从多个缓冲器输出中选择一个缓冲器输出。所选的缓冲器输出可用于调节从基准电压发生器输出的基准电压。

另外，根据图21和图23的上述讨论，自训练电路可连接在选择电路与基准电压发生器之间。自训练电路可在训练模式期间输出训练控制信号，该训练控制信号对从基准电压发生器输出的基准电压进行控制。在正常操作模式期间，自训练电路可输出工作控制代码，该工作控制代码对从基准电压发生器输出的基准电压进行控制。

如图24所示，可在训练模式期间(例如，连续地)改变选择控制信号sel的值。例如，选择控制信号sel在时间点t3可具有值1，在时间点t4可具有值2，并且以此方式可在时间点t5具有值n。根据选择控制信号sel的连续改变的值，路径选择器mux可相继选择接收单元rx1至rxn，并且向自训练电路stc相继提供缓冲器信号bs1至bsn作为选择缓冲器信号ssb。以此方式，可同时进行针对连接至存储器装置上的多个不同相应焊盘的多个不同缓冲器的基准电压的自训练。

自训练电路stc可在训练模式期间基于选择控制信号sel搜索分别对应于接收单元rx1至rxn的优化代码ocd的各个代码值。基准电压发生器rvg可在正常模式期间分别向接收单元rx1至rxn提供对应于优化代码ocd的代码值的基准电压vref1至vrefn。

在时间点t6，完成自训练，并且存储器控制器可以将芯片使能信号ce去激活至逻辑高电平。存储器控制器可禁用传输驱动器，并且输入信号si1至sin可返回至原始状态，例如，返回至高阻抗状态。

在时间点t7，存储器控制器可将施加至存储器装置43的芯片使能信号ce激活至逻辑低电平。当激活芯片使能信号ce时，可选择并使能存储器装置43中的相应的存储器芯片。

在时间点t8，存储器控制器可向存储器装置43传输指示了训练模式的结束的电压设置命令vst。存储器装置43可将模式信号md去激活，以向自训练电路stc告知当前操作模式为正常模式。自训练电路stc可在寄存器reg中存储优化代码ocd的代码值，并且基准电压发生器rvg可在正常模式期间基于优化代码ocd的代码值提供基准电压vref1至vrefn。例如，可在自训练电路stc的寄存器reg中分别地存储针对不同缓冲器的优化代码ocd。

图25是示出了根据示例实施例的存储器系统的框图，图26是示出了图25的存储器系统中的训练模式的示例实施例的时序图。

参考图25，存储器系统14可包括主机装置24和存储器装置44。存储器装置44可实现为多芯片封装件，主机装置24可包括存储器控制器。

多芯片封装件44可包括连接至存储器控制器24的输入输出焊盘pdh1至pdhn的多个封装输入输出焊盘pds1至pdsn，以及共同地连接至封装输入输出焊盘pds1至pdsn的多个存储器芯片chp1至chpj。

存储器芯片chp1至chpj中的每个存储器芯片chpi(i为1与j之间的整数)可包括多个芯片输入输出焊盘pdi1至pdin、多个接收单元rxi1至rxin、基准电压发生器rvgi、自训练电路stci和路径选择器muxi。芯片输入输出焊盘pdi1至pdin可分别连接至封装输入输出焊盘pds1至pdsn。接收单元rxi1至rxin可分别连接至芯片输入输出焊盘pdi1至pdin，并且接收单元rxi1至rxin可分别对输入信号si1至sin与基准电压vrefi进行比较以产生缓冲器信号sbi1至sbin。基准电压发生器rvgi可响应于控制代码产生基准电压vrefi。自训练电路stci可在训练模式下输出训练控制代码作为控制代码，使得该训练控制代码(例如，在一些情况下连续地)改变以搜索对应于基准电压vrefi的优化电压电平的优化代码，并且在正常模式下输出优化代码作为控制代码。自训练电路stci和基准电压发生器rvgi的构造和操作与参考图1至图15描述的基本上相同。路径选择器muxi响应于选择控制信号seli选择接收单元rxi1至rxin中的一个接收单元rxik(k为1与n之间的整数)，以向自训练电路stci提供来自所选接收单元rxik的缓冲器信号sbik作为选择缓冲器信号。

结果是，关于每个存储器芯片chpi，所选的一个接收单元rxik、路径选择器muxi、自训练电路stci和基准电压发生器rvgi可在训练模式下形成训练回路。如可从图25看到的那样，在一些实施例中，第一存储器芯片的第一接收单元(例如，rx11)连接为接收来自存储器装置的第一输入/输出线(例如，l1)的输入信号，第二存储器芯片的第二接收单元(例如，rx22)连接为接收来自存储器装置的第二输入/输出线(例如，l2)的输入信号，第三存储器芯片的第三接收单元(例如，rxjn)连接为接收来自存储器装置的第三输入/输出线(例如，ln)的输入信号(n的值大于或等于3，j的值大于或等于3，j大于或等于n)。第一输入/输出线可以在第一存储器芯片、第二存储器芯片和第三存储器芯片之间共享，第二输入/输出线也可以在第一存储器芯片、第二存储器芯片和第三存储器芯片之间共享，并且第三输入/输出线也可以在第一存储器芯片、第二存储器芯片和第三存储器芯片之间共享。不同的输入/输出线可彼此不同且彼此分开。例如，通过在操作第一接收单元的同时操作第二接收单元，可以在针对第一存储器芯片执行训练模式的同时针对第二存储器芯片执行训练模式。

参考图26，在时间点t1，主机装置24(其可以为存储器控制器24或者可以包括存储器控制器24)可将施加至存储器装置44的芯片使能信号ce1至cen激活至逻辑低电平。当激活芯片使能信号ce1至cen时，可同时选择并使能存储器装置44中的n个存储器芯片chp1至chpn。

在时间点t2，存储器控制器24可向存储器装置44传输指示基准电压vref1至vrefn的训练的命令。图26示出了指示输入信号si1至sin的低电压电平vil的训练的低训练命令trl。在此情况下，存储器控制器24可利用逻辑低电平驱动输入输出焊盘pdh1至pdhn，并且存储器装置44可通过封装输入输出焊盘pds1至pdsn接收低电压电平vil的输入信号si1至sin。如果存储器控制器24向存储器装置44传输指示输入信号si1至sin的高电压电平vih的训练的高训练命令trh，则存储器控制器24可利用逻辑高电平驱动输入输出焊盘pdh1至pdhn，并且存储器装置44可通过封装输入输出焊盘pds1至pdsn接收高电压电平vih的输入信号si1至sin。如果存储器控制器24向存储器装置44传输指示基准电压vref1至vrefn的训练的训练命令trd，则存储器控制器24可利用以时钟信号的形式切换的信号驱动输入输出焊盘pdh1至pdhn，并且存储器装置44可通过封装输入输出焊盘pds1至pdsn接收在低电压电平vil和高电压电平vih之间切换的输入信号si1至sin。

如图26所示，在一些实施例中，针对各个存储器芯片chp1至chpn的选择控制信号sel1至seln在训练模式期间可具有不同的值。例如，第一选择控制信号sel1可具有值1，第二选择控制信号sel2可具有值2，并且以此方式第n选择控制信号seln可具有值n。因此，可以同时训练不同的芯片上的不同的接收单元。例如，第一芯片的第一接收单元可以与第二芯片的第二接收单元同时训练，第一接收单元连接至主机装置的第一i/o焊盘(以及多芯片封装件的相应i/o焊盘)，第二接收单元连接至主机装置的不同的第二i/o焊盘(以及多芯片封装件的相应i/o焊盘)。

响应于具有不同值的选择控制信号sel1至seln，对每个封装输入输出焊盘可逐个启用不同存储器芯片的接收单元。例如，可在第一存储器芯片chp1中启用第一接收单元rx11，可在第二存储器芯片chp2中启用第二接收单元rx22，并且以此方式可在第n存储器芯片chpn中启用第n接收单元rxnn。如此，可对于封装输入输出焊盘pds1、pds2和pdsn中的每一个逐个启动不同存储器芯片chp1、chp2和chpn的接收单元rx11、rx22和rxnn，因而可针对所有存储器芯片chp1至chpn同时执行搜索优化代码的操作。为了这种同时搜索，每个存储器芯片的输入输出焊盘的数量大于存储器芯片的数量就足够了。

根据选择控制信号sel1至seln的不同值，存储器芯片chp1至chpn中的路径选择器mux1至muxn可选择接收单元，使得对于每个封装输入输出焊盘启用一个选择单元，并且将所选接收单元的缓冲器信号分别提供至自训练电路stc1至stcn作为选择缓冲器信号。

自训练电路stc1至stcn可在训练模式期间基于选择控制信号sel1至seln分别搜索对应于所选接收单元的优化代码ocd的代码值。基准电压发生器rvg1至rvgn可在正常模式期间将对应于优化代码ocd的代码值的基准电压vref1至vrefn分别提供至相应存储器芯片chp1至chpn中的各个接收单元。

在时间点t3，完成自训练，并且存储器控制器24可以将芯片使能信号ce1至cen去激活至逻辑高电平。存储器控制器24可禁用传输驱动器，并且输入信号si1至sin可返回至原始状态，例如，返回至高阻抗状态。

在时间点t4，存储器控制器24可将施加至存储器装置44的芯片使能信号ce1至cen激活至逻辑低电平。当激活芯片使能信号ce1至cen时，可选择并使能存储器装置44中的相应的存储器芯片chp1至chpn。

在时间点t5，存储器控制器24可向存储器装置44传输指示了训练模式的结束的电压设置命令vst。存储器装置44可将模式信号md去激活，以向自训练电路stc1至stcn告知当前操作模式为正常模式。自训练电路stc1至stcn可分别在寄存器reg中存储优化代码ocd的代码值，并且基准电压发生器rvg1至rvgn可在正常模式期间基于优化代码ocd的代码值分别向存储器芯片chp1至chpn提供基准电压vref1至vrefn。

如参考图25和图26描述的那样，在根据示例实施例的多芯片封装件44中，可同时激活多个芯片使能信号ce1至cen，并且输入信号si1至sin可同时施加至封装输入输出焊盘pds1至pdsn，以同时执行存储器芯片chp1至chpn的自训练。在执行同时自训练中，选择控制信号sel1至seln可具有不同的值，使得对于每个封装输入输出焊盘仅启用一个接收单元，并因此在训练模式中的操作条件可实现为类似于其间一次仅选择并启用一个存储器芯片的正常模式。

如从图25和图26的上述讨论中可以看到的那样，在一些实施例中，存储器系统包括控制器和存储器装置，控制器包括多个输入/输出焊盘，其构造为传输多个相应的数据信号，存储器装置包括多个存储器芯片，每个存储器芯片包括多个输出/输出焊盘，其分别连接至控制器的输入/输出焊盘。每个单独的存储器芯片可包括多个缓冲器，其中每个缓冲器连接至该单独的存储器芯片的相应的输入/输出焊盘以接收输入信号，并且每个缓冲器输出缓冲器输出信号。基准电压发生器可包括在每个单独的存储器芯片上。基准电压发生器可连接至相应单独的存储器芯片上的至少一个缓冲器。通过使用结合图25和图26描述的示例构造和方法，存储器系统构造为使用来自控制器的第一i/o焊盘的输出对多个存储器芯片的第一芯片执行基准电压训练，与此同时使用来自控制器的第二i/o焊盘的输出对多个存储器芯片的第二芯片执行基准电压训练。每个存储器芯片可包括选择电路，并且每个选择电路可构造为针对该芯片选择各个缓冲器输出信号中的一个用来调整由该芯片的基准电压发生器产生的基准电压。在一些实施方式中，存储器装置的每个半导体芯片上的自训练电路可连接在相应的选择电路与相应的基准电压发生器之间，并且每个自训练电路与相应的缓冲器和相应的基准电压发生器形成回路。另外，在结合图25和图26可以看出的一些实施方式中，每个自训练电路可构造为在训练模式期间将训练控制代码应用至相应的基准电压发生器，并且在正常操作模式期间将工作控制代码应用至相应的基准电压发生器。

上述接收接口电路、方法和系统可以用于各种不同类型的半导体器件或电子装置。例如，它们可以用于控制闪速存储器装置的缓冲器中的基准电压，所述闪速存储器装置诸如每单元数据存储一位或每单元数据存储多位的nand存储器装置、nor存储器装置或垂直存储器装置(诸如vnand)。作为另一个示例，上述的接收接口电路、方法和系统可以用于控制下列各项中的缓冲器的基准电压：固态盘或固态驱动器(ssd)、嵌入式多媒体卡(emmc)、移动系统或装置(例如，移动电话、智能电话、个人数字助理(pda)、便携式多媒体播放器(pmp)、数字照相机、音乐播放器、膝上型计算机、便携式游戏机或导航系统)、个人计算机(pc)、服务器计算机、工作站、数字电视、机顶盒或特别包括可使用单端信号或伪差分信号读取的非易失性存储器的其他类型的电子装置。

根据示例实施例的接收接口电路可以通过使用包括在半导体芯片或封装件的接收接口电路中的自训练电路搜索优化基准电压来减少训练时间。在包括多个半导体芯片的多芯片封装件中，通过同时通过不同的输入输出焊盘搜索各个半导体芯片的优化基准电压，可以显着减少训练时间。

无论系统配置和操作条件如何，根据示例实施例的接收接口电路都可以通过基于从发送器传输的输入信号搜索优化基准电压来提供优化基准电压，因此包括该接收接口电路的系统的性能可增强。

前述内容是示例实施例的说明，并且不应被解释为是示例实施例的限制。虽然已经描述了一些示例实施例，但是本领域技术人员将容易地理解的是，在实质上不脱离本发明构思的新颖教导和优点的情况下，可以对示例实施例进行许多修改。