存储器存储装置的制作方法

本发明涉及一种电子装置，尤其涉及一种存储器存储装置。

背景技术

存储器存储装置，例如非挥发性存储器，其与存储器控制器之间的信号传输介面主要是以时脉为基础(clock-based)来进行信号传递的操作。因此，利用时脉的依赖性(clockdependency)存储器存储装置可与存储器控制器之间信号传递操作更加协调。并且，为了降低成本，晶片封装的脚位数较少(lesspincount)，存储器存储装置也需要以时脉为基础与控制器进行信号传递操作。

随着存储器存储装置的发展与使用者需求，时脉速度(clockrate)也愈来愈快。然而，存储器存储装置的读取速度若无法相对地提升，将会使得时脉速度的发展遭遇瓶颈。在现有技术中，为了完成读取操作必须花费较多的时间来对位元线进行预充电操作，因此，读取速度无法提升，从而限制了时脉速度。

技术实现要素：

本发明提供一种存储器存储装置以及存储器存储装置的操作方法，其读取速度快，可操作在较高的时脉速度。

本发明的存储器存储装置包括多条字元线、多条位元线、存储器晶胞阵列(cellarray)以及存储器控制器。存储器晶胞阵列包括多个存储器晶胞。存储器晶胞用以存储数据。各存储器晶胞耦接至对应的字元线以及位元线。存储器控制器用以对存储器晶胞阵列进行读取操作。在存储器控制器致能字元线的同时，存储器控制器对位元线的一部分或全部的位元线进行预充电操作。

本发明的存储器存储装置的操作方法包括：接收并解码区段信号，以对存储器晶胞阵列当中的区段进行读取操作；以及致能字元线，并且在致能字元线的同时，对位元线的一部分或全部的位元线进行预充电操作。

基于上述，在本发明的示范实施例中，在存储器控制器致能字元线的同时，存储器控制器对一部分或全部的位元线进行预充电操作，以加快存储器存储装置的读取速度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1示出本发明一实施例的存储器存储装置的概要示意图。

图2示出图1实施例的位元线与通道闸门晶体管的组合的概要电路图。

图3示出本发明一实施例的存储器存储装置在进行读取操作时各信号的时序示意图。

图4示出本发明另一实施例的存储器存储装置在进行读取操作时各信号的时序示意图。

图5示出本发明另一实施例的存储器存储装置在进行读取操作时各信号的时序示意图。

图6示出本发明另一实施例的存储器存储装置在进行读取操作时各信号的时序示意图。

图7示出本发明一实施例的预充电电路的概要示意图。

图8示出本发明一实施例的存储器存储装置的操作方法的步骤流程图。

附图标记说明

100：存储器存储装置

110：存储器晶胞阵列

120：存储器控制器

130：字元线解码器

140：位元线解码器

200：通道闸门晶体管

700：预充电电路

710_1、710_2、710_n：通道闸门晶体管电路

720_1、720_2、720_n：感测放大器电路

730：预充电晶体管电路

731、732：晶体管

wl：字元线

bl：位元线

lbl：区域位元线

gbl：全域位元线

ldl：区域数据线

gdl：全域数据线

s：区段信号

ysa、ysa<3：0>、ysa[0]、ysa[1]、ysa[2]、ysa[3]、ysb、ysb<3：0>、ysb[0]、ysb[1]、ysb[2]、ysb[3]、ysc、ysc<3：0>、ysc[0]：位元线地址信号

clk：时脉信号

di：输入信号

do：输出信号

d0、d1、d2：输出数据

vb：电压信号

vpre：预充电信号

vref：参考电压

vcc：系统电压

aa、ab：区段地址

ac、ad：字元线地址

ae、af：位元线地址

ag：感测器地址

t_y-line：起始时点

t1、t2、t3、t4、t5：解码期间

tpre_1：第一预充电期间

tpre_2：第二预充电期间

tpre_3：第三预充电期间

tpre_4：第四预充电期间

s100、s110：方法步骤

具体实施方式

以下提出多个实施例来说明本发明，然而本发明不仅限于所例示的多个实施例。又实施例之间也允许有适当的结合。在本申请说明书全文(包括申请专利范围)中所使用的“耦接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以透过其他装置或某种连接手段而间接地连接至该第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、电磁波或任何其他一或多个信号。

图1示出本发明一实施例的存储器存储装置的概要示意图。图2示出图1实施例的位元线与通道闸门晶体管的组合的概要电路图，其包括多个预充电路径。请参考图1及图2，本实施例的存储器存储装置100包括多条字元线wl、多条位元线bl、存储器晶胞阵列110、存储器控制器120、字元线解码器130以及位元线解码器140。在本实施例中，存储器晶胞阵列110包括多个存储器晶胞112。存储器晶胞112用以存储数据。各存储器晶胞112耦接至对应的字元线wl以及位元线bl。存储器控制器120用以对存储器晶胞阵列110进行读取操作。在本实施例中，存储器控制器120接收并解码区段信号s，以据此选取存储器晶胞阵列110中的目标区段(sector)，以进行读取操作。

在本实施例中，存储器存储装置100可包括其他用来协同控制数据存取的适合的电路，例如区段解码器以及感测放大器电路等。在本实施例中，存储器存储装置100当中的各种电路可分别由所属技术领域的任一种适合的电路结构来加以实施，本发明并不加以限制，其电路结构及操作方法可以由所属技术领域的通常知识获致足够的教示、建议与实施说明。

一般而言，在存储器控制器120对存储器晶胞阵列110进行读取操作时，通常可以区分成多个阶段，例如包括指令输入、字元线地址输入以及位元线地址输入等阶段。在存储器控制器120对存储器晶胞阵列110进行读取操作之后，存储在存储器晶胞112中的数据可依序被读出。位元线地址输入的阶段通常包括预充电操作、感测操作以及数据输出操作。

请参考图2，在本实施例中，在存储器控制器120对存储器晶胞阵列110进行预充电操作时，存储器控制器120控制位元线解码器140对位元线地址信号ysc<3：0>、ysb<3：0>及ysa<3：0>进行解码，以选取目标位元线进行预充电操作。在本实施例中，位元线包括多条区域(local)位元线lbl以及多条全域(global)位元线gbl。数据线包括多条区域数据线ldl以及多条全域数据线gdl。在各位元线及数据线上设置有通道闸门晶体管200。在本实施例中，存储器控制器120例如是以分层(hierarchical)的方式来选择导通或不导通通道闸门晶体管200，以选择要预充电的目标位元线。举例而言，在本实施例中，位元线地址信号ysc<3：0>、ysb<3：0>及ysa<3：0>例如依序被解码。因此，受控于位元线地址信号ysc<3：0>的通道闸门晶体管(例如位元线地址信号ysc[0]控制的晶体管)可能导通或不导通。接着，受控于位元线地址信号ysb<3：0>的通道闸门晶体管(例如位元线地址信号ysb[0]、ysb[1]、ysb[2]、ysb[3]控制的晶体管)可能导通或不导通。继之，受控于位元线地址信号ysa<3：0>的通道闸门晶体管(例如位元线地址信号ysa[0]、ysa[1]、ysa[2]、ysa[3]控制的晶体管)可能导通或不导通。因此，藉由上述解码次序，对应的通道闸门晶体管会被导通，从而包括全域数据线gdl、区域数据线ldl、全域位元线gbl以及区域位元线lbl的预充电路径可被建立，并且要预充电的目标位元线可被选取。目标位元线例如是区域位元线lbl当中的任一个。在一实施例中，另一种分层方式例如是位元线地址信号ysa<3：0>、ysb<3：0>及ysc<3：0>依序被解码。因此，通道闸门晶体管200从区域位元线lbl、全域位元线gbl以及区域数据线ldl依序被导通，从而建立预充电路径。在预充电路径建立后，目标位元线被充电。因此，在进行数据读取时，晶胞电流可在感测放大器电路(未示出)的输入端建立预设的电压，以与参考电压进行比较，从而感测放大器电路可判断出晶胞所存储的数据是位元0或位元1。

在图1及图2中，字元线、位元线、数据线、存储器晶胞以及通道闸门晶体管的数量及其设置方式仅用以例示说明并不用以限定本发明。

一般而言，无论采用哪一种分层方式，在对位元线地址信号进行解码时，预充电操作都会占用相当多的时间，从而限制了存储器存储装置100的读取速度。因此，在本实施例中，在存储器控制器120致能字元线wl之同时，或者在存储器控制器120对区段信号进行解码的同时，存储器控制器120对位元线的一部分或全部的位元线先进行预充电操作，以减少在对位元线地址信号进行解码时位元线的预充电时间，从而提高存储器存储装置100的读取速度。以下将举多个示范实施例来说明本发明的存储器存储装置的操作方法。

图3示出本发明一实施例的存储器存储装置在进行读取操作时各信号的时序示意图。请参考图1至图3，图3示出的信号包括时脉信号clk、输入信号di以及输出信号do。在本实施例中，存储器控制器120接收到读取指令以对存储器晶胞阵列110进行读取操作。

在本实施例中，在解码期间t1，存储器控制器120对区段信号s(例如包括区段地址aa、ab)进行解码以取得目标区段的地址，从而选取存储器晶胞阵列110中要进行读取操作的目标区段。在解码期间t2，存储器控制器120控制字元线解码器130对字元线地址ac、ad进行解码以选取目标字元线。解码期间t3包括解码期间t4、t5。在解码期间t4，存储器控制器120控制位元线解码器140对位元线地址ae、af进行解码以选取目标位元线。在解码期间t5，存储器控制器120对感测器地址ag进行解码以选取目标感测器来感测晶胞电流，以判断晶胞所存储的数据位元状态。

在本实施例中，存储器控制器120在起始时点t_y-line开始对全部的位元线进行预充电操作，并且在解码期间t2结束之时，完成预充电操作，因此第一预充电期间tpre_1包括解码期间t1、t2。换句话说，在本实施例中，存储器控制器120在对区段信号s进行解码的同时以及在致能字元线wl的同时，同时对区域位元线lbl、全域位元线gbl、区域数据线ldl以及全域数据线gdl进行预充电操作。接着，在第二预充电期间tpre_2，依据位元线地址ae、af的解码结果，未被选择的位元线及数据线被放电，并且选择的位元线(例如目标区域位元线)的电压在感测期间之前被保持且被驱动。因此，在解码期间t1、t2先对全部的位元线进行预充电操作，相较现有技术，可减少第二预充电期间tpre_2的时间长度，加快读取速度。

在本实施例中，存储器控制器120在对区段信号s进行解码的同时以及在致能字元线wl的同时，是同时对全部的位元线进行预充电操作，惟本发明并不限于此。在一实施例中，在第一预充电期间tpre_1，存储器控制器120例如对一部份的位元线进行预充电操作。举例而言，存储器控制器120在对区段信号s进行解码的同时以及在致能字元线wl的同时，同时对全域位元线gbl、区域数据线ldl以及全域数据线gdl进行预充电。也就是说，除了区域位元线lbl之外，全域位元线gbl、区域数据线ldl以及全域数据线gdl在第一预充电期间tpre_1都被预充电。因此，在解码期间t1、t2先对除了区域位元线lbl之外的一部份的位元线进行预充电操作，相较现有技术，可减少第二预充电期间tpre_2的时间长度，加快读取速度。

图4示出本发明另一实施例的存储器存储装置在进行读取操作时各信号的时序示意图。请参考图1、图2及图4，本实施例的预充电操作方法类似于图3实施例的预充电操作方法，惟两者之间主要的差异例如在于，存储器控制器120在致能字元线wl的同时对全部的位元线进行预充电操作。

具体而言，在本实施例中，存储器控制器120在起始时点t_y-line开始对全部的位元线进行预充电操作，并且在解码期间t2结束时，完成预充电操作，因此第一预充电期间tpre_1包括解码期间t2。换句话说，在本实施例中，存储器控制器120在致能字元线wl的同时，同时对区域位元线lbl、全域位元线gbl、区域数据线ldl以及全域数据线gdl进行预充电操作。接着，在第二预充电期间tpre_2，依据位元线地址ae、af的解码结果，未被选择的位元线及数据线被放电，并且选择的位元线(例如目标区域位元线)的电压在感测期间之前被保持且被驱动。因此，在致能字元线wl的同时(解码期间t2)先对全部的位元线进行预充电操作，相较现有技术，可减少第二预充电期间tpre_2的时间长度，加快读取速度。

在本实施例中，存储器控制器120在致能字元线wl的同时，是同时对全部的位元线进行预充电操作，惟本发明并不限于此。在一实施例中，在第一预充电期间tpre_1，存储器控制器120例如对一部份的位元线进行预充电操作。举例而言，存储器控制器120在致能字元线wl的同时，同时对全域位元线gbl、区域数据线ldl以及全域数据线gdl进行预充电。也就是说，除了区域位元线lbl之外，全域位元线gbl、区域数据线ldl以及全域数据线gdl在第一预充电期间tpre_1都被预充电。因此，在致能字元线wl的同时(解码期间t2)先对除了区域位元线lbl之外的一部份的位元线进行预充电操作，相较现有技术，可减少第二预充电期间tpre_2的时间长度，加快读取速度。

图5示出本发明另一实施例的存储器存储装置在进行读取操作时各信号的时序示意图。请参考图1、图2及图5，在本实施例中，除了区域位元线lbl之外，全域位元线gbl、区域数据线ldl以及全域数据线gdl在解码期间t1、t2都被预充电。并且，在解码期间t2，区域位元线lbl被隔离。举例而言，在本实施例中，在致能字元线wl的同时(解码期间t2)，受控于位元线地址信号ysa<3：0>的通道闸门晶体管例如不导通，以将区域位元线lbl与全域位元线gbl等信号线隔离。接着，在第三预充电期间tpre_3，未被选择的位元线及数据线被放电，并且在第四预充电期间tpre_4，选择的位元线(例如目标区域位元线)被预充电。

因此，在本实施例中，在解码期间t1、t2先对除了区域位元线lbl之外的一部份的位元线进行预充电操作，相较现有技术，可减少第三预充电期间tpre_3与第四预充电期间tpre_4的时间长度的总和，加快读取速度。

图6示出本发明另一实施例的存储器存储装置在进行读取操作时各信号的时序示意图。请参考图1、图2及图6，本实施例的预充电操作方法类似于图5实施例的预充电操作方法，惟两者之间主要的差异例如在于，存储器控制器120在第一预充电期间tpre_1对一部份的位元线进行预充电操作。并且，在本实施例中，第一预充电期间tpre_1包括解码期间t1及与其邻接的一部分的解码期间t2。

具体而言，在本实施例中，除了区域位元线lbl之外，全域位元线gbl、区域数据线ldl以及全域数据线gdl在第一预充电期间tpre_1都被预充电。并且，在第二预充电期间tpre_2，区域位元线lbl被隔离。其中，第二预充电期间tpre_2包括另一部分的解码期间t2。举例而言，在本实施例中，在致能字元线wl的同时(第二预充电期间tpre_2)，受控于位元线地址信号ysa<3：0>的通道闸门晶体管例如不导通，以将区域位元线lbl与全域位元线gbl等信号线隔离。接着，在第三预充电期间tpre_3，未被选择的位元线及数据线被放电，并且在第四预充电期间tpre_4，选择的位元线(例如目标区域位元线)被预充电。

因此，在本实施例中，在第一预充电期间tpre_1先对除了区域位元线lbl之外的一部份的位元线进行预充电操作，相较现有技术，可减少第三预充电期间tpre_3与第四预充电期间tpre_4的时间长度的总和，加快读取速度。

图7示出本发明一实施例的预充电电路的概要示意图。请参考图2及图7，在本实施例中，预充电电路700包括多个通道闸门晶体管电路710_1、710_2至710_n、多个感测放大器电路720_1、720_2至720_n以及预充电晶体管电路730，其中n为大于2的正整数。在本实施例中，每一通道闸门晶体管电路受控于地址信号ysa、ysb、ysc，并且包括多个通道闸门晶体管200。当通道闸门晶体管电路中的晶体管被导通时，可建立预充电路径，因此，晶胞电流可从预充电路径流至对应的区域位元线。

在本实施例中，预充电晶体管电路730包括第一晶体管731以及第二晶体管732。第一晶体管731的第一端耦接至系统电压vcc。第一晶体管731的第二端耦接至第二晶体管732的第二端。第一晶体管731的控制端耦接至预充电信号vpre。第二晶体管732的第二端耦接至对应的通道闸门晶体管电路。第二晶体管732的控制端耦接至电压信号。在本实施例中，在解码期间t3，预充电信号vpre用来截止(cutoff)预充电路径。电压信号vb为一特定的电压用来将第二晶体管732的源极端限制到位元线的充电电位。在一实施例中，预充电晶体管电路730也可实施在感测放大器电路当中，本发明并不加以限制。

图8示出本发明一实施例的存储器存储装置的操作方法的步骤流程图。请参考图1、图2及图8，本实施例的存储器存储装置的操作方法至少适用于图1、图2的存储器存储装置100，惟本发明并不加以限制。以图1、图2的存储器存储装置100为例，在步骤s100中，存储器存储装置100接收并解码区段信号s，以对存储器晶胞阵列110当中的目标区段进行读取操作。在步骤s110中，存储器存储装置100致能字元线wl，并且在致能字元线wl的同时，对一部分或全部的位元线进行预充电操作。另外，本发明的实施例的存储器存储装置的操作方法可以由图1至图7实施例的叙述中获致足够的教示、建议与实施说明，因此不再赘述。

综上所述，在本发明的示范实施例中，存储器控制器在致能字元线的同时和/或在解码区段信号的同时，会同时对一部分或全部的位元线、数据线进行预充电操作，以加快存储器存储装置的读取速度。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。