时序控制电路的制作方法

本发明涉及集成电路技术领域，特别涉及一种时序控制电路。

背景技术

随着闪存(flash)产品的不断应用，市场对其读速度的要求越来越高，目前flash的时序控制电路采用的设计基本是rc(电阻电容)充放电、或者是给定的一个恒定电流镜像到时序模块产生不同时序。这样的设计由于没有关联时序控制电路中的器件在外界环境下(不同工艺角、不同温度和电压下)的变化，设计出来时序控制电路的时序变化(timingvariation)非常大，导致其flash的读性能指标受限于时序变化的最大值，影响flash产品的性能。因此如何减小时序变化成为重要课题之一。

技术实现要素：

本发明所要解决的技术问题是提供一种能够减小时序变化的时序控制电路，以提高闪存产品读取操作的速度。

为解决上述技术问题及相关问题，本发明提供的一种时序控制电路，包括：

参考电流模块，所述参考电流模块用于根据感应到的外界环境输出一参考电流，所述参考电流随外界环境的不同而变化；

时序电路模块，所述时序电路模块用于接收所述参考电流，并对接收到的控制信号产生时序变化后输出，所述时序变化为接收和输出所述控制信号的时间差。

可选的，所述参考电流模块包括一环路电路，所述环路电路至少包括第一晶体管、第二晶体管和一电阻，所述电阻的一端和所述第一晶体管的源极均接地线，所述电阻的另一端和所述第一晶体管的栅极与所述第二晶体管的源极相连，所述第二晶体管的栅极与所述第一晶体管的漏极相连，所述第二晶体管的漏极输出所述参考电流。

可选的，所述参考电流模块还包括第三晶体管和第四晶体管，所述第三晶体管的漏极和第二晶体管的栅极相连，所述第三晶体管的源极接入一恒定电流，所述第四晶体管的源极连接电源线，所述第四晶体管的漏极、栅极与所述第二晶体管的漏极相连输出所述参考电流。

可选的，所述时序电路模块包括用于接收所述控制信号的信号输入端；用于输出所述控制信号的信号输出端；用于将所述参考电流转化为充电电流的第五晶体管和第六晶体管；用于产生时序变化的第七晶体管和第八晶体管。

进一步的，在所述的时序控制电路中，所述第五晶体管的源极连接电源线，所述第五晶体管的栅极接入所述参考电流，所述第五晶体管的漏极与所述第六晶体管的源极相连，所述第六晶体管的栅极由所述控制信号控制，所述第六晶体管的漏极输出所述充电电流；所述第七晶体管的栅极与第八晶体管的栅极均接入所述充电电流，所述第七晶体管的漏极和源极均接地线，所述第八晶体管的漏极输出第一控制信号，所述第八晶体管的源极接地线。

可选的，在所述的时序控制电路中，所述第一晶体管、第二晶体管、第七晶体管和第八晶体管均为nmos，所述第三晶体管、第四晶体管、第五晶体管和第六晶体管均为pmos。

可选的，在所述的时序控制电路中，所述第一晶体管和第八晶体管的阈值电压相等。

可选的，所述参考电流模块还包括第一使能电路，所述第一使能电路包括第一反相器，所述第一反相器的输出端连接所述第三晶体管的栅极。

可选的，所述参考电流模块还包括第一非工作状态的电路，所述第一非工作状态的电路包括第九晶体管和第十晶体管，所述第九晶体管的栅极与所述第一反相器的输入端等电位，所述第九晶体管的源极接电源线，所述第九晶体管的漏极与第四晶体管的栅极相连；所述第十晶体管的栅极与所述第一反相器的输出端等电位，所述第十晶体管的源极接地线，所述第十晶体管的漏极与第一晶体管的漏极相连。

进一步的，在所述的时序控制电路中，所述第九晶体管为pmos，第十晶体管为nmos。

进一步的，所述时序电路模块还包括第二使能电路，所述第二使能电路包括第二反相器，所述第二反相器的输入端接入所述控制信号，所述第二反相器的输出端连接所述第六晶体管的栅极。

进一步的，所述时序电路模块还包括第二非工作状态的电路，当所述第二反相器的输入端为低电平时，所述第二非工作状态的电路导通，所述第二非工作状态的电路具有初始化延时功能。

可选的，所述时序电路模块还包括一初始化延时电路，所述初始化延时电路包括偶数个串联的反相器和第十一晶体管，所述初始化延时电路的输入端连接所述第二反相器的输出端，最后一个所述反相器的输出端连接第十一晶体管的栅极，所述第十一晶体管的源极接地线，所述第十一晶体管的漏极接入所述第六晶体管的漏极。

进一步的，在所述的时序控制电路中，所述第十一晶体管为nmos。

可选的，所述时序电路模块还包括第三反相器，所述第三反相器的输入端连接所述第一控制信号，所述第三反相器的输出端为所述信号输出端。

与现有技术相比，本发明具有以下有益效果：

本发明的时序控制电路包括参考电流模块，所述参考电流模块用于根据感应到的外界环境输出一参考电流，所述参考电流随外界环境的不同而变化；时序电路模块，所述时序电路模块用于接收所述参考电流，并对接收到的控制信号产生时序变化后输出，所述时序变化为接收和输出所述控制信号的时间差。因本发明中的所述参考电流模块输出的参考电流可以随外界环境的不同而变化，则所述时序电路模块接收所述参考电流便可实现对不同时序模块产生不同时序，有利于缩小所述时序控制电路的时序变化，即缩小接收和输出所述控制信号的时间差，以提高闪存产品读取操作的速度。

进一步的，所述参考电流模块包括一环路电路，所述环路电路至少包括第一晶体管、第二晶体管和一电阻，所述电阻的一端和所述第一晶体管的源极均接地线，所述电阻的另一端和所述第一晶体管的栅极与所述第二晶体管的源极相连，所述第二晶体管的栅极与所述第一晶体管的漏极相连，所述第二晶体管的漏极输出所述参考电流；所述时序电路模块包括用于产生时序变化的第七晶体管和第八晶体管，且所述第八晶体管和第一晶体管的阈值电压相等。这样，所述时序控制电路只需选择合适的电阻，就可以做到在不同的外界环境(工艺环境)下，所述时序控制电路的时序变化达到最小，将其应用于闪存产品的读取操作中，可以进一步提升闪存产品的读性能。

附图说明

图1a为一种时序控制电路的电路连接图；

图1b为图1a所示的时序控制电路的输入/输出的时序波形图；

图1c为图1a所示的时序控制电路的仿真数据；

图2a为本发明实施例中所述时序控制电路的电路连接图；

图2b为本发明实施例中所述时序控制电路的输入/输出的时序波形图；

图2c为本发明实施例中所述时序控制电路的仿真数据。

具体实施方式

如图1a、图1b和图1c所示，图1a示意出了一种时序控制电路的电路连接图，图1b为图1a所示的时序控制电路的输入/输出的时序波形图；图1c为图1a所示的时序控制电路的仿真数据。所述时序控制电路包括两大模块：第一参考电流模块a1和第一时序电路模块a2，所述第一参考电流模块a1通过一外电路的第一恒定电流inbias1输出一恒定的第一参考电流delaybias1；所述第一时序电路模块a2接收所述恒定的第一参考电流delaybias1。

具体的，所述时序控制电路如图1a所示：所述第一参考电流模块a1由第一反相器i11，三个pmos和2个nmos组成，其中，第一pmosmp11的源极连接电源线vdd，第一pmosmp11的漏极与第一nmosmn11的漏极相连，所述第一nmosmn11的源极接入外电路的第一恒定电流inbias1，所述第一nmosmn11的漏极与第一pmosmp11的栅极输出一第一参考电流delaybias1。此外，所述第一参考电流模块a1中的其他两个pmos和一个nmos的电路连接情况如下：第二pmosmp12的源极、第三pmosmp13的源极和漏极均连接电源线vdd，第二pmosmp12的栅极与第一反相器i11的输入端en等电位，第二pmosmp12的漏极和第三pmosmp13的栅极连接所述第一pmosmp11的栅极；第二nmosmn12的栅极与第一反相器i11的输出端enb等电位，第二nmosmn12的源极接地线vss，以及第二nmosmn12的漏极与第一nmosmn11的栅极相连。

于是，当所述第一反相器i11的输入端en为高电平时(即所述第一反相器i11相当于一个使能开关)，所述第一参考电流模块a1中的第一pmosmp11和第一nmosmn11处于工作状态(即导通状态)，在所述第一nmosmn11的漏极和所述第一pmosmp11的栅极相连端输出一恒定的第一参考电流delaybias1。当所述第一反相器i11的输入端en为低电平时，所述第一参考电流模块a1处于非工作状态，则所述第一参考电流模块a1中第二nmosmn12、第二pmosmp12、第三pmosmp13导通。

所述第一时序电路模块a2包括信号输入端in1和信号输出端out1，所述信号输入端in1用于接收控制信号，信号输出端out1输出所述控制信号(为使能信号或者延时信号)；所述第一时序电路模块a2中第四pmosmp14的源极连接电源线vdd，第四pmosmp14的栅极接入所述恒定的第一参考电流delaybias1；第二反相器i12的输入端为信号输入端in1，第二反相器i12的输出端与第五pmosmp15的栅极相连，第五pmosmp15的源极连接第四pmosmp14的漏极，第五pmosmp15的漏极连接第三nmosmn13的栅极，第三nmosmn13的源极和漏极均接地线vss；然后再通过两个反相器(一个是由第六pmosmp16和第四nmosmn14组成的反相器，还有一个是第三反相器i13)输出所述控制信号。当然，在所述第一时序电路模块a2中还包括一第一初始化延时电路，所述第一初始化延时电路包括偶数个串联的反相器和第五nmosmn15组成，如包括4个串联的反相器(如图1a中的第四反相器i14、第五反相器i15、第六反相器i16和第七反相器i17)，第一初始化延时电路的输入端连接第二相器i12的输出端，第七反相器i17的输出端与第五nmosmn15的栅极相连，第五nmosmn15的源极接地线vss，第五nmosmn15的漏极连接第五pmosmp15的漏极。

于是，当第二相器i12的输入端in1接收的控制信号为高电平时，第四pmosmp14、第五pmosmp15和第三nmosmn13开始工作，所述恒定的第一参考电流delaybias1通过第四pmosmp14和第五pmosmp15，在第五pmosmp15的漏极的输出一充电电流，所述充电电流给第三nmosmn13进行充电，这样，就出现了信号输出端out1输出的所述控制信号存在时序(即信号输出端out1输出延时信号)。当第二反相器i12的输入端in1接收的控制信号为低电平时，所述第一时序电路模块a2中的第一初始化延时电路、以及第六pmosmp16进行工作，在信号输出端out1输出低电平信号。

然后，在一定的条件下对上述时序控制电路通过仿真得到如图1b所示其输入(in1)/输出(out1)的时序波形图，如由外电路提供的第一恒定电流inbias1为2.5ua，图1b显示，在t＝320ns时，信号输入端in1的控制信号出现一个上升沿信号，即输入信号vin从0上升至1.8v，如图中标注点(320ns，0.9v)，相应的，信号输出端out1在t＝323ns左右输出信号vout从0上升至1.8v，如图中标注点(323ns，0.904v)。该时序波形图说明，输入信号在此次上升沿的过程中，输出端存在约3ns的延迟。进一步的，通过模拟所述时序控制电路在不同外界环境(不同工艺环境pvt，processvoltagetemperture，工艺角电压温度)下的仿真数据如图1c所示，数据显示：模拟了所述时序控制电路在五种不同的工艺角，如pmos和nmos分别处于ff(fastfast，快型pmos和快型nmos)、fs(fastslow，快型pmos和慢型nmos)、sf(slowfast，慢型pmos和快型nmos)、ss(slowslow，慢型pmos和慢型nmos)、或tt(typicaltypical，典型性pmos和典型性nmos)下、两个不同电压(1.62v、1.98v)以及两个不同温度(105℃、-40℃)下(case1)的输入信号in1和输出信号out1的时间差(delay)情况，得到的时序变化的最小值min为2.82ns，时序变化的最大值max为3.95ns，则时序变化的比例ratio(max/min)为1.4。

发明人发现因为晶体管(pmos和nmos)在不同工艺环境(pvt)下的性能会有差异，例如，不同pvt条件下晶体管的阈值电压变化较大，因此，上述时序控制电路的时序变化就偏大，影响闪存产品的读性能。

因此，基于上述研究和发现，本发明提供一种时序控制电路包括参考电流模块，所述参考电流模块用于根据感应到的外界环境输出一参考电流，所述参考电流随外界环境的不同而变化；时序电路模块，所述时序电路模块用于接收所述参考电流，并对接收到的控制信号产生时序变化后输出，所述时序变化为接收和输出所述控制信号的时间差。

本发明的时序控制电路的电流参考模块输出的参考电流可以随着外界环境的不同而变化，则所述时序电路模块接收所述参考电流便可实现对不同时序模块产生不同时序，有利于缩小所述时序控制电路的时序变化，即缩小接收和输出所述控制信号的时间差，以提高闪存产品读取操作的速度。

下面将结合流程图和示意图对本发明的时序控制电路进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

以下列举所述时序控制电路的实施例，以清楚说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其它通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。

请参阅图2a，图2a示出了本发明实施例中所述时序控制电路的电路连接图，所述时序控制电路包括两大模块，参考电流模块b1和时序电路模块b2，所述参考电流模块b1用于根据感应到的外界环境输出一参考电流delaybias2，所述参考电流delaybias2随外界环境的不同而变化；所述时序电路模块b2接收所述参考电流delaybias2，并对接收到的控制信号产生时序变化后输出，所述时序变化为接收和输出所述控制信号的时间差。

具体的，所述参考模块b1包括一环路电路，所述环路电路至少包括第一晶体管、第二晶体管和一电阻，较佳的，所述参考电流模块b1还包括第三晶体管和第四晶体管。如图2a所示，优选的，所述第一晶体管和第二晶体管均为nmos，所述第一晶体管为第一nmosmn21，第二晶体管为第二nmosmn22；所述第三晶体管和第四晶体管均为pmos，第三晶体管为第一pmosmp21，第四晶体管为第二pmosmp22。所述电阻r0的一端和第一nmosmn21的源极均接地线vss，所述电阻r0的另一端和第一nmosmn21的栅极与第二nmosmn22的源极相连，所述第一pmosmp21的漏极与第二nmosmn22的栅极和所述第一nmosmn21的漏极相连，所述第一pmosmp21的源极接入一恒定电流inbias2，所述恒定电流inbias2可由外电路提供；所述第二pmosmp22的源极连接电源线vdd，所述第二pmosmp22的漏极与所述第二nmosmn22的漏极相连输出所述参考电流delaybias2。

显然，所述参考电流模块b1还包括第一使能电路，所述第一使能电路包括第一反相器i21，所述第一反相器i21的输出端enb连接所述第一pmosmp21的栅极。为了进一步优化所述参考电流模块b1的电路结构，所述参考电流模块b1还包括第一非工作状态的电路，如所述参考电流模块b1还包括第三pmosmp23(即第九晶体管)，所述第三pmosmp23的栅极与所述第一反相器i21的输入端en等电位，所述第三pmosmp23的源极也接电源线vdd，所述第三pmosmp23的漏极与所述第二pmosmp22的栅极相连；所述参考电流模块b1还包括第三nmosmn23和第四nmosmn24(即第十晶体管)，所述第三nmosmn23的源极和漏极、所述第四nmosmn24的源极均接地线vss，所述第三nmosmn23的栅极、所述第四nmosmn24的漏极均连接所述第一nmosmn21的漏极，所述第四nmosmn24的栅极与所述第一反相器i21的输出端enb等电位。

于是，当所述第一反相器i21的输入端en为高电平时，所述参考电流模块b1处于工作状态(即第一pmosmp21、第一nmosmn21、第二nmosmn22和第二pmosmp22导通)，则所述电阻r0两端的电压vr约等于第一nmosmn21的阈值电压vt1，因此，所述参考模块b1输出的参考电流delaybias2等于vt1除以r(r为所述电阻r0的阻值)，则所述参考电流delaybias2会随着所述第一nmosmn21在不同pvt条件下(即根据感应到的外界环境的不同)而变化(也就是说所述参考电流模块b1输出的参考电流delaybias2是可变化的)，有利于缩小所述时序控制电路的时序变化。

进一步的，所述时序控制电路中的时序电路模块b2包括信号输入端in和信号输出端out，所述信号输入端in用于接收控制信号，信号输出端out输出所述控制信号(为使能信号或者延时信号)；所述时序电路模块b2还包括一用于将所述参考电流delaybias2转化为充电电流的第五晶体管和第六晶体管；一用于产生时序变化的第七晶体管和第八晶体管。本实施例中，所述时序电路模块b2的第五晶体管和第六晶体管均为pmos，第五晶体管为第四pmosmp24，第六晶体管为第五pmosmp25；所述时序电路模块b2的第七晶体管和第八晶体管均为nmos，第七晶体管为第五nmosmn25，第八晶体管为第六nmosmn26。第四pmosmp24的源极连接电源线vdd，第四pmosmp24的栅极接入所述参考电流delaybias2；第五pmosmp25的源极连接第四pmosmp24的漏极，第五pmosmp25的漏极输出所述充电电流；第五nmosmn25的栅极与第六nmosmn26的栅极均接入所述充电电流，第五nmosmn25的源极和漏极均接地线vss，第六nmosmn26的漏极输出第一控制信号，第六nmosmn26的源极接地线vss，其中第六pmosmp26和第六nmosmn26组成一反相器，然后再通过一第三反相器i23输出所述控制信号。

显然，所述时序电路模块还包括第二使能电路，所述第二使能电路包括第二反相器i22，所述第二反相器i22的输入端in接入所述控制信号，所述第二反相器i22的输出端连接所述第五pmosmp25的栅极。还有，在所述时序电路模块b2中还包括一初始化延时电路，所述初始化延时电路包括偶数个串联的反相器和第十一晶体管组成，如本实施例中，所述初始化延时电路包括4个串联的反相器(如图2a中的第四反相器i24、第五反相器i25、第六反相器i26和第七反相器i27)，第十一晶体管为第七nmosmn27，初始化延时电路的输入端连接第二反相器i22的输出端，4个串联中的反相器的最后一个反相器(即第七反相器)i27的输出端与第七nmosmn27的栅极相连，第七nmosmn27的源极接地线vss，第七nmosmn27的漏极连接第五pmosmp25的漏极。

于是，当第二反相器i22的输入端in接收的控制信号为高电平时，第四pmosmp24、第五pmosmp25和第五nmosmn25工作，第五pmosmp25的漏极的输出所述充电电流，给第五nmosmn25进行充电，当第五nmosmn25的栅极的电压达到第六nmosmn26的阈值电压vt2时，第六nmosmn26的漏极输出的第一控制信号从“1”翻转为“0”，然后通过第三反相器i23输出所述控制信号(延时信号)。当第二反相器i22的输入端in接收的控制信号为低电平时，所述时序电路模块b2中的初始化延时电路、以及第六pmosmp26进行工作(相当于第二非工作状态电路)，在信号输出端out输出低电平信号。

本实施例所述的时序控制电路的电路连接情况如上，从理论上分析，当输入信号vin上升沿到输出信号vout上升沿产生的时序变化▽t主要为：

▽t＝r*c*vt2/vt1，其中：c为第五nmosmn25的栅极端的电容，因此，在本实施例的时序控制电路中，只需设计vt1等于vt2(即将第一nmosmn21的与第六nmosmn26互相匹配)，则时序变化▽t表达式便可简化为▽t＝r*c，由于电阻r0的阻值r的温度系数变化比较小(相比于晶体管的阈值电压)，因此，在本实施例的时序控制电路中，只需要选择合适类型的电阻r0，便可在不同pvt条件下，设计出最小的时序变化。

再请参阅图2b和图2c，图2b为在一定的条件下对本实施例中的时序控制电路通过仿真得到其输入/输出的波形图，如由外电路提供的恒定电流inbias2为1.0ua，图2b中显示，在t＝920ns时，控制信号出现一个上升沿信号，即输入信号vin从0上升至1.8v，如图中标注点(920ns，0.9v)，相应的，输出端out在t＝923ns左右输出信号vout从0上升至1.8v，如图中标注点(923ns，0.905v)。进一步的，采用与case1相同的pvt条件(case2)对本实施例的所述时序控制电路进行仿真，得到的仿真数据如图2c所示，数据显示得到的时序变化的最小值min为3.16ns，时序变化的最大值max为3.70ns，时序变化的比例ratio(max/min)为1.17。

可见，通过本实施例的时序控制电路只需将第一nmosmn21与第六nmosmn26相互匹配(第一nmosmn21的阈值电压和第六nmosmn26的阈值电压相等)，便可消除晶体管的阈值电压对时序控制电路的影响，可以有效改善时序变化，时序变化的比例ratio(max/min)从1.4降低到1.17，提升了16.4％，提升了闪存产品的读取速度。

综上，本发明提供一种时序控制电路包括参考电流模块，所述参考电流模块用于根据感应到的外界环境输出一参考电流，所述参考电流随外界环境的不同而变化；时序电路模块，所述时序电路模块用于接收所述参考电流，并对接收到的控制信号产生时序变化后输出，所述时序变化为接收和输出所述控制信号的时间差。

进一步的，所述参考电流模块包括一环路电路，所述环路电路至少包括第一晶体管、第二晶体管和一电阻，所述电阻的一端和所述第一晶体管的源极均接地线，所述电阻的另一端和所述第一晶体管的栅极与所述第二晶体管的源极相连，所述第二晶体管的栅极与所述第一晶体管的漏极相连，所述第二晶体管的漏极输出所述参考电流；且所述时序电路模块包括用于产生时序变化的第七晶体管和第八晶体管，且所述第八晶体管和第一晶体管的阈值电压相等。这样，所述时序控制电路只需选择合适的电阻，就可以做到在不同的工艺环境下，所述时序控制电路的时序变化达到最小，将其应用于闪存产品的读取操作中，可以进一步提升闪存产品的读性能。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。