半导体器件的制作方法

文档序号:14186971阅读:181来源:国知局

相关申请的交叉引用

本申请要求2016年10月6日提交的第10-2016-0129368号韩国申请以及2016年10月6日提交的第10-2016-0129369号韩国申请的优先权,通过引用其整体合并于此。

本公开的实施例总体而言可以涉及一种与执行训练操作有关的半导体器件。



背景技术:

已经开发了移动系统(诸如便携式计算机、个人数字助理(pda)和便携式电话)以为了便携性而减小其重量。为移动系统供应电功率的电池可以在很大程度上影响移动系统的总重量。如果移动系统中采用的半导体器件的功耗降低,则电池容量也可以降低,从而减小移动系统的总重量。随着多功能移动系统的发展,快速移动系统的需求日益增多。相应地,诸如移动存储器件(也被称为“移动存储芯片”)的半导体器件的数据传输速度可以是确定高性能移动系统的操作速度的重要因素。

近来,半导体器件已经被设计为通过多个引脚来同时接收命令和地址。在这种情况下,通过多个引脚输入的信号可以包括关于命令和地址的所有信息,以及命令解码器和地址解码器可以解码通过多个引脚输入的信号来提取命令和地址。

关于同步半导体器件,可以同步于时钟信号来输入命令和地址。例如,双数据速率(ddr)半导体器件可以同步于时钟信号的上升沿和下降沿来接收命令和地址,而单数据速率(sdr)半导体器件可以同步于时钟信号的上升沿来接收命令和地址。



技术实现要素:

根据一个实施例,可以提供一种半导体器件。该半导体器件可以包括有效命令发生电路和训练控制电路。有效命令发生电路可以被配置为同步于分频时钟信号来锁存内部芯片选择信号和内部控制信号以产生锁存芯片选择信号和锁存控制信号。有效命令发生电路可以被配置为从锁存控制信号产生用于执行预定功能的有效命令。训练控制电路可以被配置为基于标志来从锁存芯片选择信号或锁存控制信号产生训练结果信号。

根据一个实施例,半导体器件可以包括有效命令发生电路和训练控制电路。有效命令发生电路可以被配置为同步于分频时钟信号来锁存内部控制信号以产生锁存控制信号,以及从锁存控制信号产生用于执行预定功能的有效命令。训练控制电路可以被配置为基于标志来从锁存控制信号产生训练结果信号。

根据一个实施例,半导体器件可以包括有效命令发生电路,其被配置为同步于分频时钟信号来锁存内部芯片选择信号和内部控制信号以产生锁存芯片选择信号和锁存控制信号,以及被配置为从锁存控制信号产生用于执行预定功能的有效命令。半导体器件可以包括复位脉冲发生电路,其被配置为基于内部芯片选择信号来产生复位脉冲;以及训练控制电路,其被配置为基于标志来从锁存控制信号产生训练结果信号,以及被配置为基于复位脉冲来初始化训练结果信号。

根据一个实施例,半导体器件可以包括有效命令发生电路,其被配置为同步于分频时钟信号来锁存内部控制信号以产生锁存控制信号,以及被配置为从锁存控制信号产生用于执行预定功能的有效命令。半导体器件可以包括复位脉冲发生电路,其被配置为基于内部芯片选择信号来产生复位脉冲。半导体器件可以包括训练控制电路,其被配置为基于标志来从锁存控制信号产生训练结果信号,以及被配置为基于复位脉冲来初始化训练结果信号。

附图说明

图1是图示根据实施例的半导体器件的配置的示例代表的框图。

图2是图示包括在图1的半导体器件中的有效命令发生电路的示例代表的框图。

图3是图示包括在图2的有效命令发生电路中的比较和输出(比较/输出)电路的示例代表的框图。

图4是图示包括在图1的半导体器件中的标志发生电路的示例代表的框图。

图5是图示包括在图1的半导体器件中的训练控制电路的示例代表的框图。

图6是由电子工程设计发展联合协会(jedec)标准发布的表格,其图示了根据包括在控制信号中的比特位的逻辑电平组合来执行的有效命令的功能。

图7是图示图1中所示的半导体器件的操作的示例代表的时序图。

图8和图9是图示在图1中所示的半导体器件中执行的训练操作的示例代表的时序图。

图10是图示根据实施例的半导体器件的配置的示例代表的框图。

图11是图示包括在图10的半导体器件中的训练控制电路的示例代表的框图。

图12是图示在图10中所示的半导体器件中执行的训练操作的示例代表的时序图。

图13是图示采用图1中所示的半导体器件的电子系统的配置的示例代表的框图。

具体实施方式

在下文中,将参照附图来描述本公开的各种实施例。然而,本文描述的实施例仅是出于说明性目的,而非意在限制本公开的范围。

各种实施例可以针对执行训练操作的半导体器件。

参照图1,根据实施例的半导体器件可以包括输入缓冲器电路1、分频时钟发生电路2、有效命令发生电路3、标志发生电路4、训练控制电路5、输出焊盘6和操作控制电路7。

输入缓冲器电路1可以响应于时钟信号clk、控制信号ca<1:l>和芯片选择信号cs来产生内部时钟信号iclk、内部控制信号ica<1:l>和内部芯片选择信号ics。时钟信号clk可以由设置在半导体器件的外部区域的控制器(未图示)或主机(未图示)提供。控制信号ca<1:l>可以通过传送命令或地址的线(未图示)而被输入至输入缓冲器电路1。控制信号ca<1:l>可以由设置在半导体器件的外部区域的控制器(未图示)或主机(未图示)提供。芯片选择信号cs可以被使能使得半导体器件被选中以执行特定功能。芯片选择信号cs可以由设置在半导体器件的外部区域的控制器(未图示)或主机(未图示)提供。输入缓冲器电路1可以包括缓冲时钟信号clk以产生内部时钟信号iclk的缓冲器(未图示)。输入缓冲器电路1可以包括缓冲控制信号ca<1:l>以产生内部控制信号ica<1:l>的缓冲器(未图示)。输入缓冲器电路1可以包括缓冲芯片选择信号cs以产生内部芯片选择信号ics的缓冲器(未图示)。

分频时钟发生电路2可以从内部时钟信号iclk产生第一分频时钟信号clkr1、第二分频时钟信号clkf1、第三分频时钟信号clkr2和第四分频时钟信号clkf2。第一分频时钟信号至第四分频时钟信号clkr1、clkf1、clkr2和clkf2可以被产生为内部时钟信号iclk的2分频信号。即,第一分频时钟信号至第四分频时钟信号clkr1、clkf1、clkr2和clkf2可以被产生为具有为内部时钟信号iclk的周期时间二倍的周期时间。在一些实施例中,第一分频时钟信号至第四分频时钟信号clkr1、clkf1、clkr2和clkf2可以被产生为内部时钟信号iclk的“n”分频信号(其中,“n”表示大于3的自然数)。第一分频时钟信号clkr1和第三分频时钟信号clkr2可以同步于内部时钟信号iclk的上升沿来产生,第二分频时钟信号clkf1和第四分频时钟信号clkf2可以同步于内部时钟信号iclk的下降沿来产生。第一分频时钟信号clkr1的相位可以被设置为领先第二分频时钟信号clkf1的相位90度。第二分频时钟信号clkf1的相位可以被设置为领先第三分频时钟信号clkr2的相位90度。第三分频时钟信号clkr2的相位可以被设置为领先第四分频时钟信号clkf2的相位90度。虽然在本实施例中第一分频时钟信号至第四分频时钟信号clkr1、clkf1、clkr2和clkf2之间的相位差被设置为90度,但是第一分频时钟信号至第四分频时钟信号clkr1、clkf1、clkr2和clkf2之间的相位差可以根据实施例而被设置为不同。在实施例中,例如,分频时钟信号(即,第一分频时钟信号至第四分频时钟信号clkr1、clkf1、clkr2和clkf2)可以通过对时钟信号clk分频来产生,并且分频时钟信号的周期可以是时钟信号clk的周期的“n”倍(其中,“n”表示自然数)。

有效命令发生电路3可以同步于第一分频时钟信号至第四分频时钟信号clkr1、clkf1、clkr2和clkf2,从内部控制信号ica<1:l>和内部芯片选择信号ics产生第一锁存控制信号lca1<1:l>、第二锁存控制信号lca2<1:l>、第一锁存芯片选择信号lcs1、第二锁存芯片选择信号lcs2、第一有效命令vcmd1和第二有效命令vcmd2。有效命令发生电路3可以同步于第一分频时钟信号clkr1来锁存内部芯片选择信号ics以产生第一锁存芯片选择信号lcs1。有效命令发生电路3可以同步于第三分频时钟信号clkr2来锁存内部芯片选择信号ics以产生第二锁存芯片选择信号lcs2。有效命令发生电路3可以同步于第一分频时钟信号clkr1和第一锁存芯片选择信号lcs1来锁存内部控制信号ica<1:l>以产生第一锁存控制信号lca1<1:l>。有效命令发生电路3可以同步于第三分频时钟信号clkr2和第二锁存芯片选择信号lcs2来锁存内部控制信号ica<1:l>以产生第二锁存控制信号lca2<1:l>。如果第一锁存控制信号lca1<1:l>和第二锁存控制信号lca2<1:l>具有相同的逻辑电平组合,则有效命令发生电路3可以同步于第二分频时钟信号clkf1来产生第一有效命令vcmd1。如果第一锁存控制信号lca1<1:l>和第二锁存控制信号lca2<1:l>具有相同的逻辑电平组合,则有效命令发生电路3可以同步于第四分频时钟信号clkf2来产生第二有效命令vcmd2。如果在内部时钟信号iclk的两个周期内,内部控制信号ica<1:l>在逻辑电平组合没有任何变化的情况下,同步于内部芯片选择信号ics而被输入至有效命令发生电路3,则有效命令发生电路3可以产生用于执行预定功能的第一有效命令vcmd1或第二有效命令vcmd2。在本实施例中,如果在内部时钟信号iclk的两个周期内,内部控制信号ica<1:l>在逻辑电平组合没有任何变化的情况下,同步于内部芯片选择信号ics而被输入至有效命令发生电路3,则可以产生被使能的第一有效命令vcmd1和第二有效命令vcmd2。在一些实施例中,即使在内部时钟信号iclk的两个周期内,内部控制信号ica<1:l>在逻辑电平组合没有任何变化的情况下被输入至有效命令发生电路3而不管内部芯片选择信号ics如何,也可以产生第一有效命令vcmd1和第二有效命令vcmd2。在一个实施例中,如果在“n”倍的时钟信号(即,clk)的周期内(其中,“n”是自然数),锁存控制信号(即,第一锁存控制信号lca1<1:l>或第二锁存控制信号lca2<1:l>)的逻辑电平组合固定不变,则有效命令(即,第一有效命令vcmd1或第二有效命令vcmd2)被使能。被使能的第一有效命令vcmd1和第二有效命令vcmd2的逻辑电平可以根据实施例而被设置为不同。

标志发生电路4可以响应于第一有效命令vcmd1和第二有效命令vcmd2来产生第一标志tflag1、第二标志tflag2和合成标志tflag_sum。标志发生电路4可以产生如果第一有效命令vcmd1或第二有效命令vcmd2被使能以执行预定功能而被使能的第一标志tflag1或第二标志tflag2。例如,标志发生电路4可以产生如果第一有效命令vcmd1或第二有效命令vcmd2被使能来执行芯片选择信号训练进入功能而被使能的第一标志tflag1,以及可以产生如果第一有效命令vcmd1或第二有效命令vcmd2被使能来执行控制信号训练进入功能而被使能的第二标志tflag2。标志发生电路4可以产生如果第一有效命令vcmd1或第二有效命令vcmd2被使能而被使能的合成标志tflag_sum。被使能的第一标志tflag1、第二标志tflag2和合成标志tflag_sum的逻辑电平可以根据实施例而被设置为不同。

训练控制电路5可以响应于第一标志tflag1、第二标志tflag2和合成标志tflag_sum来从第一锁存控制信号lca1<1:l>、第二锁存控制信号lca2<1:l>、第一锁存芯片选择信号lcs1和第二锁存芯片选择信号lcs2产生训练结果信号trs。如果第一标志tflag1和合成标志tflag_sum通过芯片选择信号训练进入功能的执行而被使能,则训练控制电路5可以从第一锁存芯片选择信号lcs1或第二锁存芯片选择信号lcs2产生训练结果信号trs。可以执行芯片选择信号训练进入功能以根据第一锁存芯片选择信号lcs1或第二锁存芯片选择信号lcs2的逻辑电平来控制芯片选择信号cs的使能时序,第一锁存芯片选择信号lcs1或第二锁存芯片选择信号lcs2在第一锁存控制信号lca1<1:l>和第二锁存控制信号lca2<1:l>的逻辑电平组合固定不变时被输出作为训练结果信号trs。如果第二标志tflag2和合成标志tflag_sum通过控制信号训练进入功能的执行而被使能,则训练控制电路5可以从第一锁存控制信号lca1<1:l>或第二锁存控制信号lca2<1:l>产生训练结果信号trs。可以执行控制信号训练进入功能以通过感测第一锁存控制信号lca1<1:l>或第二锁存控制信号lca2<1:l>的逻辑电平组合来控制控制信号ca<1:l>的输入时序,第一锁存控制信号lca1<1:l>或第二锁存控制信号lca2<1:l>同步于训练的芯片选择信号cs被使能的时间点而被输出作为训练结果信号trs。训练控制电路5可以通过输出焊盘6来输出训练结果信号trs。在一些实施例中,输出焊盘6可以使用通过其数据被输出的焊盘来实现。

操作控制电路7可以接收第一有效命令vcmd1和第二有效命令vcmd2来执行预定功能。通过第一有效命令vcmd1和第二有效命令vcmd2执行的预定功能可以包括控制信号参考电压设置功能、控制信号端接电阻设置功能、芯片选择信号训练进入功能、芯片选择信号训练退出功能、控制信号训练进入功能和控制信号训练退出功能。控制信号参考电压设置功能可以通过以下操作来执行:在训练操作期间,设置用来将控制信号ca<1:l>缓冲在控制信号ca<1:l>经由其被输入的输入缓冲器(未图示)中的参考电压的电平。控制信号端接电阻设置功能可以通过以下操作来执行:在训练操作期间,设置与被输入控制信号的焊盘(未图示)连接的端接电阻器的电阻值。可以执行芯片选择信号训练进入功能以进入芯片选择信号训练模式,以及可以执行芯片选择信号训练退出功能以结束芯片选择信号训练模式。可以执行控制信号训练进入功能以进入控制信号训练模式,以及可以执行控制信号训练退出功能以结束控制信号训练模式。虽然在本实施例中,第一有效命令vcmd1和第二有效命令vcmd2中的每个被图示和描述为单个信号,但是第一有效命令vcmd1和第二有效命令vcmd2中的每个可以根据实施例而被实现为包括与不同功能相对应的多个信号。

参照图2,有效命令发生电路3可以包括第一输入锁存电路31、第二输入锁存电路32、命令解码器33和比较/输出电路34。

第一输入锁存电路31可以响应于第一分频时钟信号clkr1和第三分频时钟信号clkr2,从内部芯片选择信号ics产生第一锁存芯片选择信号lcs1或第二锁存芯片选择信号lcs2。第一输入锁存电路31可以同步于第一分频时钟信号clkr1来锁存内部芯片选择信号ics以产生第一锁存芯片选择信号lcs1。第一输入锁存电路31可以同步于第三分频时钟信号clkr2来锁存内部芯片选择信号ics以产生第二锁存芯片选择信号lcs2。

第二输入锁存电路32可以响应于第一分频时钟信号clkr1和第三分频时钟信号clkr2以及第一锁存芯片选择信号lcs1和第二锁存芯片选择信号lcs2,从内部控制信号ica<1:l>产生第一锁存控制信号lca1<1:l>或第二锁存控制信号lca2<1:l>。当第一锁存芯片选择信号lcs1被使能时,第二输入锁存电路32可以同步于第一分频时钟信号clkr1来锁存内部控制信号ica<1:l>以产生第一锁存控制信号lca1<1:l>。当第二锁存芯片选择信号lcs2被使能时,第二输入锁存电路32可以同步于第三分频时钟信号clkr2来锁存内部控制信号ica<1:l>以产生第二锁存控制信号lca2<1:l>。

命令解码器33可以响应于第一锁存控制信号lca1<1:l>和第二锁存控制信号lca2<1:l>来产生第一内部命令icmd1或第二内部命令icmd2。命令解码器33可以解码第一锁存控制信号lca1<1:l>以产生第一内部命令icmd1。可以使能第一内部命令icmd1来执行预定功能。预定功能可以包括,例如但不限于,控制信号参考电压设置功能、控制信号端接电阻设置功能、芯片选择信号训练进入功能、芯片选择信号训练退出功能、控制信号训练进入功能和控制信号训练退出功能。命令解码器33可以解码第二锁存控制信号lca2<1:l>以产生第二内部命令icmd2。可以使能第二内部命令icmd2来执行预定功能。

比较/输出电路34可以同步于第二分频时钟信号clkf1和第四分频时钟信号clkf2来将第一锁存控制信号lca1<1:l>与第二锁存控制信号lca2<1:l>进行比较,以及可以根据比较结果来从第一内部命令icmd1和第二内部命令icmd2产生第一有效命令vcmd1或第二有效命令vcmd2。如果第一锁存控制信号lca1<1:l>与第二锁存控制信号lca2<1:l>同步于第二分频时钟信号clkf1而具有相同的逻辑电平组合,则比较/输出电路34可以输出第一内部命令icmd1作为第一有效命令vcmd1。如果第一锁存控制信号lca1<1:l>与第二锁存控制信号lca2<1:l>同步于第四分频时钟信号clkf2而具有相同的逻辑电平组合,则比较/输出电路34可以输出第二内部命令icmd2作为第二有效命令vcmd2。在下文中将参照图3来更充分地描述比较/输出电路34的配置和操作。

参照图3,比较/输出电路34可以包括第一比较器341、第二比较器342、第一锁存/输出电路343和第二锁存/输出电路344。

第一比较器341可以同步于第二分频时钟信号clkf1来将第一锁存控制信号lca1<1:l>与第二锁存控制信号lca2<1:l>进行比较以产生第一比较脉冲cp1。第一比较器341可以产生如果同步于第二分频时钟信号clkf1输入的第一锁存控制信号lca1<1:l>和第二锁存控制信号lca2<1:l>具有相同的逻辑电平组合而被使能的第一比较脉冲cp1。在本实施例中,第一比较脉冲cp1的使能意味着脉冲的产生。然而,在一些其他实施例中,被使能的第一比较脉冲cp1可以对应于具有特定逻辑电平的信号。

第二比较器342可以同步于第四分频时钟信号clkf2来将第一锁存控制信号lca1<1:l>与第二锁存控制信号lca2<1:l>进行比较以产生第二比较脉冲cp2。第二比较器342可以产生如果同步于第四分频时钟信号clkf2输入的第一锁存控制信号lca1<1:l>和第二锁存控制信号lca2<1:l>具有相同的逻辑电平组合而被使能的第二比较脉冲cp2。在本实施例中,第二比较脉冲cp2的使能意味着脉冲的产生。然而,在一些其他实施例中,被使能的第二比较脉冲cp2可以对应于具有特定逻辑电平的信号。

第一锁存和输出(锁存/输出)电路343可以响应于第一比较脉冲cp1来从第一内部命令icmd1产生第一有效命令vcmd1。如果第一比较脉冲cp1被使能,则第一锁存/输出电路343可以锁存第一内部命令icmd1以输出被锁存的第一内部命令作为第一有效命令vcmd1。在一个实施例中,例如,第一内部命令icmd1通过解码第一锁存控制信号lca1<1:l>来产生。

第二锁存/输出电路344可以响应于第二比较脉冲cp2来从第二内部命令icmd2产生第二有效命令vcmd2。如果第二比较脉冲cp2被使能,则第二锁存/输出电路344可以锁存第二内部命令icmd2以输出被锁存的第二内部命令作为第二有效命令vcmd2。

参照图4,标志发生电路4可以包括标志提取电路41和标志合成电路42。

标志提取电路41可以响应于第一有效命令vcmd1和第二有效命令vcmd2来产生第一标志tflag1或第二标志tflag2。标志提取电路41可以产生如果第一有效命令vcmd1或第二有效命令vcmd2被使能以执行芯片选择信号训练进入功能而被使能的第一标志tflag1。标志提取电路41可以产生如果第一有效命令vcmd1或第二有效命令vcmd2被使能以执行控制信号训练进入功能而被使能的第二标志tflag2。

标志合成电路42可以响应于第一标志tflag1和第二标志tflag2来产生合成标志tflag_sum。如果第一标志tflag1或第二标志tflag2被使能,则标志合成电路42可以产生合成标志tflag_sum。

参照图5,训练控制电路5可以包括控制信号合成器51、第一选择器52、第二选择器53和输出锁存器54。

控制信号合成器51可以合成第一锁存控制信号lca1<1:l>和第二锁存控制信号lca2<1:l>以产生第一合成控制信号ca_sum1和第二合成控制信号ca_sum2。控制信号合成器51可以合成第一锁存控制信号lca1<1:l>以产生第一合成控制信号ca_sum1。第一合成控制信号ca_sum1可以被产生为具有根据包括在第一锁存控制信号lca1<1:l>中的比特位的逻辑电平组合来设置的逻辑电平。例如,如果包括在第一锁存控制信号lca1<1:l>中的所有比特位具有相同的逻辑电平,则第一合成控制信号ca_sum1可以被设置为具有逻辑“高”电平,而如果包括在第一锁存控制信号lca1<1:l>中的至少一个比特位具有与包括在第一锁存控制信号lca1<1:l>中的其他比特位不同的逻辑电平,则第一合成控制信号ca_sum1可以被设置为具有逻辑“低”电平。控制信号合成器51可以合成第二锁存控制信号lca2<1:l>以产生第二合成控制信号ca_sum2。第二合成控制信号ca_sum2可以被产生为具有根据包括在第二锁存控制信号lca2<1:l>中的比特位的逻辑电平组合来设置的逻辑电平。例如,如果包括在第二锁存控制信号lca2<1:l>中的所有比特位具有相同的逻辑电平,则第二合成控制信号ca_sum2可以被设置为具有逻辑“高”电平,而如果包括在第二锁存控制信号lca2<1:l>中的至少一个比特位具有与包括在第二锁存控制信号lca2<1:l>中的其他比特位不同的逻辑电平,则第二合成控制信号ca_sum2可以被设置为具有逻辑“低”电平。此外,信号的逻辑电平可以与所描述的逻辑电平不同或相反。例如,被描述为具有逻辑“高”电平的信号可以可替代地具有逻辑“低”电平,而被描述为具有逻辑“低”电平的信号可以可替代地具有逻辑“高”电平。

第一选择器52可以响应于第一标志tflag1、第二标志tflag2和第二分频时钟信号clkf1来输出第一锁存芯片选择信号lcs1或第一合成控制信号ca_sum1作为第一选择信号sel1。当第一标志tflag1或第二标志tflag2被使能时,第一选择器52可以同步于第二分频时钟信号clkf1来锁存第一锁存芯片选择信号lcs1或第一合成控制信号ca_sum1以输出被锁存的信号作为第一选择信号sel1。当第一标志tflag1被使能以执行芯片选择信号训练进入功能时,第一选择器52可以同步于第二分频时钟信号clkf1来锁存第一锁存芯片选择信号lcs1以输出被锁存的信号作为第一选择信号sel1。当第二标志tflag2被使能以执行控制信号训练进入功能时,第一选择器52可以同步于第二分频时钟信号clkf1来锁存第一合成控制信号ca_sum1以输出被锁存的信号作为第一选择信号sel1。

第二选择器53可以响应于第一标志tflag1、第二标志tflag2和第四分频时钟信号clkf2来输出第二锁存芯片选择信号lcs2或第二合成控制信号ca_sum2作为第二选择信号sel2。当第一标志tflag1或第二标志tflag2被使能时,第二选择器53可以同步于第四分频时钟信号clkf2来锁存第二锁存芯片选择信号lcs2或第二合成控制信号ca_sum2以输出被锁存的信号作为第二选择信号sel2。当第一标志tflag1被使能以执行芯片选择信号训练进入功能时,第二选择器53可以同步于第四分频时钟信号clkf2来锁存第二锁存芯片选择信号lcs2以输出被锁存的信号作为第二选择信号sel2。当第二标志tflag2被使能以执行控制信号训练进入功能时,第二选择器53可以同步于第四分频时钟信号clkf2来锁存第二合成控制信号ca_sum2以输出被锁存的信号作为第二选择信号sel2。

输出锁存器54可以响应于合成标志tflag_sum、第一锁存芯片选择信号lcs1和第二锁存芯片选择信号lcs2来输出第一选择信号sel1或第二选择信号sel2作为训练结果信号trs。如果第一锁存芯片选择信号lcs1被使能,同时合成标志tflag_sum被使能以执行芯片选择信号训练进入功能或控制信号训练进入功能,则输出锁存器54可以输出第一选择信号sel1作为训练结果信号trs。如果第二锁存芯片选择信号lcs2被使能,同时合成标志tflag_sum被使能,则输出锁存器54可以输出第二选择信号sel2作为训练结果信号trs。

参照图6,图示了由电子工程设计发展联合协会(jedec)标准发布的表格,以示出根据包括在控制信号ca中的比特位ca0~ca13的逻辑电平组合来执行的有效命令的各种功能。有效命令的各种功能可以包括控制信号参考电压设置功能、控制信号端接电阻设置功能、芯片选择信号训练进入功能、芯片选择信号训练退出功能、控制信号训练进入功能和控制信号训练退出功能。包括在控制信号ca中的比特位的数量以及包括在控制信号ca中的比特位的逻辑电平可以根据实施例而被设置为不同。

控制信号参考电压设置功能可以通过以下操作来执行:在训练操作(即,训练模式)期间,设置用来将控制信号ca缓冲在控制信号ca经由其被输入的输入缓冲器(未图示)中的参考电压的电平。可以通过控制信号ca的比特位ca0~ca5来输入逻辑电平组合“h、h、l、h、l、l”以执行控制信号参考电压设置功能,以及设置参考电压所需的信号可以通过控制信号ca的比特位ca6~ca13来输入。用于执行控制信号参考电压设置功能的控制信号ca的比特位ca0~ca5的逻辑电平组合可以根据实施例而被设置为不同。

控制信号端接电阻设置功能可以通过以下操作来执行:在训练操作(即,训练模式)期间,设置与被输入控制信号的焊盘(未图示)连接的端接电阻器的电阻值。可以通过控制信号ca的比特位ca0~ca5来输入逻辑电平组合“h、h、l、h、l、h”以执行控制信号端接电阻设置功能,以及设置端接电阻器的电阻值所需的信号可以通过控制信号ca的比特位ca6~ca13来输入。用于执行控制信号端接电阻设置功能的控制信号ca的比特位ca0~ca5的逻辑电平组合可以根据实施例而被设置为不同。

可以执行芯片选择信号训练进入功能以进入芯片选择信号训练模式。可以通过控制信号ca的比特位ca0~ca6来输入逻辑电平组合“h、h、l、h、h、l、l”以执行芯片选择信号训练进入功能。可以允许控制信号ca的比特位ca7~ca13的任何逻辑电平来执行芯片选择信号训练进入功能,以及在图6的表格中,控制信号ca的比特位ca7~ca13被图示为空白区。用于执行芯片选择信号训练进入功能的控制信号ca的比特位ca0~ca13的逻辑电平组合可以根据实施例而被设置为不同。

可以执行芯片选择信号训练退出功能以结束芯片选择信号训练模式。可以通过控制信号ca的比特位ca0~ca6来输入逻辑电平组合“h、h、l、h、h、l、h”以执行芯片选择信号训练退出功能。可以允许控制信号ca的比特位ca7~ca13的任何逻辑电平来执行芯片选择信号训练退出功能,以及在图6的表格中,控制信号ca的比特位ca7~ca13被图示为空白区。用于执行芯片选择信号训练退出功能的控制信号ca的比特位ca0~ca13的逻辑电平组合可以根据实施例而被设置为不同。

可以执行控制信号训练进入功能以进入控制信号训练模式。可以通过控制信号ca的比特位ca0~ca6来输入逻辑电平组合“h、h、l、h、h、h、l”以执行控制信号训练进入功能。可以允许控制信号ca的比特位ca7~ca13的任何逻辑电平来执行控制信号训练进入功能,以及在图6的表格中,控制信号ca的比特位ca7~ca13被图示为空白区。用于执行控制信号训练进入功能的控制信号ca的比特位ca0~ca13的逻辑电平组合可以根据实施例而被设置为不同。

可以执行控制信号训练退出功能以结束控制信号训练模式。可以通过控制信号ca的比特位ca0~ca6来输入逻辑电平组合“h、h、l、h、h、h、h”以执行控制信号训练退出功能。可以允许控制信号ca的比特位ca7~ca13的任何逻辑电平来执行控制信号训练退出功能,以及在图6的表格中,控制信号ca的比特位ca7~ca13被图示为空白区。用于执行控制信号训练退出功能的控制信号ca的比特位ca0~ca13的逻辑电平组合可以根据实施例而被设置为不同。

在下文中将参照图7来描述根据实施例的半导体器件中与有效命令的功能相对应的操作。

在时间点“t12”处,可以同步于第一分频时钟信号clkr1的上升沿来相反地缓冲被使能为具有逻辑“低”电平的芯片选择信号cs,以及可以将被相反缓冲的芯片选择信号输出作为第一锁存芯片选择信号lcs1。在时间点“t11”处,可以同步于第三分频时钟信号clkr2的上升沿来相反地缓冲被使能为具有逻辑“低”电平的芯片选择信号cs,以及可以将被相反缓冲的芯片选择信号输出为第二锁存芯片选择信号lcs2。

在时间点“t12”处,可以同步于第一分频时钟信号clkr1的上升沿来锁存用于执行第一功能f1的控制信号ca<1:l>的逻辑电平组合,以及第一内部命令icmd1可以被产生为具有控制信号ca<1:l>的被锁存的逻辑电平组合。在时间点“t11”处,可以同步于第三分频时钟信号clkr2的上升沿来锁存用于执行第一功能f1的控制信号ca<1:l>的逻辑电平组合,以及第二内部命令icmd2可以被产生为具有控制信号ca<1:l>的被锁存的逻辑电平组合。

在时间点“t13”处,第一内部命令icmd1和第二内部命令icmd2可以具有相同的逻辑电平组合。这可以意味着在产生第一内部命令icmd1中使用的第一锁存控制信号lca1<1:l>的逻辑电平组合与在产生第二内部命令icmd2中使用的第二锁存控制信号lca2<1:l>的逻辑电平组合相同。因此,可以产生同步于第二分频时钟信号clkf1的上升沿而被使能的第一比较脉冲cp1。第一内部命令icmd1可以通过被使能的第一比较脉冲cp1而被输出为第一有效命令vcmd1。由于第一有效命令vcmd1被产生为具有使能状态,因此可以执行第一功能f1。第一功能f1可以被设置为控制信号参考电压设置功能、控制信号端接电阻设置功能、芯片选择信号训练进入功能、芯片选择信号训练退出功能、控制信号训练进入功能和控制信号训练退出功能中的一种。同步于第四分频时钟信号clkf2的上升沿而产生的第二比较脉冲cp2可以保持禁止状态。

在时间点“t15”处,可以同步于第一分频时钟信号clkr1的上升沿来相反地缓冲被使能为具有逻辑“低”电平的芯片选择信号cs,以及可以将被相反缓冲的芯片选择信号输出作为第一锁存芯片选择信号lcs1。在时间点“t14”处,可以同步于第三分频时钟信号clkr2的上升沿来相反地缓冲被使能为具有逻辑“低”电平的芯片选择信号cs,以及可以将被相反缓冲的芯片选择信号输出为第二锁存芯片选择信号lcs2。

在时间点“t15”处,可以同步于第一分频时钟信号clkr1的上升沿来锁存用于执行第三功能f3的控制信号ca<1:l>的逻辑电平组合,以及第一内部命令icmd1可以被产生为具有控制信号ca<1:l>的被锁存的逻辑电平组合。在时间点“t14”处,可以同步于第三分频时钟信号clkr2的上升沿来锁存用于执行第二功能f2的控制信号ca<1:l>的逻辑电平组合,以及第二内部命令icmd2可以被产生为具有控制信号ca<1:l>的被锁存的逻辑电平组合。

在时间点“t15”处,第一内部命令icmd1可以具有与第二内部命令icmd2不同的逻辑电平组合。在时间点“t16”处,同步于第二分频时钟信号clkf1的上升沿而产生的第一比较脉冲cp1可以保持禁止状态。因此,可以不产生被使能来执行预定功能的第一有效命令vcmd1和第二有效命令vcmd2。

在下文中将参照图8和图9来描述具有前述配置的半导体器件的训练操作。

参照图8,可以执行芯片选择信号训练操作来在时间点“t21”处锁存被使能为具有逻辑“低”电平的芯片选择信号cs,而控制信号ca<1:l>的逻辑电平组合固定不变,以及可以执行芯片选择信号训练操作以从时间点“t22”开始根据训练结果信号trs的逻辑电平来控制芯片选择信号cs的使能时序,所述训练结果信号trs从被锁存的芯片选择信号cs来产生。

参照图9,可以执行控制信号训练操作以在时间点“t31”处,同步于芯片选择信号cs来锁存用于执行第一功能f1的控制信号ca<1:l>的逻辑电平组合,所述芯片选择信号cs以通过训练操作设置的时序来输入,以及可以执行控制信号训练操作以在时间点“t33”处,根据训练结果信号trs的逻辑电平来控制控制信号ca<1:l>的输入时序,所述训练结果信号trs从被锁存的控制信号ca<1:l>来产生。此外,可以执行控制信号训练操作以在时间点“t32”处,同步于芯片选择信号cs来锁存用于执行第三功能f3的控制信号ca<1:l>的逻辑电平组合,所述芯片选择信号cs以通过训练操作设置的时序来输入,以及可以执行控制信号训练操作以在时间点“t34”处根据训练结果信号trs的逻辑电平来控制控制信号ca<1:l>的输入时序,所述训练结果信号trs从被锁存的控制信号ca<1:l>来产生。图9还图示了被输出作为控制信号ca<1:l>的第二功能f2以及第四功能至第六功能f4-f6。图9还图示了可以被输出作为训练结果信号trs的合成控制信号ca_sum<f1>和ca_sum<f3>。

参照图10,根据实施例的半导体器件可以包括输入缓冲器电路81、分频时钟发生电路82、有效命令发生电路83、标志发生电路84、复位脉冲发生电路85、训练控制电路86、输出焊盘87和操作控制电路88。

输入缓冲器电路81可以响应于时钟信号clk、控制信号ca<1:l>和芯片选择信号cs来产生内部时钟信号iclk、内部控制信号ica<1:l>和内部芯片选择信号ics。时钟信号clk可以由设置在半导体器件的外部区域的控制器(未图示)或主机(未图示)提供。控制信号ca<1:l>可以通过传送命令或地址的线(未图示)而被输入至输入缓冲器电路81。控制信号ca<1:l>可以由设置在半导体器件的外部区域的控制器(未图示)或主机(未图示)提供。芯片选择信号cs可以被使能使得半导体器件被选中来执行特定功能。芯片选择信号cs可以由设置在半导体器件的外部区域的控制器(未图示)或主机(未图示)提供。输入缓冲器电路81可以包括缓冲时钟信号clk来产生内部时钟信号iclk的缓冲器(未图示)。输入缓冲器电路81可以包括缓冲控制信号ca<1:l>来产生内部控制信号ica<1:l>的缓冲器(未图示)。输入缓冲器电路81可以包括缓冲芯片选择信号cs来产生内部芯片选择信号ics的缓冲器(未图示)。

分频时钟发生电路82可以从内部时钟信号iclk产生第一分频时钟信号clkr1、第二分频时钟信号clkf1、第三分频时钟信号clkr2和第四分频时钟信号clkf2。第一分频时钟信号至第四分频时钟信号clkr1、clkf1、clkr2和clkf2可以被产生为内部时钟信号iclk的2分频信号。即,第一分频时钟信号至第四分频时钟信号clkr1、clkf1、clkr2和clkf2可以被产生为具有为内部时钟信号iclk的周期时间二倍的周期时间。在一些实施例中,第一分频时钟信号至第四分频时钟信号clkr1、clkf1、clkr2和clkf2可以被产生为内部时钟信号iclk的“n”分频信号(其中,“n”表示大于3的自然数)。第一分频时钟信号clkr1和第三分频时钟信号clkr2可以同步于内部时钟信号iclk的上升沿来产生,而第二分频时钟信号clkf1和第四分频时钟信号clkf2可以同步于内部时钟信号iclk的下降沿来产生。第一分频时钟信号clkr1的相位可以被设置为领先第二分频时钟信号clkf1的相位90度。第二分频时钟信号clkf1的相位可以被设置为领先第三分频时钟信号clkr2的相位90度。第三分频时钟信号clkr2的相位可以被设置为领先第四分频时钟信号clkf2的相位90度。虽然在本实施例中第一分频时钟信号至第四分频时钟信号clkr1、clkf1、clkr2和clkf2之间的相位差被设置为90度,但是第一分频时钟信号至第四分频时钟信号clkr1、clkf1、clkr2和clkf2之间的相位差可以根据实施例而被设置为不同。

有效命令发生电路83可以同步于第一分频时钟信号至第四分频时钟信号clkr1、clkf1、clkr2和clkf2,从内部控制信号ica<1:l>和内部芯片选择信号ics产生第一锁存控制信号lca1<1:l>、第二锁存控制信号lca2<1:l>、第一锁存芯片选择信号lcs1、第二锁存芯片选择信号lcs2、第一有效命令vcmd1和第二有效命令vcmd2。有效命令发生电路83可以同步于第一分频时钟信号clkr1来锁存内部芯片选择信号ics以产生第一锁存芯片选择信号lcs1。有效命令发生电路83可以同步于第三分频时钟信号clkr2来锁存内部芯片选择信号ics以产生第二锁存芯片选择信号lcs2。有效命令发生电路83可以同步于第一分频时钟信号clkr1和第一锁存芯片选择信号lcs1来锁存内部控制信号ica<1:l>以产生第一锁存控制信号lca1<1:l>。有效命令发生电路83可以同步于第三分频时钟信号clkr2和第二锁存芯片选择信号lcs2来锁存内部控制信号ica<1:l>以产生第二锁存控制信号lca2<1:l>。如果第一锁存控制信号lca1<1:l>和第二锁存控制信号lca2<1:l>具有相同的逻辑电平组合,则有效命令发生电路83可以同步于第二分频时钟信号clkf1来产生第一有效命令vcmd1。如果第一锁存控制信号lca1<1:l>和第二锁存控制信号lca2<1:l>具有相同的逻辑电平组合,则有效命令发生电路83可以同步于第四分频时钟信号clkf2来产生第二有效命令vcmd2。如果在内部时钟信号iclk的两个周期内,内部控制信号ica<1:l>在逻辑电平组合没有任何变化的情况下,同步于内部芯片选择信号ics而被输入至有效命令发生电路83,则有效命令发生电路83可以产生用于执行预定功能的第一有效命令vcmd1或第二有效命令vcmd2。在本实施例中,如果在内部时钟信号iclk的两个周期内,内部控制信号ica<1:l>在逻辑电平组合没有任何变化的情况下,同步于内部芯片选择信号ics而被输入至有效命令发生电路83,则可以产生被使能的第一有效命令vcmd1和第二有效命令vcmd2。在一些实施例中,即使在内部时钟信号iclk的两个周期内,内部控制信号ica<1:l>在逻辑电平组合没有任何变化的情况下被输入至有效命令发生电路83而不管内部芯片选择信号ics如何,也可以产生第一有效命令vcmd1和第二有效命令vcmd2。被使能的第一有效命令vcmd1和第二有效命令vcmd2的逻辑电平可以根据实施例而被设置为不同。

标志发生电路84可以响应于第一有效命令vcmd1和第二有效命令vcmd2来产生标志tflag。标志发生电路84可以产生如果第一有效命令vcmd1或第二有效命令vcmd2被使能以执行预定功能而被使能的标志tflag。例如,标志发生电路84可以产生如果第一有效命令vcmd1或第二有效命令vcmd2被使能以执行控制信号训练进入功能而被使能的标志tflag。被使能的标志tflag的逻辑电平可以根据实施例而被设置为不同。

复位脉冲发生电路85可以响应于内部芯片选择信号ics来产生复位脉冲r_pul。复位脉冲发生电路85可以产生如果内部芯片选择信号ics的逻辑电平改变而被使能的复位脉冲r_pul。例如,复位脉冲发生电路85可以产生在内部芯片选择信号ics的电平从逻辑“高”电平改变为逻辑“低”电平的时间点处被使能的复位脉冲r_pul。复位脉冲r_pul的使能意味着脉冲的产生。然而,根据实施例,被使能的复位脉冲r_pul可以对应于具有特定逻辑电平的信号。

训练控制电路86可以响应于标志tflag和复位脉冲r_pul来从第一锁存控制信号lca1<1:l>、第二锁存控制信号lca2<1:l>、第一锁存芯片选择信号lcs1和第二锁存芯片选择信号lcs2产生训练结果信号trs。如果标志tflag通过执行控制信号训练进入功能而被使能,则训练控制电路86可以从第一锁存控制信号lca1<1:l>或第二锁存控制信号lca2<1:l>产生训练结果信号trs。可以执行控制信号训练进入功能以通过感测第一锁存控制信号lca1<1:l>或第二锁存控制信号lca2<1:l>的逻辑电平组合来控制控制信号ca<1:l>的输入时序,所述第一锁存控制信号lca1<1:l>或第二锁存控制信号lca2<1:l>同步于被训练的芯片选择信号cs被使能的时间点而被输出作为训练结果信号trs。如果复位脉冲r_pul被使能,则训练控制电路86可以初始化训练结果信号trs。由复位脉冲r_pul初始化的训练结果信号trs的逻辑电平可以根据实施例而被设置为不同。训练控制电路86可以通过输出焊盘87来输出训练结果信号trs。在一些实施例中,输出焊盘87可以使用经由其数据被输出的焊盘来实现。

操作控制电路88可以接收第一有效命令vcmd1和第二有效命令vcmd2以执行预定功能。由第一有效命令vcmd1和第二有效命令vcmd2执行的预定功能可以包括,例如但不限于,控制信号参考电压设置功能、控制信号端接电阻设置功能、芯片选择信号训练进入功能、芯片选择信号训练退出功能、控制信号训练进入功能和控制信号训练退出功能。控制信号参考电压设置功能可以通过以下操作来执行:在训练操作期间,设置用来将控制信号ca<1:l>缓冲在控制信号ca<1:l>经由其被输入的输入缓冲器(未图示)中的参考电压的电平。控制信号端接电阻设置功能可以通过以下操作来执行:在训练操作期间,设置与被输入控制信号的焊盘(未图示)连接的端接电阻器的电阻值。可以执行芯片选择信号训练进入功能以进入芯片选择信号训练模式,以及可以执行芯片选择信号训练退出功能以结束芯片选择信号训练模式。可以执行控制信号训练进入功能以进入控制信号训练模式,以及可以执行控制信号训练退出功能以结束控制信号训练模式。虽然在本实施例中,第一有效命令vcmd1和第二有效命令vcmd2中的每个被图示和描述为单个信号,但是第一有效命令vcmd1和第二有效命令vcmd2中的每个可以根据实施例而被实现为包括与不同功能相对应的多个信号。

参照图11,训练控制电路86可以包括控制信号合成器861和输出锁存器862。

控制信号合成器861可以合成第一锁存控制信号lca1<1:l>和第二锁存控制信号lca2<1:l>以产生第一合成控制信号ca_sum1和第二合成控制信号ca_sum2。控制信号合成器861可以合成第一锁存控制信号lca1<1:l>以产生第一合成控制信号ca_sum1。第一合成控制信号ca_sum1可以被产生为具有根据包括在第一锁存控制信号lca1<1:l>中的比特位的逻辑电平组合来设置的逻辑电平。例如,如果包括在第一锁存控制信号lca1<1:l>中的所有比特位具有相同的逻辑电平,则第一合成控制信号ca_sum1可以被设置为具有逻辑“高”电平,而如果包括在第一锁存控制信号lca1<1:l>中的至少一个比特位具有与包括在第一锁存控制信号lca1<1:l>中的其他比特位不同的逻辑电平,则第一合成控制信号ca_sum1可以被设置为具有逻辑“低”电平。控制信号合成器861可以合成第二锁存控制信号lca2<1:l>以产生第二合成控制信号ca_sum2。第二合成控制信号ca_sum2可以被产生为具有根据包括在第二锁存控制信号lca2<1:l>中的比特位的逻辑电平组合来设置的逻辑电平。例如,如果包括在第二锁存控制信号lca2<1:l>中的所有比特位具有相同的逻辑电平,则第二合成控制信号ca_sum2可以被设置为具有逻辑“高”电平,而如果包括在第二锁存控制信号lca2<1:l>中的至少一个比特位具有与包括在第二锁存控制信号lca2<1:l>中的其他比特位不同的逻辑电平,则第二合成控制信号ca_sum2可以被设置为具有逻辑“低”电平。

输出锁存器862可以响应于标志tflag、第一锁存芯片选择信号lcs1和第二锁存芯片选择信号lcs2来输出第一合成控制信号ca_sum1或第二合成控制信号ca_sum2作为训练结果信号trs。如果第一锁存芯片选择信号lcs1被使能,同时标志tflag被使能以执行控制信号训练进入功能,则输出锁存器862可以输出第一合成控制信号ca_sum1作为训练结果信号trs。如果第二锁存芯片选择信号lcs2被使能,同时标志tflag被使能,则输出锁存器862可以输出第二合成控制信号ca_sum2作为训练结果信号trs。如果复位脉冲r_pul被使能,则输出锁存器862可以初始化训练结果信号trs使得训练结果信号trs具有预定逻辑电平。被初始化的训练结果信号trs的逻辑电平可以根据实施例而被设置为不同。

在下文中将参照图12来描述具有前述配置的半导体器件的控制信号训练操作。

在时间点“t41”处,可以同步于芯片选择信号cs来锁存具有用于第一功能f1的逻辑电平组合的控制信号ca<1:l>,所述芯片选择信号cs以由训练操作设置的时序来使能和输入。在具有用于第一功能f1的逻辑电平组合的控制信号ca<1:l>被锁存之后,被锁存的控制信号ca<1:l>可以被合成以提供合成控制信号ca_sum<f1>。在时间点“t41”处,可以产生由电平从逻辑“高”电平改变为逻辑“低”电平的芯片选择信号cs使能的复位脉冲r_pul,以及训练结果信号trs可以被复位脉冲r_pul初始化为具有预定电平。在时间点“t42”处,可以输出合成控制信号ca_sum<f1>作为训练结果信号trs,所述训练结果信号trs用于控制控制信号ca<1:l>的输入时序。

在时间点“t43”处,可以同步于芯片选择信号cs来锁存具有用于第三功能f3的逻辑电平组合的控制信号ca<1:l>,所述芯片选择信号cs以由训练操作设置的时序来使能和输入。在具有用于第三功能f3的逻辑电平组合的控制信号ca<1:l>被锁存之后,被锁存的控制信号ca<1:l>可以被合成以提供合成控制信号ca_sum<f3>。在时间点“t43”处,可以产生由电平从逻辑“高”电平改变为逻辑“低”电平的芯片选择信号cs使能的复位脉冲r_pul,以及训练结果信号trs可以被复位脉冲r_pul初始化为具有预定电平。在时间点“t44”处,可以输出合成控制信号ca_sum<f3>作为训练结果信号trs,所述训练结果信号trs用于控制控制信号ca<1:l>的输入时序。图12还图示了具有用于第二功能f2和第四功能f4的逻辑电平组合的控制信号ca<1:l>。

如上所述,根据实施例的半导体器件可以根据在芯片选择信号cs的电平转换发生时产生的复位脉冲r_pul来初始化训练结果信号trs,使得训练结果信号trs具有预定电平。因此,当具有用于执行不同功能的不同逻辑电平组合的控制信号ca<1:l>被输入时,半导体器件可以执行控制信号ca<1:l>的训练操作,而不训练芯片选择信号cs。结果,可以高速地执行具有各种逻辑电平组合的控制信号ca<1:l>的训练操作。此外,由于仅使用用于产生复位脉冲r_pul的电路来执行具有各种逻辑电平组合的控制信号ca<1:l>的训练操作,因此可以减小半导体器件的布局面积。

参照图1和图10描述的半导体器件中的至少一个可以应用于包括存储系统、图形系统、计算系统或移动系统等的电子系统。例如,如图13所述,根据一个实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003以及输入和输出(输入/输出)(i/o)接口1004。

根据由存储器控制器1002产生的控制信号,数据储存电路1001可以储存从存储器控制器1002输出的数据或者可以读取储存的数据并将其输出至存储器控制器1002。数据储存电路1001可以包括关于图1和图10中所示或讨论的半导体器件中的至少一个。数据储存电路1001可以包括即使在电源中断时也可以保留其储存的数据的非易失性存储器。非易失性存储器可以是快闪存储器,诸如nor型快闪存储器或nand型快闪存储器、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋转移转矩随机存取存储器(sttram)、磁性随机存取存储器(mram)等。

存储器控制器1002可以通过i/o接口1004接收从外部设备(例如,主机设备)输出的命令,以及可以解码从主机设备输出的命令以控制用于将数据输入数据储存电路1001或缓冲存储器1003的操作或用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。虽然图13图示了具有单个块的存储器控制器1002,但是存储器控制器1002可以包括用于控制包括非易失性存储器的数据储存电路1001的一个控制器以及用于控制包括易失性存储器的缓冲存储器1003的另一个控制器。

缓冲存储器1003可以临时储存由存储器控制器1002处理的数据。即,缓冲存储器1003可以临时储存从数据储存电路1001输出的数据或要输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取储存的数据并将其输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器,诸如动态随机存取存储器(dram)、移动dram或静态随机存取存储器(sram)。

i/o接口1004可以将存储器控制器1002物理地和电连接到外部设备(即,主机)。因此,存储器控制器1002可以通过i/o接口1004接收从外部设备(即,主机)供应的控制信号和数据,以及可以通过i/o接口1004将从存储器控制器1002产生的数据输出到外部设备(即,主机)。即,电子系统1000可以通过i/o接口1004与主机通信。i/o接口1004可以包括诸如通用串行总线(usb)、多媒体卡(mmc)、外围组件互连快速(pci-e)、串行附件scsi(sas)、串行at附件(sata)、并行at附件(pata)、小型计算机系统接口(scsi)、增强型小型设备接口(esdi)和集成驱动电路(ide)的各种接口协议中的任意一种。

电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态盘(ssd)、usb存储器、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(微型sd)卡、安全数字大容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式多媒体卡(emmc)、紧凑型闪存(cf)卡等。

如上所述,根据一个实施例的半导体器件可以从在时钟信号的至少两个周期内有效地输入的控制信号产生有效命令。因此,甚至在半导体器件的高操作速度下,也可以稳定地实现有效命令的各种功能。

此外,半导体器件可以根据同步于芯片选择信号而产生的复位脉冲来复位训练结果信号,以高速执行控制信号的训练操作。

此外,半导体器件可以在没有任何附加电路的情况下,仅使用脉冲发生电路来执行逻辑电平组合连续改变的控制信号的各种训练操作。因此,可以减小半导体器件的布局面积。

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