用于存储器操作条件改变的方法和设备与流程

本发明大体上涉及一种用于改变存储器装置的操作条件的方法和设备。

背景技术：

例如芯片上系统(soc)装置等半导体装置常常需要在低电力模式中工作以节省能量，或在高性能模式中工作以实现每秒最大数目的操作。嵌入式存储器常常为用于性能和电力消耗的soc芯片的主要限制性组件中的一者。低电力操作常常涉及减小soc芯片的电源电压，而高性能操作常常需要增加电源电压(vdd过驱动)。然而，减小或增加存储器中的电源电压可导致读取或写入存储器内容时发生功能故障。

技术实现要素：

在一种实施方式中，一种操作存储器装置的方法包括：

当所述存储器装置正在包括供应到所述存储器装置的第一存储器单元和所述存储器装置的第二存储器单元两者的第一电源电压的第一操作条件下操作且所述存储器装置处于第一操作频率时，将数据写入到所述第一存储器单元和所述第二存储器单元两者中；

在所述写入之后，当所述存储器装置正在所述第一操作条件下操作时从所述第一存储器单元以及从所述第二存储器单元读取所述数据，其中当第一反馈偏压电压正提供到所述第一存储器单元的第一导电类型的晶体管且第二反馈偏压电压正提供到所述第二存储器单元的所述第一导电类型的晶体管时执行所述读取，所述第一反馈偏压电压不同于所述第二反馈偏压电压；

将从所述第一存储器单元读取的所述数据与从所述第二存储器单元读取的所述数据进行比较；

基于所述比较确定所述存储器装置的第二操作条件的可行性，其中所述第二操作条件与所述第一操作条件的不同之处在于由与到所述存储器装置的存储器单元的所述第一电源电压不同的电源电压和与所述第一操作频率不同的操作频率组成的群组中的至少一者；以及

如果确定为可行的，在所述第二操作条件下操作所述存储器装置，其中操作所述存储器装置包括在所述第二操作条件中读取数据和将数据写入到所述第一存储器单元。

在一些实施方式中，所述写入和读取进一步包括：

在针对所述第一存储器单元和所述第二存储器单元两者的相同地址处将所述数据写入到所述存储器装置的所述第一存储器单元和所述第二存储器单元两者；以及

在所述相同地址处从所述存储器装置的所述第一存储器单元和所述第二存储器单元两者读取所述数据。

在一些实施方式中，所述第一存储器单元和所述第二存储器单元耦合到一组相同字线，一组相同读出放大器控制信号和一组相同写入控制信号。

在一些实施方式中，所述确定进一步包括：

确定是否从所述第一存储器单元读取的所述数据与从所述第二存储器单元读取的所述数据匹配；

作为来自所述确定的匹配的结果，递增第一寄存器中的第一计数；

如果所述第一计数大于第一预定数目，验证所述存储器装置的所述第二操作条件；

基于所述验证将所述第一操作条件转变到所述第二操作条件；以及

作为进入所述第二操作条件的结果，复位所述第一计数。

在一些实施方式中，所述方法进一步包括：

确定是否从所述第一存储器单元读取的所述数据与从所述第二存储器单元读取的所述数据失配；

作为从所述确定发现的失配的结果，设定指示所述存储器装置转变到所述第二操作条件的可预测故障条件的旗标。

在一些实施方式中，所述方法进一步包括：

其中在所述第二操作条件处操作包括在比所述第一电源电压低的电源电压处操作。

在一些实施方式中，在所述第一操作条件和所述第二操作条件处操作包括在施加到所述存储器装置的相同操作频率处操作。

在一些实施方式中，在所述第二操作条件处操作包括在比所述第一操作频率高的操作频率处操作。

在一些实施方式中，在所述第一操作条件和所述第二操作条件处操作包括以施加到所述存储器装置的所述第一电源电压操作。

在一种实施方式中，一种半导体装置包括：

存储器装置的第一存储器单元，其包括用于对第一导电类型的晶体管施加偏压的第一反馈偏压端，

所述存储器装置的第二存储器单元，其包括用于对所述第一导电类型的晶体管施加偏压的第二反馈偏压端；

数据输入，其经耦合以同时将数据写入到所述第一存储器单元和所述第二存储器单元；

反馈偏压产生器，其包括第一输出以将反馈偏压电压提供到所述第一反馈偏压端，和第二输出以将反馈偏压电压提供到所述第二反馈偏压端，其中所述反馈偏压产生器能够同时将不同反馈偏压电压提供到所述第一反馈偏压端和所述第二反馈偏压端；

控制单元，其包括电路，所述控制单元包括：

第一输出，其耦合到所述反馈偏压产生器以控制提供到所述第二反馈偏压端的所述反馈偏压电压；

比较电路，其包括第一比较器输入、第二比较器输入和匹配输出，所述第一比较器输入可操作地耦合到所述第一存储器单元的数据输出，所述第二比较器输入可操作地耦合到所述第二存储器单元的数据输出，所述匹配输出提供所述第一比较器输入和所述第二比较器输入处接收的数据是否匹配的确定；

第二输出，其用以从与操作条件参数相关联的多个操作条件参数值提供所述存储器装置的操作条件参数值，其中所述操作条件参数包括由提供到所述存储器装置的电源电压、所述存储器装置的操作频率组成的群组中的一者，其中由所述第二输出指示的所述操作条件参数值取决于所述比较电路比较在读取操作期间来自所述第一存储器单元和所述第二存储器单元的数据的所述匹配输出，其中提供到所述第一反馈偏压端的反馈偏压电压不同于提供到所述第二反馈偏压端的反馈偏压电压。

在一些实施方式中，所述控制单元进一步包括：

第一状态指示符，其中所述第一状态指示符在通电时设定成第一状态；

其中所述第一状态指示符响应于所述匹配输出提供所述第一比较器输入处接收的所述数据和所述第二比较器输入处接收的所述数据不匹配的确定而改变到第二状态。

在一些实施方式中：

第一操作条件参数值指示第一操作条件，且第二操作条件参数值指示第二操作条件；

所述第一操作条件包括提供到所述存储器装置的第一电源电压；以及

所述第二操作条件包括提供到所述存储器装置的不同于所述第一电源电压的第二电源电压。

在一些实施方式中：

第一操作条件参数值指示第一操作条件，且第二操作条件参数值指示第二操作条件；

所述第一操作条件包括提供到所述存储器装置的第一操作频率；以及

所述第二操作条件包括提供到所述存储器装置的不同于所述第一操作频率的第二操作频率。

在一些实施方式中，所述控制单元进一步包括：

第一计数器，其具有输入，其中所述第一计数器的所述输入耦合到所述比较电路的所述匹配输出，其中当所述匹配输出具有指示所述第一比较器输入处接收的所述数据和所述第二比较器输入处接收的所述数据匹配的值时，所述第一计数器递增；

其中当所述匹配输出具有指示所述第一比较器输入处接收的所述数据和所述第二比较器输入处接收的所述数据失配的值时，所述第一计数器复位。

在一些实施方式中，当所述第一计数器的计数大于预定数目时，所述控制单元改变所述操作条件参数值。

在一些实施方式中，所述控制单元进一步包括：

计数器，其具有输入，其中所述计数器的所述输入耦合到所述比较电路的所述匹配输出，其中当所述匹配输出具有指示所述第一比较器输入处接收的所述数据和从所述第二比较器输入接收的所述数据失配的值时，所述计数器递增；

其中当所述匹配输出具有指示所述第一比较器输入处接收的所述数据和所述第二比较器输入处接收的所述数据匹配的值时，所述计数器复位。

在一些实施方式中，所述控制单元能够提供各自与操作条件参数相关联的第一操作条件参数值和第二操作条件参数值，所述操作条件参数包括提供到所述第一和第二存储器单元的电源电压，其中所述第一操作条件参数值指示不同于由所述第二操作条件参数值指示的电源电压的第一电源电压，其中所述电源电压基于来自所述第一存储器单元的第一数据输出和来自所述第二存储器单元的第二数据输出的比较匹配从所述第一电源电压转变到由所述第二操作条件参数值指示的所述电源电压。

在一些实施方式中，所述控制单元能够提供各自与操作条件参数相关联的第一操作条件参数值和第二操作条件参数值，所述操作条件参数包括提供到所述第一和第二存储器单元的操作频率，其中所述第一操作条件参数值指示不同于由所述第二操作条件参数值指示的第二操作频率的第一操作频率，其中所述操作频率基于来自所述第一存储器单元的第一数据输出和来自所述第二存储器单元的第二数据输出的比较匹配从所述第一操作频率转变到所述第二操作频率。

在一些实施方式中，所述半导体装置进一步包括：

延迟单元，其耦合于所述第二比较器输入与来自所述第二存储器单元的所述数据输出之间，其中所述延迟单元使从所述第二存储器单元的所述数据输出提供到所述第二比较器输入的数据相对于从所述第一存储器单元的所述数据输出提供到所述第一比较器输入的数据延迟一延迟时间。

在一些实施方式中，所述控制单元进一步包括：

状态寄存器，其针对每一操作条件参数值提供与所述操作条件参数值相关联的指示发生失配的指示，所述失配由所述比较电路比较读取操作期间来自所述第一存储器单元和所述第二存储器单元的数据所指示，其中在用以确定与所述操作条件参数值相关联的操作条件的可行性的测试期间，提供到所述第一反馈偏压端的反馈偏压电压不同于提供到所述第二反馈偏压端的反馈偏压电压。

附图说明

本发明为借助于例子示出并且不受附图的限制，在附图中类似标记指示类似元件。为简单和清晰起见示出各图中的元件，并且这些元件未必按比例绘制。

图1以框图形式示出根据本发明的一个实施例的具有嵌入式存储器系统的半导体装置。

图2以框图形式示出根据本发明的一个实施例的图1的嵌入式存储器。

图3以示意图形式示出根据本发明的一个实施例的图2的嵌入式存储器的一部分。

图4以框图形式示出根据本发明的一个实施例的图1的控制单元。

图5以框图形式示出根据本发明的一个实施例的图4的控制单元的一部分的实施例。

图6以框图形式示出根据本发明的一个实施例的图4的控制单元的另一部分的实施例。

图7、8和9以流程图形式示出图1的半导体装置系统内的操作。

图10以线形图形式示出根据本发明的一个实施例来自图2的嵌入式存储器的模拟的经论证结果。

具体实施方式

在例如芯片上系统(soc)芯片等具有嵌入式存储器的半导体装置中，低电力操作常常涉及减小电压以节省电力。降低电压会降低cmos逻辑电路的操作速度。减小sram存储器中的电压可导致读取或写入存储器内容时发生功能故障。此类型的电压敏感功能故障主要由经添加以解决装置变化和芯片的老化效应所导致的不确定性的局部和全局sram位单元变化及设计容限驱动。除低电力要求外，嵌入式芯片上sram还常常限制soc芯片的总体性能。因为存储器存取是soc操作中的关键时序路径中的一者且必须在存储器模块内部添加大量时序容限以解决上文所提及的不确定性，所以为解决这些挑战，常规的做法是经由单独电源电压调整器对存储器阵列供电，同时经由电源电压可降低的不同电压调整器对soc的其余部分供电。用于sram的专门电源电压调整器可在低电力模式中保持高于最小电压电平，或可在其标称值以上过驱动以实现高性能。这些常规设计方法增加系统复杂性和成本，且防止伴随最小性能惩罚的最佳电力减少和/或伴随最小电力惩罚的性能促进。

在本发明的一个实施例中，提供一种方法：当存储器装置正在包括供应到存储器装置的第一存储器单元和存储器装置的第二存储器单元两者的第一电源电压的第一操作条件下操作且存储器装置处于第一操作频率时，将数据写入到第一存储器单元和第二存储器单元两者中，其中当第一存储器单元的第一反馈偏压电压处于第一电压值且第二存储器单元的第二反馈偏压电压处于不同于第一电压值的第二电压值时执行所述写入；在所述写入之后，当存储器装置正在第一操作条件下操作时从第一存储器单元以及从第二存储器单元读取数据，其中当第一存储器单元的第一反馈偏压电压处于第三电压值且第二存储器单元的第二反馈偏压电压处于不同于第一电压值的第四电压值时执行所述读取；将从第一存储器单元读取的数据与从第二存储器单元读取的数据比较；基于所述比较确定存储器装置的第二操作条件的可行性，其中第二操作条件与第一操作条件的不同之处在于由与到存储器装置的存储器单元的第一电源电压不同的电源电压和与第一操作频率不同的操作频率组成的群组中的至少一者；以及如果确定可行，那么在第二操作条件下操作存储器装置，其中所述操作包括在第二操作条件下读取数据和将数据写入到第一存储器单元。所述方法可通过以下操作进一步实行：确定从第一存储器单元读取的数据与从第二存储器单元读取的数据匹配还是失配；作为来自所述确定的匹配或失配的结果递增第一计数并将其存储在第一寄存器中或递增第二计数并将其存储在第二寄存器中；以及在第一计数大于第一预定数目的情况下验证存储器装置的第二操作条件；基于所述验证从第一操作条件转变到第二操作条件；以及作为进入第二操作条件的结果复位第一计数；或在第二计数大于第二预定数目的情况下使存储器装置的第二操作条件无效；设定指示存储器装置进入第二操作条件的可预测故障条件的旗标；作为使第二操作条件无效的结果复位第一计数；其中第一和第二预定数目为可编程的。操作条件从第一操作条件改变到第二操作条件的一个例子为在第一操作频率施加到存储器装置的情况下在比第一电源电压低的电源电压值处操作。另一例子为在第一电源电压施加到存储器装置的情况下在比第一操作频率高的操作频率处操作。或第三例子为在比第一电源电压低的电源电压值处且在比第一操作频率低的操作频率处操作存储器装置。

在本发明的另一实施例中，提供一种半导体装置，所述半导体装置包括：存储器装置的第一存储器单元，其包括用于对第一导电类型的晶体管施加偏压的第一反馈偏压端；存储器装置的第二存储器单元，其包括用于对第一导电类型的晶体管施加偏压的第二反馈偏压端；数据输入，其经耦合以同时将数据写入到第一存储器单元和第二存储器单元；反馈偏压产生器，其包括第一输出以将反馈偏压电压提供到第一反馈偏压端，和第二输出以将反馈偏压电压提供到第二反馈偏压端，其中反馈偏压产生器可同时将不同反馈偏压提供到第一反馈偏压端和第二反馈偏压端。半导体装置包括控制单元，所述控制单元包括电路，所述控制单元包括：第一输出，其耦合到反馈偏压产生器以控制提供到第二反馈偏压端的反馈偏压电压；比较电路，其包括第一比较器输入、第二比较器输入和匹配输出，所述第一比较器输入可操作地耦合到第一存储器单元的数据输出，所述第二比较器输入可操作地耦合到第二存储器单元的数据输出，所述匹配输出提供第一比较器输入和第二比较器输入处接收的数据是否匹配的确定；所述控制单元还包括第二输出以从与操作条件参数相关联的多个操作条件参数值提供存储器装置的操作条件参数值，其中所述操作条件参数包括由提供到存储器装置的电源电压、存储器装置的操作频率组成的群组中的一者，其中由第二输出指示的操作条件参数值取决于比较电路比较读取操作期间来自第一存储器单元和第二存储器单元的数据的输出，其中提供到第一反馈偏压端的反馈偏压电压不同于提供到第二反馈偏压端的反馈偏压电压。

图1以框图形式示出根据本发明的一个实施例的半导体装置100。半导体装置100包括处理器102、存储器104、控制单元106、电压调节器108和反馈偏压产生器110。存储器104可为sram、dram、快闪nvm(非易失性存储器)或其它类型的存储器装置。然而，对于本文的论述，将假定其为sram。存储器104耦合到处理器102、控制单元106、电压调节器108和反馈偏压产生器110。存储器104可嵌入在半导体装置100内，或在单独芯片实施例可定位在外部。控制单元106可位于处理器102内或可位于存储器104内。存储器104、处理器102和控制单元106可在相同电力供应范围内，或可位于不同电力供应范围内。存储器104与处理器102通信数据、地址和控制以允许处理器102读取或写入存储器104中的数据。存储器104从电压调节器108接收电源电压vddm，以及从反馈偏压产生器110接收逆向反馈偏压或前向反馈偏压rbb1/rbb2。电源电压vddm值和反馈偏压或正向偏压电压值由控制单元106响应于由处理器102或由控制单元106发布的操作条件命令来控制。

存储器104将至少两个数据输出bit[63]和mbit提供到控制单元106。bit[63]可为数据输出位中的任一者，且数据输出mbit(存储器监视器位)将实时信息提供到控制单元106以实现每一存储器存取循环中存储器操作条件(电源电压、操作频率等)改变的可行性。控制单元106将改变电源电压、反馈偏压电压和操作时钟频率的命令提供到存储器104。控制单元106还将至少一个控制输出‘enable’提供到存储器104以启用或停用输出mbit提供存储器操作条件改变可行性信息的功能。预测存储器操作条件改变的可行性的此功能是每裸片唯一的，且可经由来自处理器102的mvfctrl(存储器电压和频率控制)信号编程，以允许半导体装置100在其最佳条件下操作，以实现较低电源电压值的情况下的低电力或较高时钟频率值的情况下的高性能中的任一者。

将参考图2-9更详细描述图1的操作。图2以框图形式示出根据本发明的一个实施例的图1的存储器104。存储器104包括多个存储器单元240-248。行解码器/字线驱动器220、列解码器/多路复用器控制逻辑和读出放大器控制逻辑230-238耦合到所有存储器单元。每一存储器单元包括多个位单元阵列210-218，且提供bit[0]-bit[63]范围内的数据输入/输出位。

存储器单元中的至少一者用作具有特殊输出mbit的“电压和频率监视器(vfm)”存储器单元。为简单起见，存储器单元248示出为vfm存储器单元，且其可与存储器单元246成对以共享相同数据输入。vfm存储器单元248和存储器单元246物理上邻接，这意味着两个存储器单元的物理布局边界物理上连接。物理上邻接的存储器单元可共享相同字线、读出放大器控制信号和写入启用控制信号。此使得数据输入的连接对于两个存储器单元都更容易。在另一实施例中，vfm存储器单元和存储器单元246可物理上分离，其中其可放置在存储器装置内的不同位置处。所述多个存储器单元240-246接收第一逆向反馈偏压电压输入作为rbb1204，然而vfm存储器单元248接收第二逆向反馈偏压电压输入作为rbb2。在一个实施例中，存储器单元240-246和vfm存储器单元248接收相同电源电压vddm，且第一逆向反馈偏压电压输入rbb1耦合到所述多个位单元阵列210-216，且第二逆向反馈偏压电压输入rbb2耦合到vfm位单元阵列218。如图2中所示出的数据输入din[63]250同时且在相同地址位置中分别耦合到存储器单元246的第一数据输入以将数据写入到存储器单元246，以及耦合到vfm存储器单元248的第二数据输入以将数据写入到vfm存储器单元。分别地，存储器单元246具有数据输出bit[63]，且vfm存储器单元具有数据输出mbit。在另一实施例中，第一逆向反馈偏压电压输入rbb1耦合到存储器单元240-246，且第二逆向反馈偏压电压输入rbb2耦合到vfm存储器单元248，使得逆向反馈偏压电压输入rbb1/rbb2也耦合到列多路复用器晶体管和读出放大器晶体管。将反馈偏压施加到位单元阵列对存储器单元的操作行为的影响在下文进一步论述。在其它实施例中，存储器可具有其它配置、其它装置和/或通过其它方式存取。并且在其它实施例中，存储器单元可以不同存取电路不同地配置。此外，存储器单元可具有不同大小。

图3以示意形式示出根据本发明的一个实施例的位单元阵列210-218中的位单元晶体管的反馈偏压端。‘back_n’网(也被称为p阱紧结)和‘back_p’网(也被称为n阱紧结)分别是用于nmosfet晶体管和pmosfet晶体管的反馈偏压连接端。通过耦合反馈偏压端上的电压电势rbb1/rbb2，可以某一方式修改nmosfet/pmosfet晶体管的电流导电行为(修改为较强或较弱)以在vddm值的一定范围内模仿(模拟)电源电压改变对存储器电路的影响。在一个实施例中，为了模拟低电压写入操作，rbb2电压值(第二存储器单元的第二反馈偏压电压处于第二电压值)为负且低于rbb1电压值(第一存储器单元的第一反馈偏压电压处于第一电压值)，这增加vfm位单元阵列218中nmosfet晶体管的阈值电压。因此，在相同电源电压施加到位单元阵列216和vfm位单元阵列218两者的情况下，vfm位单元阵列218中位单元的nmosfet传递晶体管310和312的电流导电强度比位单元阵列216中位单元nmosfet传递晶体管的电流导电强度弱。此使得相同电源电压处的位单元写入操作更困难。此方式等效于将较低电源电压施加到vfm位单元阵列218，同时保持rbb2电压值与rbb1电压值相同。因此，vfm存储器单元248在有效较低电源电压处模拟位单元阵列210-216的写入操作。当相同数据在每一地址上同时写入到存储器单元246和vfm存储器单元248时，可通过读取存储器单元246的数据输出bit[63]和vfm存储器单元248的数据输出mbit并将二者比较而使得预测存储器单元240-246在较低电源电压或较高时钟频率的任一者处操作的可行性成为可能。

在用于模拟低电压读取操作的另一实施例中，rbb2电压值(第二存储器单元的第二反馈偏压电压处于第三电压值)为正且高于rbb1电压值(第一存储器单元的第一反馈偏压电压处于第一电压值)，这减小vfm位单元阵列218中nmosfet晶体管的阈值电压。因此，在相同电源电压施加到位单元阵列216和vfm位单元阵列218两者的情况下，vfm位单元阵列218中位单元的nmosfet传递晶体管310和312的电流导电强度比位单元阵列216中位单元nmosfet传递晶体管的电流导电强度强。此使得位单元读取操作更容易在相同电源电压处失败。此方式等效于将较低电源电压施加到vfm位单元阵列218，同时保持rbb2电压值与rbb1电压值相同。因此，vfm存储器单元248以有效较低电源电压模拟位单元阵列210-216的读取操作。将反馈偏压电压rbb施加到位单元的群组以模拟较低电源电压对读取/写入容限的影响的可行性被论证是有效的。示出rbb电压对写入容限的影响与操作电压的关系的基于28nm技术的存储器的电路模拟在图10中示出。举例来说，在-1.5v的rbb施加在位单元阵列的p阱上的情况下，0.8v电源电压处的写入容限等效于0v的rbb(典型装置p阱偏压)的情况下0.65v处的写入容限。类似地，+0.3v的rbb2(或fbb)施加在位单元阵列的p阱上，可使0.8v电源电压处的读取容限等效于0v的rbb(典型装置p阱偏压)的情况下0.7v处的读取容限。

图4以框图形式示出根据本发明的一个实施例的图1的控制单元。检测计数器402从存储器104接收数据输出‘mbit’位和正常数据输出bit[63]，且将‘mlvok’信号和‘mhfok’信号输出到操作条件控制406，从而指示分别根据控制参数404中所含有的一组预定操作条件参数值将vddm值降低到下一较低设定值和/或将存储器操作频率增加到下一较高值的任一操作的可行性。改变电源电压或操作频率的决策由‘vofsel’输入控制。将时钟频率增加到下一较高值的可行性的替代测试是将延迟电路添加到‘mbit’数据输出路径中，且所添加的延迟可经由‘dlysel’输入来编程。检测计数器402还可接收存储器启用信号，如此在读取操作下其将仅对传入数据流进行计数和处理。操作条件控制406将随后配置时钟控制单元408以将新时钟频率clkm提供到存储器104。检测计数器402含有决策策略逻辑以通过考虑来自存储器104的‘mbit’和bit[63]的数据模式的历史来设定‘mlvok’和‘mhfok’输出。举例来说，如果存在含有逐位相同‘mbit’和bit[63]数据模式的最近50个(预定阈值‘count1’)数据样本的计数数目，那么‘mlvok’输出将设定成逻辑“1”，从而指示降低vddm值或增加操作频率值的操作的任一者的有效可行性。检测计数器402还具有检测最近输入数据流‘mbit’中的误差率是否高于预定阈值‘count2’的功能。当检测到‘mbit’和bit[63]逐位数据模式中的失配时发生误差。在此情况下，可由检测计数器402产生‘panic’信号且将其发送到操作条件控制406。检测计数器402及其输出信号‘mlvok’和‘mhfok’可由操作条件控制406在por的情况下和/或在紧急事件时复位(清除)。

继续图4关于控制单元400的描述，其中检测到紧急事件。操作条件控制406可决定是否停用存储器低电压监视器并用vddm的新下限值或新的较高操作频率值fmax更新控制参数404。实时更新控制参数的一个实施例为针对在产品测试阶段预先确定的每一控制参数指派状态位字段。例如，控制参数寄存器文件可含有与vstat[0:m]成对的vddm[0:m]和与fstat[0:n]成对的fmax[0:n]的条目，其中vddm[0:m]和fmax[0:n]的每一条目值在产品测试阶段预先确定并存储于非易失性存储器位置中。给定每一裸片的存储器vmin、vmax和fmax的个性化，每一soc芯片可具有vddm[0:m]和fmax[0:n]参数的不同值。当soc芯片递送到用户模式应用时，在实时操作期间(发生了操作条件的改变且控制单元检测到传入存储器数据流‘mbit’和bit[63]相对于vddm或fmax的特定值的失配(误差))，操作条件控制406将把vstat[0:m]和/或fstat[0:n]的对应位设定或更新为逻辑1状态。以某一方式，存储器控制单元具有自学功能以俘获并记住历史故障条件和相关联控制参数。在后续存储器操作流中，控制单元通过检查vstat[0:m]或fstat[0:n]位了解故障条件，且将避免选择状态位经设定的控制参数。举例来说，在针对电源电压的存储器操作条件改变的第一例程期间，作为减小存储器电源电压值时的失配故障的结果，vddm[0:m]寄存器中的0.6v条目值的vstat位经设定。控制单元随后在后续存储器操作中当soc系统请求电源电压改变时将不选择等于或小于0.6v的电源电压控制参数，不管是否产生‘mbit’和bit[63]的失配。vstat[0:m]和fstat[0:n]寄存器位在通电复位时全部被清除到逻辑0状态。

图5以框图形式示出根据本发明的一个实施例的图4的检测计数器402的实施例。图5包括‘match’位比较器块501和计数器块502。‘match’位比较器块501用一对触发器(ff)503和504锁存来自存储器104的‘mbit’和bit[63]信号。ff的时钟由存储器读取信号依据nand门506检核，如此数据取样将仅在读取操作中执行。可针对写入操作实施类似时钟门控控制。xor门508具有分别耦合到触发器503和504的输出的两个数据输入端口，q1和q2网。xor门的输出进一步耦合到反相器510的输入。反相器510的输出信号‘match’可为指示从存储器104进行的当前循环读取操作中无误差的逻辑‘1’，或指示当前读取循环中检测到误差的逻辑‘0’中的任一者。针对数据位“1”(逻辑高)的可再设定计数器512和针对数据位“0”(逻辑低)的可再设定计数器514用于对‘match’的数据流中的“1”的数目和“0”的数目进行计数。‘match’信号耦合到数据“1”计数器512的resetb输入使得如果检测到“0”(指示mbit与bit[63]之间的失配)则计数器将复位(清除)。‘match’信号还耦合到数据“0”计数器514的复位输入使得其将仅对“0”的数目进行计数(故障情况)。实施例500的逻辑功能可由电子系统使用以进行在恒定时钟频率的情况下步降存储器电源电压vddm值或在现有电源电压值的情况下增加存储器104的操作频率这两个操作中的任一者。

图6以框图形式示出根据本发明的图4的检测计数器的另一实施例。实施例600包括图5中示出(图6中未图示)的相同计数器块502，但不同‘match’位比较器块。实施例600的功能是提供soc构件以测试和增加存储器104的时钟频率，同时保持相同电源电压vddm值。600中的‘match’位比较器块具有从存储器104接收‘mbit’输出的数据的前端2:1多路复用器602。多路复用器602具有耦合到ff503的输入端‘d’的输出‘d1’。多路复用器602的第一输入端(端口‘0’)直接耦合到来自存储器104的‘mbit’输出，且多路复用器的第二输入端(端口‘1’)耦合到可编程延迟单元604的输出，可编程延迟单元604产生来自存储器104的‘mbit’数据信号的延迟型式。延迟时间的量由控制单元106的控制参数404中所含有的一组操作条件参数值确定。相关操作条件参数值可由soc在运行时间期间编程且经由‘dlysel’输入端耦合到可编程延迟单元604。多路复用器602的端口‘0’或端口‘1’的选择由soc经由‘vofsel’输入端控制。选择端口‘0’，在恒定时钟频率下，出于减小vddm的目的不在路径中添加延迟；可选择端口‘1’，在路径中添加预定延迟以测试和预测时钟循环的余裕空间以增加存储器时钟频率(在恒定vddm的情况下)。举例来说，针对800mhz读取/写入操作的fmax设计的存储器104需要非管线化sram模块的给定pvt(工艺、电压和温度)点处表征的不超过1250ps的存取时间(也称为tcq)(或通常更少，例如tcq可为1250ps的85％，考虑到数据设置和信号恢复时间)。特定裸片或晶片上的存储器装置可比硅上的目标fmax频率更快或更慢运行，这是归因于抵抗pvt变化而添加的保护频带和容限。举例来说，可递送较快速度以实现1ghz性能水平(不超过800ps的tcq)的存储器模块可通过在输出数据路径中在放置于存储器存取循环的边界中的俘获锁存器之前插入至少250ps的延迟时间来测试。在此特定例子中，以相同标称功率电源电压实现20％性能增加(不必使用vdd过驱动作为常规惯例)。实施例600的其余部分与实施例块500类似，只是计数器块502的输出将为‘mhfok’(存储器较高clk频率可行)信号而非图5中的‘mlvok’。

图5和6中描述的实施例可用于移除存储器存取作为soc时序收敛中的关键时序路径，且因此可伴随改进的性能使用较高时钟频率。常常指定为tcq或对于数据输出延迟时间的时钟的嵌入式存储器模块的存取时间最可能为soc芯片时序收敛中的关键时序路径中的一者，尤其对于涉及高性能l1和l2高速缓冲存储器的时序路径。嵌入式存储器编译器模块为关键性能限制性时序路径的主要原因是，存储器必须管理足够大的内部读取/写入时序容限(例如读出放大器差分电压容限)以抵抗多个因素所导致的变化和不确定性来保护电路稳健性，所述多个因素例如制造工艺、操作电压和温度、大量存储器编译器设计选项，以及到下一管线级(例如下游ecc逻辑)的循环存取百分比分配。添加的时序容限因此可极其保守并显著限制存储器模块的操作频率或tcc。举例来说，典型的存储器编译器设计可以在大量读出放大器容限的情况下tcq小于存储器时钟循环时间的预定百分比(例如，时钟循环的60％)为目标。以此保守容限技术设计的存储器具有大余裕空间以通过增加操作频率来促进性能。图5和6中描述的实施例提供至少两个基于实时测试结果可靠地增加存储器操作频率的方式。一种方式是调整vfm存储器单元248的反馈偏压电压以减弱位单元阵列和外围装置。另一方式是在存储器输出路径‘mbit’中添加可编程延迟。频率增加的量可由反馈偏压电压值或所添加的延迟量(如控制参数404中限定)来确定。

图7以流程图形式示出根据本发明的一个实施例包括存储器操作条件改变例程的半导体装置100内的方法700。方法700描述在恒定操作频率的情况下改变存储器电源电压并以控制参数404中预定义的粗略电压阶跃(例如，100mv)减小存储器电源电压vddm的第一例程。方法700以框702开始，其中在复位模式中将芯片通电。所述方法进行到步骤704，其中半导体装置进入具有预定电源电压和操作频率的预定操作条件。举例来说，在完成通电复位例程之后，半导体装置可经编程以进入具有标称电源电压和目标操作频率的功能操作。所述方法进行到步骤706，其中存储器装置在作为其第一电源电压值的标称电源电压和作为其第一操作频率值的目标操作频率处操作。存储器装置还从反馈偏压产生器110接收至少一个反馈偏压电压。所述方法进行到步骤708，其中存储器装置将特殊数据位‘mbit’和标称数据输出bit[63]输出到控制单元106。数据输出mbit将实时信息提供到控制单元106以实现每一存储器存取循环中存储器操作条件改变(电源电压、操作频率等)的可行性。所述方法进行到步骤710，其中控制单元确定改变存储器操作条件的可行性，其中在方法700中改变操作条件意味着在较低电源电压处操作。改变存储器电源电压的可行性可由控制单元中的特殊数据位‘mbit’与标称数据输出bit[63]的数据匹配测试来确定。所述方法进行到决策菱形712，其中确定存储器104是否能够在预定较低电源电压点处操作。作为实时可行性测试的结果，预定较低电源电压值可经编程以为每裸片唯一的，因此可在不损害性能的情况下实现功率节省的最大可能性。因此，方法700在操作条件改变例程中考虑局部和全局过程变化及装置老化。如果存储器104不能够在较低电源电压点处操作，那么方法700进行到步骤706，其中存储器保持在第一或当前电源电压点处运行。

如果在决策菱形712处确定存储器104能够在较低电源电压点处操作，那么方法700进行到电源电压改变准备例程714。控制单元以控制参数404中预定义的粗略电压改变阶跃(例如，100mv)选择较低电压值。控制单元可根据较低电压值调整反馈偏压电压值。所述方法进行到步骤716，其中向存储器电源电压端提供较低电压值，且向存储器的反馈偏压电压端提供经调整的反馈偏压电压值。所述方法进行到步骤718，其中控制单元针对存储器104的时钟频率保持第一操作频率值不变。如图6的描述中所论述，存储器编译器模块常常以保守容限技术设计，保守容限技术具有在较低电源电压点处保持相同操作频率的适当余裕空间。方法700提供一种维持存储器操作频率接近其峰值同时基于实时存储器测试结果在可预测范围中减小电源电压的可靠方式。所述方法进行到步骤720，其中存储器104以较低电源电压和相同操作频率值操作。当存储器104正在工作时，控制单元同时检查决策菱形722中的实时测试结果，其中其确定存储器104是否能够在控制参数中预先确定的下一较低电源电压点处操作。如果存储器104不能够在下一较低电源电压点处操作，那么方法700进行到步骤720，其中存储器保持在当前电源电压点处运行。如果在决策菱形722处确定存储器104能够在下一较低电源电压点处操作，那么方法700进行到电源电压改变准备例程714并重复其后描述的步骤。

图8以流程图形式示出根据本发明的一个实施例包括存储器操作条件改变例程的半导体装置100内的方法800。方法800描述类似于方法700中描述的第一例程的改变存储器电源电压的第二例程。主要差异在于，利用方法800，在由方法700中使用的粗略电压阶跃设定的电源电压点处检测到故障之后，控制单元以小于所述粗略电压阶跃的精细阶跃减小存储器电源电压。方法800的描述聚焦于所述差异。方法800以框802开始，其中在复位模式中将芯片通电。方法800中在802和812之间的后续步骤等同于方法700的步骤，且因此为简单起见在流程图中未图示。方法进行到决策菱形812，其中确定存储器104是否能够在预定较低电源电压点处操作。如果存储器104能够在较低电源电压点处操作，那么方法800进行到等同于方法700中描述的步骤714到720的步骤814到820中描述的操作条件改变例程。如果在决策菱形812或822处确定存储器104不能够在较低电源电压点处操作，这意味着当存储器在由粗略电压阶跃设定的较低电源电压点处运行时由控制单元从存储器的‘mbit’检测到故障，方法800进行到步骤824，其中控制单元将存储器电源电压设定回到粗略电压阶跃的改变之前的先前值，伴随着相关联反馈偏压电压值。方法800进行到电源电压改变例程826，其中控制单元以控制参数404中预定义的精细阶跃电压增量(例如，50mv)选择较低电压值。方法800进行到从步骤828到决策菱形834的步骤，其等同于之前描述的方法700中的步骤716到决策菱形722。在决策菱形834处，如果存储器104不能够在由精细阶跃增量设定的较低电源电压点处操作，那么方法800回到先前vddm值并停止操作条件的改变。如果在决策菱形834处确定存储器104能够在较低电源电压点处操作，那么方法800进行到电源电压改变例程826到832，且重复方法700的步骤716到决策菱形722中描述的步骤。

图9以流程图形式示出根据本发明的一个实施例包括存储器操作条件改变例程的半导体装置100内的方法900。方法900描述类似于方法700中描述的改变存储器电源电压的第一例程的改变存储器操作频率的第三例程。主要差异在于，利用方法900，控制单元基于可行性测试结果增加存储器操作频率，而非方法700中描述的减小存储器电源电压。方法900的描述将聚焦于所述差异。方法900以框902开始，其中在复位模式中将芯片通电。方法进行到步骤904，其中存储器装置在第一电源电压值(例如标称电源电压)和作为其第一操作频率值的目标操作频率处操作。方法进行到步骤906，其中控制单元选择用于延迟单元604的第一延迟值，其中所述延迟值在控制参数中预先确定。所述方法进行到步骤908，其中存储器装置将特殊数据位‘mbit’和标称数据输出bit[63]输出到控制单元。所述方法进行到步骤910，其中控制单元确定改变存储器操作条件的可行性，其中在方法900中改变操作条件意味着在较高操作频率处操作。所述方法进行到决策菱形912，其中确定是否存储器104能够在预定较高操作频率值处操作。预定较高操作频率值可在芯片测试过程期间经编程为每裸片唯一的，使得可实现给定电源电压处的最大性能。因为可行性测试与存储器存取同时实时运行，所以方法900在操作条件改变例程中考虑局部失配和全局过程变化及装置老化。如果存储器104不能够在较高操作频率值处操作，那么方法900进行到步骤904，其中存储器保持在第一或当前操作频率值处运行。

如果在决策菱形912处确定存储器104能够在较高操作频率值处操作，那么方法900进行到操作频率改变准备例程914。控制单元以控制参数404中预定义的粗略频率改变阶跃(例如，100mhz)选择较高操作频率值。所述方法进行到步骤916，其中向存储器的操作时钟端提供较高操作频率值。所述方法进行到步骤918，其中控制单元保持第一存储器电源电压值不变。所述方法进行到步骤920，其中存储器104以较高操作频率值和相同电源电压值操作。当存储器104正在操作时，控制单元同时检查决策菱形922中的实时测试结果，其中其确定是否存储器104能够在控制参数中预先确定的下一较高操作频率值处操作。如果存储器104不能够在下一较高操作频率值处操作，那么方法900进行到步骤920，其中存储器保持在当前操作频率点处运行。如果在决策菱形922处确定存储器104能够在下一较高操作频率值处操作，那么方法900进行到操作频率改变准备例程914且重复其后描述的步骤。

如果确定存储器104不能够以粗略频率改变阶跃在较高操作频率值处操作，那么可在方法900中使用基本上类似于方法800的以小于粗略频率阶跃的精细阶跃改变存储器操作频率的流程。在此情况下，控制单元选择小于第一延迟值的第二延迟值，其中第二延迟值对应于较小频率改变阶跃，例如50mhz。

因此，至此可理解可如何使用基于存储器读取数据匹配和失配的可行性测试例程来实现实时存储器操作条件改变。操作条件改变可为电源电压值改变或操作频率值改变的任一者或这两者。实时操作条件改变例程给出每裸片最小电源电压vmin个性化或每裸片最大操作频率fmax个性化，且可用于电子系统应用中以实现高性能和低电力的最大可能性。在一个实施例中，具有可行性测试例程的存储器装置接收反馈偏压电压以模仿既定操作条件。应注意，基于读取数据匹配的可行性测试例程可用于任何存储器系统中，例如sram或dram、mram或nvm中。预测存储器操作条件改变的可行性以提供基于每裸片的低电力和/或高性能操作的功能和实施例可在除芯片上系统(soc)以外的其它半导体装置中使用。如本文中所论述的导体可以参考单个导体、多个导体、单向导体或双向导体示出或描述。然而，不同实施例可以改变导体的实施方案。例如，可以使用单独的单向导体而不是双向导体，且反之亦然。并且，可以用以串行方式或以时分复用方式传送多个信号的单一导体来代替多个导体。同样地，携载多个信号的单个导体可以被分出为携载这些信号的子集的各种不同导体。因此，存在用于传送信号的许多选项。

本文中在参考使信号、状态位或类似设备呈现为其逻辑真或逻辑假状态时分别使用术语“断言”或“设定”和“求反”(或“撤销断言”或“清除”)。如果逻辑真状态为逻辑电平1，那么逻辑假状态为逻辑电平0。且如果逻辑真状态为逻辑电平0，那么逻辑假状态为逻辑电平1。

本文中所描述的每个信号可以设计为正逻辑或负逻辑，其中，负逻辑可以用信号名称上的横线或名称后的星号(*)表示。在负逻辑信号的情况下，信号为有效低，其中逻辑真状态对应于逻辑电平0。在正逻辑信号的情况下，信号为有效高，其中逻辑真状态对应于逻辑电平1。应注意，本文中所描述的任何信号均可以设计为负逻辑信号或正逻辑信号。因此，在替代实施例中，描述为正逻辑信号的那些信号可以实施为负逻辑信号，并且描述为负逻辑信号的那些信号可以实施为正逻辑信号。

由于实施本发明的设备大部分由本领域的技术人员已知的电子组件和电路形成，因此为了理解和了解本发明的基本概念并且为了不混淆或偏离本发明的教示，将不会以比以上图示认为必要的任何更大程度阐述电路细节。

在适当时，以上实施例中的一些可使用多种不同信息处理系统实施。举例来说，尽管图1及其论述描述示例性信息处理架构，但呈现此示例性架构仅为了在论述本发明的各种方面时提供有用的参考。当然，出于论述的目的，所述架构的描述已被简化，并且其只是可根据本发明使用的适当架构的许多不同类型中的一种。本领域的技术人员将认识到，逻辑块之间的边界仅为说明性的，且替代实施例可合并逻辑块或电路元件，或对各种逻辑块或电路元件强加功能性的替代分解。

并且，举例来说，在一个实施例中，半导体装置100的所示出的元件是位于单一集成电路上或相同装置内的电路。可替换的是，半导体装置100可包括任何数目的单独集成电路或彼此互连的单独装置。

此外，本领域的技术人员将认识到，上述操作的功能性之间的界限仅为说明性的。多个操作的功能性可以组合成单一操作，和/或单一操作的功能性可分布在另外的操作中。此外，替代实施例可包括特定操作的多个例子，并且操作的次序可以在各种其它实施例中改变。

虽然本文中参考特定实施例描述了本发明，但是在不脱离如所附权利要求书所阐述的本发明的范围的情况下可以进行各种修改和改变。举例来说，代替于用作存储器104的sram，以上描述也适用于dram。因此，说明书和图式应在说明性而不是限制性意义上看待，并且预期所有这些修改都包括在本发明范围内。并不希望将本文中相对于特定实施例描述的任何益处、优点或针对问题的解决方案理解为任何或所有权利要求的关键、必需或必不可少的特征或要素。

如本文中所使用，术语“耦合”并不旨在局限于直接耦合或机械耦合。

除非以其它方式陈述，否则例如“第一”和“第二”等术语用以任意地区别此些术语所描述的元件。因此，这些术语不一定希望指示此些元件的时间上的优先级或其它优先级。