相关申请的交叉引用
本申请要求于2016年7月8日在韩国知识产权局提交的韩国专利申请no.10-2016-0087119的优先权，其公开内容通过引用全部合并于此。
本公开涉及一种包括堆叠层的半导体存储器封装，更具体地涉及一种包括具有凸块布置的堆叠层的半导体存储器封装，以进行包括通信操作在内的高效操作。
背景技术：
可以用作最近电子设备中的存储设备的半导体存储器的容量和速度两者都在增加。此外，正在进行各种尝试以在更小的空间内安装具有更大容量的存储器并高效地操作存储器。
近来，为了提高半导体存储器的集成度，正在应用包括多个堆叠的存储器芯片的三维(3d)结构，而不是二维(2d)结构。基于对大集成和大容量存储器的需求，可能需要采用3d堆叠结构的存储器芯片以增加存储器的容量，通过减小半导体芯片的尺寸来提高集成度并降低其制造成本的结构。
技术实现要素：
本公开提供一种半导体存储器封装和半导体存储器模块，其包括其中设置有用于与处理器高效通信的凸块的结构。
根据本发明构思的一个方面，提供了一种电子设备，包括：基底层，与存储器控制器通信；至少一个存储器层，堆叠在基底层上；以及至少一个硅通孔，穿过所述至少一个存储器层，其中，用于与存储器控制器交换信号的至少一个信号凸块设置在基底层的与存储器控制器相邻的第一区域中，以及其中第一区域对应于基底层的边缘区域，以及至少一个电源凸块，用于从半导体存储器封装的外部接收电力，所述电力用于对信号执行信号处理操作，其中电源凸块设置在基底层的第二区域中并接触所述至少一个硅通孔，其中第二区域对应于基底层的除边缘区域以外的区域，其中，所有信号凸块仅设置在基底层的与存储器控制器相邻的第一区域中，并且所有电源凸块仅设置在基底层的与信号凸块相比更远离存储器控制器的第二区域中。
根据本发明构思的另一方面，提供了一种电子设备，包括：基底层；至少一个存储器层，堆叠在基底层上；以及至少一个硅通孔tsv，穿过所述至少一个存储器层，其中基底层包括与外部存储器控制器相邻的物理区域和接触所述至少一个tsv的tsv区域，物理区域包括将从外部存储器控制器接收的信号发送到tsv区域的第一输入/输出电路，物理区域对应于基底层的边缘区域，并且tsv区域对应于基底层的除边缘区域以外的区域，以及tsv区域包括对接收的信号执行信号处理操作并将处理后的信号发送到存储器层的第二输入/输出电路，其中，用于从外部存储器控制器接收信号的一个或多个信号tsv/凸块仅设置在物理区域中而不是tsv区域中，并且用于从存储器件的外部接收用于执行信号处理操作的电力的一个或多个电源tsv/凸块仅设置在tsv区域中而不是物理区域中。
根据本发明构思的另一方面，提供了一种存储器模块，包括：内插器；存储器控制器，附接到内插器的表面；以及一个或多个半导体存储器封装，每个半导体存储器封装包括：基底层，与存储器控制器通信；至少一个存储器层，堆叠在基底层上；以及至少一个硅通孔，穿过所述至少一个存储器层，其中，用于与存储器控制器交换除电力信号以外的信号的至少一个信号凸块仅设置在基底层的与存储器控制器相邻的第一区域中，并且其中第一区域对应于基底层的边缘区域，以及用于从半导体存储器封装的外部接收用于对除电力信号以外的信号执行信号处理操作的电力信号的至少一个电源凸块仅设置在基底层的接触所述至少一个硅通孔的第二区域中，其中所述第二区域对应于基底层的除边缘区域以外的区域，以及其中，所有信号凸块仅设置在基底层的与存储器控制器相邻的第一区域中，并且所有电源凸块仅设置在基底层的与信号凸块相比更远离存储器控制器的第二区域中。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是示出了根据本发明构思的示例性实施例的半导体存储器系统的示图；
图2是用于描述根据示例性实施例的其中堆叠有存储器层的半导体存储器系统的示图；
图3a和图3b是用于描述根据示例性实施例的设置在基底层表面上的凸块的示图，图3c和图3d是用于描述与凸块电连接的输入/输出电路的示图；
图4a至图4d是用于描述根据示例性实施例的半导体存储器封装的示图；
图5是示出了根据示例性实施例的基底层400的一部分以示出图4a至图4c的第一导电线路的详细电路配置的示图；
图6是根据示例性实施例的缓冲电路的示意图；
图7是用于描述根据示例性实施例的半导体存储器模块的示图；
图8a是示出了根据另一示例性实施例的存储器层的结构的示图，图8b和图8c是示出了图8a的存储器层和基底层经由tsv彼此连接的结构的示图；
图9a是示出了根据示例性实施例的存储器层的结构的示图，图9b是示出了图9a的存储器层和基底层经由tsv彼此连接的结构的示图，图9c是用于描述存储器层的缓冲电路的示图；
图10是示出了根据示例性实施例的基底层的框图；
图11a和图11b是用于描述根据示例性实施例的形成在基底层表面上的凸块的示图，图11c是用于描述与凸块电连接的输入/输出电路的示图；
图12是用于描述根据示例性实施例的半导体存储器封装的示图；
图13是示出了根据示例性实施例的具有堆叠结构的存储器件的框图；
图14是示出了根据示例性实施例的包括多个半导体存储器封装的半导体存储器模块的示图；
图15是示出了将根据示例性实施例的存储器件应用于移动系统的示例的框图。
具体实施方式
现在将参照附图更全面地描述本公开，在附图中示出了各种实施例。然而，本发明可以以许多不同形式实施，且不应被解释为限于本文所阐述的示例实施例。这些示例实施例仅是示例，且不需要本文提供的细节的许多实现和变型是可能的。还应该强调的是本公开提供了备选示例的细节，但是这种备选方案的列举不是穷举的。此外，各示例之间的细节的任何一致性不应被解释为需要这种细节，列出本文所描述的每个特征的每个可能变型是不切实际的。在确定本发明的要求时应参考权利要求的语言。
在附图中，为了清楚起见，可以夸大层和区域的尺寸和相对尺寸。贯穿附图，类似附图标记表示类似的元素。尽管不同的附图示出了示例性实施例的变型，但是这些附图不一定旨在彼此相互排斥。相反，从下面的详细描述的上下文中可以看出，在将附图和它们的描述作为整体考虑时，不同附图中描绘和描述的某些特征可以与其它附图的其它特征组合以产生各种实施例。
将理解，虽然本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。除非上下文另有说明，否则这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开，例如作为命名约定。因此，以下在说明书的一个部分中讨论的第一元件、组件、区域、层或部分可以在权利要求或说明书的另一部分中被命名为第二元件、组件、区域、层或部分，而不脱离本发明的教导。此外，在某些情况下，即使在说明书中没有使用“第一”、“第二”等来描述术语，该术语在权利要求中仍然可以被称为“第一”或“第二”，以便将要求保护的不同元件彼此区分开。
将理解，当提及元件“连接”或“耦接”到另一元件或在另一元件“之上”时，该元件可以直接连接或耦接到该另一元件或直接在该另一元件之上，或者可以存在介于中间的元件。相比之下，当提及元件“直接连接”或“直接耦接”到另一元件或“接触”另一元件或与另一元件“接触”时，不存在介于中间的元件。用于描述元件之间的关系的其他词语应以类似的方式来解释(例如，“在...之间”与“直接在...之间”，“相邻”与“直接相邻”等)。
如本文所使用的，除非另有说明，否则描述为“电连接”的项目被配置为使得电信号可以从一个项目传递到另一个项目。因此，物理地连接到不允许电流通过的无源电绝缘组件(例如，印刷电路板的预浸料层、连接两个器件的电绝缘粘合剂、电绝缘底部填充物或模制层等)的无源导电组件(例如，导线、焊盘、内部电线路等)不与该组件电连接。此外，通过一个或多个无源元件(例如，导线、焊盘、内部电线路、通孔等)将彼此“直接电连接”的项目电连接。如此，直接电连接的组件不包括通过有源元件(例如，晶体管或二极管)电连接的组件。直接电连接的元件可以被直接物理地连接和直接电连接。
如在本发明构思的领域中常见的，在功能块、单元和/或模块方面描述并在附图中示出实施例。本领域技术人员将理解，这些块、单元和/或模块通过诸如逻辑电路、分立组件、微处理器、硬连线电路、存储器元件、布线连接等的电子(或光学)电路物理地实现，其中所述电子(或光学)电路可以使用基于半导体的制造技术或其它制备技术来形成。在块、单元和/或模块由微处理器或类似物实现的情况下，它们可以使用软件(例如，微代码)来编程以执行本文讨论的各种功能，并且可以可选地由固件和/或软件驱动。备选地，每个块、单元和/或模块可以由专用硬件实现，或者实现为执行一些功能的专用硬件和执行其它功能的处理器(例如，一个或多个编程的微处理器和相关联的电路)的组合。此外，在不脱离本发明构思的范围的情况下，实施例的每个块、单元和/或模块可以物理地分成两个或更多个交互和分立的块、单元和/或模块。此外，在不脱离本发明构思的范围的情况下，实施例的块、单元和/或模块可以物理地组合成更复杂的块、单元和/或模块。
图1是示出了根据本发明构思的示例性实施例的半导体存储器系统10的示图。
参考图1，半导体存储器系统10可以包括半导体存储器封装20和存储器控制器30。半导体存储器封装20可以是存储器件，例如半导体存储器件，并且更具体地，可以是高带宽存储(hbm)器件。下面将给出其详细描述。
如本文所使用的，半导体器件可以是指如下器件：例如半导体芯片(例如，在管芯上形成的存储器芯片和/或逻辑芯片)、半导体芯片的堆叠、包括堆叠在封装衬底上的一个或多个半导体芯片的半导体封装或包括多个封装的层叠封装(package-on-package)器件。这些器件可以使用球栅阵列、线接合、衬底通孔或其它电连接元件来形成，并且可以包括诸如易失性或非易失性存储器件的存储器件。
如本文所使用的，电子设备可以是指这些半导体器件，但是可以另外包括包含这些器件的产品，例如存储器模块、存储卡、包括附加组件的硬盘驱动器、或者移动电话、笔记本电脑、平板电脑、台式机、相机或其它消费者电子设备等。
根据示例性实施例，半导体存储器封装20与存储器控制器30交换数据信号dq，并且存储器控制器30可以提供用于控制半导体存储器封装20的命令和地址信号c/a和芯片选择信号cs。然而，虽然图1示出了半导体存储器封装20与存储器控制器30通信，但是本发明构思不限于此。半导体存储器封装20可以与处理器、中央处理单元(cpu)和图形处理单元(gpu)通信。例如，存储器控制器30可以被包括在处理器、cpu或gpu中。下文中，将描述半导体存储器封装20与存储器控制器30通信的示例性实施例。半导体存储器封装20可以包括多个存储器层21a至21n以及基底层22。存储器层21a至21n中的每一个可以包括至少一个存储器核，其中所述至少一个存储器核可以包括用于存储数据的存储器单元阵列、行解码器、列解码器和读出放大器。基底层22可以执行用于将从存储器控制器30接收的数据信号dq、命令和地址信号c/a和芯片选择信号cs提供给存储器层21a至21n或者用于将从存储器层21a至21n接收的数据信号dq提供给存储器控制器30的接口操作。
在一些示例性实施例中，存储器封装20和/或存储器控制器30可以以各种形式来封装，诸如层叠封装(pop)、球栅阵列(bga)、芯片级封装(csp)、塑料引线芯片载体(plcc)、塑料双列直插式封装(pdip)、晶片包的管芯、晶片形式的管芯、板上芯片(cob)、陶瓷双列直插式封装(cerdip)、塑料公制四方扁平封装(mqfp)、薄型四方扁平封装(tqfp)、小外形tc(sotc)、紧缩小外形封装(ssop)、薄型小外形封装(tsop)、系统级封装(stp)、多芯片封装(mcp)、晶片级制造封装(wfp)或晶片级处理堆叠封装(wsp)。
根据示例性实施例，可以通过堆叠多个存储器层21a至21n和基底层22并将它们进行封装来制造半导体存储器封装20。同时，堆叠在基底层22上的多个存储器层21a至21n电连接到基底层22。半导体存储器封装20可以包括用于将各层彼此互连的导电单元。根据示例性实施例，半导体存储器封装20可以包括衬底通孔(tsv)，例如作为导电单元的硅通孔。为了将tsv用作各层之间的导电单元，半导体存储器封装20中的一个或多个层可以包括在垂直方向上穿透各层的至少一个通孔。
设置在底部的基底层22可以包括第一区域area1和第二区域area2。在第一方向上从第一区域area1到存储器控制器30的距离可以小于在第一方向上从第二区域area2到存储器控制器30的距离。因此，与第二区域area2相比，第一区域area1可以设置得更接近于(例如，邻近)存储器控制器30。第二区域area2接触穿过存储器层21a至21n的tsv。根据示例性实施例，为了对接在半导体存储器封装20和外部设备之间交换的各种信号，第一区域area1可以包括第一输入/输出电路22_1，第二区域area2可以包括第二输入/输出电路22_2。根据示例性实施例，基底层22可以包括由第一输入/输出电路22_1和第二输入/输出电路22_2构成的接口电路。输入/输出电路可以定义为用作各种信号的路径的导电器件的布置。此外，输入/输出电路还可以仅包括导电焊盘或导电线路。
存储器层21a至21n中的每一个可以包括与基底层22对接的控制逻辑，以执行对存储器层的读取/写入操作。根据示例性实施例，相应存储器层21a至21n的控制逻辑电连接到基底层22，因此，基底层22和存储器层21a至21n可以交换各种控制信号和数据信号。
根据示例性实施例的第一输入/输出电路22_1可以从存储器控制器30接收数据信号dq、命令和地址信号c/a和芯片选择信号cs，并且将数据信号dq、命令和地址信号c/a和芯片选择信号cs发送到第二输入/输出电路22_2。此外，第一输入/输出电路22_1可以从第二输入/输出电路22_2接收数据信号dq，并且将数据信号dq发送到存储器控制器30。可以在包括第一输入/输出电路22_1的基底层22的第一区域area1中设置多个凸块，并且设置在第一区域area1中的凸块可以经由多个外部导电线路电连接到存储器控制器30以与存储器控制器30交换信号(例如，数据信号或数据传送信号)。因此，设置在第一区域area1中的凸块还可以被称为数据传送凸块或信号凸块。
根据示例性实施例的第二输入/输出电路22_2可以电连接到多个存储器层21a至21n。例如，当半导体存储器封装20包括用于将存储器层21a至21n彼此连接的tsv时，第二输入/输出电路22_2可以电连接到tsv。第二输入/输出电路22_2可以包括用于补偿从第一输入/输出电路22_1接收的数据信号dq、命令和地址信号c/a和芯片选择信号cs的信号完整性的缓冲电路。例如，第二输入/输出电路22_2可以补偿数据信号dq、命令和地址信号c/a和芯片选择信号cs的信号完整性，并且将补偿的数据信号dq、命令和地址信号c/a和芯片选择信号cs发送到存储器层21a至21n。此外，第二输入/输出电路22_2可以包括用于补偿从存储器层21a至21n接收的数据信号dq的信号完整性的缓冲电路(图4a中所示)，并且可以将信号完整性补偿后的数据信号dq发送到第一输入/输出电路22_1。
可以在包括第二输入/输出电路22_2的基底层22的第二区域area2中设置多个凸块。设置在第二区域area2中的凸块可以从存储器封装20的外部接收电力，以执行预定的信号处理操作(例如，读取/写入操作)。例如，它们可以被连接以接收电力信号，例如来自电源的恒定电压。因此，设置在第二区域area2中的凸块还可以被称为电源凸块。电力可以是存储器层21a至21n响应于从存储器控制器30接收的命令而执行读取/写入操作所需的电力或基底层22执行特定接口操作所需的电力。第二输入/输出电路22_2可以将从电源凸块接收的电力发送到存储器层21a至21n。此外，第二输入/输出电路22_2可以包括用于将电力发送到第二输入/输出电路22_2中的缓冲电路的多个导电线路。
根据示例性实施例，第一输入/输出电路22_1可以比第二输入/输出电路22_2设置得更接近于存储器控制器30。此外，设置在第一区域area1中的信号凸块可以比设置在第二区域area2中的电源凸块设置得更接近于存储器控制器30。在一些实施例中，所有信号凸块可以仅设置在与存储器控制器30相邻的基底层22的第一区域area1中，并且所有电源凸块可以仅设置在与信号凸块相比更远离存储器控制器30的基底层22的第二区域area2中。
凸块可以设置在与目的相对应的半导体存储器封装20的基底层22的相应区域中。例如，用于从存储器控制器30接收信号的信号凸块和用于接收电力的电源凸块可以设置在基底层22的不同区域中。这里，通过与电源凸块相比将信号凸块设置在更接近于存储器控制器30的区域中，可以显著地降低由于外部导电线路引起的信号完整性损耗。
图2是用于描述根据示例性实施例的其中堆叠有存储器层的半导体存储器封装100的示图。
参考图2，半导体存储器封装100可以包括多个堆叠的存储器层110至140和基底层150。存储器层110至140中的每一个可以包括多个独立的接口。例如，存储器层110至140可以分别包括作为独立的接口的两个通道111和112、121和122、131和132以及141和142。通道111和112、121和122、131和132以及141和142中的每一个包括存储体(即，独立的存储器单元阵列)并且可以被独立地计时。图2所示的存储器单元阵列中的每一个可以被定义为单个存储体。
根据本实施例，半导体存储器封装100可以包括四个存储器层110至140的堆叠，并且具有八个通道。然而，本发明构思不限于此。根据示例性实施例，半导体存储器封装100可以包括两个至八个存储器层的堆叠，其中存储器层中的每一个可以包括一个或四个通道。
基底层150可以包括第一输入/输出电路151和第二输入/输出电路152。如图2所示，第一输入/输出电路151可以比第二输入/输出电路152设置得更接近于存储器控制器mc。此外，如上所述，第一输入/输出电路151可以被包括在基底层150的第一区域中，而第二输入/输出电路152可以被包括在基底层150的第二区域中。第一输入/输出电路151可以将从存储器控制器mc接收的数据信号dq、命令和地址信号c/a和芯片选择信号cs发送到第二输入/输出电路152。此外，第一输入/输出电路151可以将从第二输入/输出电路152接收的数据信号发送到存储器控制器mc。
第二输入/输出电路152可以提供用于将从第一输入/输出电路151接收的数据信号dq、命令和地址信号c/a和芯片选择信号cs发送到存储器层110至140的信号分配功能。此外，第二输入/输出电路152可以将从存储器层110至140接收的数据信号dq发送到存储器控制器mc。第二输入/输出电路152还包括缓冲电路(图4a中所示)。因此，第二输入/输出电路152可以缓冲从第一输入/输出电路151接收的数据信号dq、命令和地址信号c/a和芯片选择信号cs以及从存储器层110至140接收的数据信号dq，并且补偿数据信号dq、命令和地址信号c/a和芯片选择信号cs的信号完整性。
第二输入/输出电路152和存储器层110至140可以经由tsv160交换信号。第二输入/输出电路152可以设置在将存储器层110至140彼此电连接的tsv160电连接到基底层150的区域中。基底层150可以经由设置在半导体存储器封装100的外表面上的导电构件(例如，导电线路)与外部存储器控制器mc通信。
图3a和图3b是用于描述根据示例性实施例的设置在基底层250a和250b的表面上的凸块的示图，图3c和图3d是用于描述与凸块电连接的输入/输出电路的示图。
参考图3a，基底层250a可以包括设置有用于与外部处理器或外部存储器控制器交换信号的信号凸块sb的第一区域area1和设置有用于从外部电源或电源管理集成电路(pmic)接收电力的电源凸块pb的第二区域area2。第一区域area1可以比第二区域area2更接近存储器控制器，其中第一区域area1可以对应于基底层250a的边缘区域。设置在第一区域area1中的信号凸块sb的数量可以根据用于将存储器控制器电连接到基底层250a的外部导电线路的数量而改变。第二区域area2可以接触设置在多个存储器层上的tsv。
参考图3b，根据该实施例，与根据图3a的实施例的设置在第一区域area1中的信号凸块sb相比，信号凸块sb可以密集地设置在基底层250b的第一区域area1中。与布置在第二区域area2中的电源凸块pb相比，图3b中的这些信号凸块sb可以更密集地布置在第一区域area1中。此外，信号凸块sb可以根据存储器控制器的位置而设置在第一区域area1的特定部分中。例如，在第一情况case1下，信号凸块sb可以以与图3a相比更高的密度设置在与基底层250b的上侧us更接近的第一部分part_1中。在第二情况case2下，信号凸块sb可以以与图3a相比更高的密度设置在与基底层250b的下侧ls更接近的第二部分part_2中。此外，在第三情况case3下，信号凸块sb可以以与图3a相比更高的密度设置在与基底层250b的上侧us和下侧ls之间的部分相对应的第三部分part_3中。
参考图3c，基底层250c可以包括第一区域area1和第二区域area2。从第一区域area1到存储器控制器的距离可以小于从第二区域area2到存储器控制器的距离。例如，与第二区域area2相比，第一区域area1可以设置得更接近于存储器控制器。第二区域area2可以接触设置在存储器层处的tsv。第一区域area1可以包括第一输入/输出电路251c，第二区域area2可以包括第二输入/输出电路252c。第一输入/输出电路251c可以设置得更接近于信号凸块sb并与其电连接，而第二输入/输出电路252c可以设置得更接近于电源凸块pb并与其电连接。
根据示例性实施例，第一输入/输出电路251c可以经由信号凸块sb发送和接收信号。例如，第一输入/输出电路251c可以将从存储器控制器接收的信号发送到第二输入/输出电路252c，或者将从第二输入/输出电路252c接收的信号发送到存储器控制器。第二输入/输出电路252c可以经由电源凸块pb接收电力。此外，第二输入/输出电路252c可以经由信号路由将从第一输入/输出电路251c接收的信号和从外部接收的电力电连接到作为信号传输目标的tsv。此外，第二输入/输出电路252c可以包括缓冲电路(图4a所示)，从而补偿从第一输入/输出电路251c接收的信号或从存储器层接收的信号的信号完整性。
参考图3d，与图3c的基底层250c不同，基底层250d还可以在第一区域area1的一部分中(而不是在第一区域area1的其中设置有第一输入/输出电路251d的部分中)包括不同于第一输入/输出电路251d的电路259d。可以在重新分配层操作中设置第一输入/输出电路251d的导电线路。例如，可以在第一区域area1中确保用于设置除第一输入/输出电路251d之外的用于执行各种操作的电路的区域。根据示例性实施例，电路259d可以是对堆叠在基底层250d上的多个存储器层执行测试操作的测试电路。根据另一实施例，第一区域area1可以包括存储器单元阵列，相对于其，电路259d可以对存储器单元阵列执行写入操作或读取操作。
图4a至图4d是用于描述根据示例性实施例的半导体存储器封装300a、300b、300c和300d的示图。
参考图4a，半导体存储器封装300a可以包括多个存储器层310a至340a、基底层350a、tsv360a和多个凸块sb、pb和tb。基底层350a可以包括用于与存储器控制器和/或存储器层310a至340a交互的第一输入/输出电路351a和第二输入/输出电路352a。此外，多个存储器层310a至340a可以堆叠在基底层350a上，其中基底层350a可以经由tsv360a连接到存储器层310a至340a。多个信号凸块sb可以设置在基底层350a的第一区域中，而多个电源凸块pb可以设置在基底层350a的第二区域中。信号凸块sb可以经由特定导电单元电连接到存储器控制器，使得存储器控制器和半导体存储器封装300a可以彼此通信。电源凸块pb可以经由特定导电单元电连接到电源或pmic，使得包括在半导体存储器封装300a中的存储器层310a至340a和基底层350a可以接收执行特定操作所需的电力。
第一输入/输出电路351a可以包括多个信号焊盘sp和多个第一导电线路cl1。根据示例性实施例，可以在重新分配层操作中设置第一导电线路cl1。信号焊盘sp可以是直接接触信号凸块sb并与其电连接的导电单元。此外，信号焊盘sp可以是指第一导电线路cl1的接触信号凸块sb的一些线区域。第一导电线路cl1可以是将由信号焊盘sp接收的信号发送到第二输入/输出电路352a或将从第二输入/输出电路352a接收的信号发送到信号凸块sb的导电单元。例如，第一输入/输出电路351a可以经由第一导电线路cl1将从存储器控制器接收的信号发送到第二输入/输出电路352a，而不执行特定信号处理操作，或者经由第一导电线路cl1将从第二输入/输出电路352a接收的信号发送到信号凸块sb，而不执行特定信号处理操作。第二输入/输出电路352a可以包括特定导电线路、多个电源焊盘pp、缓冲电路bc和路由电路rc。路由电路rc可以仅包括用于路由接收信号的多个导电线路。然而，其仅是示例，并且本发明构思不限于此。电源焊盘pp可以是直接接触电源凸块pb并与其电连接的导电单元。此外，电源焊盘pp可以是指第一导电线路cl1的接触电源凸块pb的一些线区域。
根据示例性实施例，缓冲电路bc可以补偿从第一输入/输出电路351a接收的信号的信号完整性和/或从存储器层310a至340a接收的信号的信号完整性。例如，缓冲电路bc可以电连接到第一输入/输出电路351b的第一导电线路cl1，并且可以补偿经由第一导电线路cl1接收的信号的信号完整性。缓冲电路bc可以将信号完整性补偿后的信号发送到路由电路rc。此外，缓冲电路bc可以接收从存储器层310a至340a接收并由路由电路rc路由的信号，并且补偿信号的信号完整性。缓冲电路bc可以将信号完整性补偿后的信号发送到第一输入/输出电路351b。此外，缓冲电路bc可以经由电源焊盘pp和与特定电源凸块pb_b电连接的第二导电线路cl2接收电力。缓冲电路bc可以通过使用电力执行缓冲操作。然而，虽然图4a示出了缓冲电路bc经由第二导电线路cl2直接从电源凸块pb_b接收电力的配置，但是本发明构思不限于此，并且可以采用各种其它电路配置。例如，缓冲电路bc可以经由路由电路rc接收电力。
路由电路rc可以执行用于经由tsv360a将从存储器控制器接收的信号和从外部接收的电力发送到作为信号传输目标的存储器层310a至340a的路由操作。此外，路由电路rc可以执行用于经由信号凸块sb将从存储器层310a至340a接收的信号发送到存储器控制器的路由操作。此外，路由电路rc可以执行用于经由电源tsv将经由电源凸块pb_b接收的电力发送到存储器层310a至340a的路由操作。
存储器层310a至340a可以包括与tsv360a电连接的tsv焊盘tp’，并且可以从基底层350a接收电力，且通过使用tsv360a和tsv焊盘tp’与基底层350a交换多个信号。
根据本实施例，在基底层350a中，第二输入/输出电路352a包括包含需要用于执行特定信号处理操作的电力的缓冲电路的组件，而第一输入/输出电路351a包括不执行特定信号处理操作的组件，且仅发送信号。结果，可以根据期望目的来设置凸块。因此，与电源凸块pb相比，通过在基底层350a的更接近处理器(例如，存储器控制器)的区域中设置信号凸块sb，可以减小将基底层350a和处理器互连的外部导电线路的长度，从而可以最小化信号完整性的损耗。
参考图4b，根据另一实施例的半导体存储器封装300b可以包括多个存储器层310b至340b、基底层350b、tsv360b和多个凸块sb、pb和tb。基底层350b的缓冲电路bc和路由电路rc的电路配置可以不同于图4a所示的基底层350a。根据示例性实施例，路由电路rc可以经由第一导电线路cl1电连接到第一输入/输出电路351b。缓冲电路bc可以经由特定导电线路电连接到tsv焊盘tp，tsv焊盘tp接触tsv凸块tb并与其电连接。
根据示例性实施例，路由电路rc可以执行用于从第一输入/输出电路351b接收信号并经由tsv360b将信号发送到作为信号传输目标的存储器层310b至340b的路由操作。缓冲电路bc可以补偿从路由电路rc接收的路由信号的信号完整性，并且可以经由tsv360b将信号完整性补偿后的信号发送到存储器层310b至340b。此外，缓冲电路bc可以补偿从存储器层310b至340b接收的信号的信号完整性，并且可以将信号完整性补偿后的信号发送到路由电路rc。路由电路rc可以执行用于适当地将信号完整性补偿后的信号发送到存储器控制器的路由操作，并将路由信号提供给第一输入/输出电路351b。
参考图4c，根据另一实施例，半导体存储器封装300c可以包括多个存储器层310c至340c、基底层350c、tsv360c和多个凸块sb、pb和tb。基底层350c可以包括第一缓冲电路bc1和第二缓冲电路bc2。例如，与图4a和图4b的半导体存储器封装300a和300b不同，可以通过第一和第二缓冲电路bc1和bc2执行两个信号完整性补偿操作。根据示例性实施例，首先，第一缓冲电路bc1可以补偿从第一输入/输出电路351c接收的信号的信号完整性，并将信号发送到路由电路rc。接着，在经由tsv360c将路由信号发送到存储器层310c至340c之前，第二缓冲电路bc2可以补偿路由信号的信号完整性。此外，第一和第二缓冲电路bc1和bc2可以经由电源凸块pb_b接收电力，并执行用于补偿信号完整性的操作。虽然第一和第二缓冲电路bc1和bc2在图4c中被示出为分离的电路配置，但是本发明构思不限于此，第一和第二缓冲电路bc1和bc2可以实施为单个电路配置。
参考图4d，根据另一实施例，半导体存储器封装300d可以包括多个存储器层310d至340d、基底层350d、tsv360d和多个凸块sb、pb和tb。与图4b所示的基底层350b不同，基底层350d可以不包括缓冲电路bc。根据示例性实施例，路由电路rc可以经由第一导电线路cl1电连接到第一输入/输出电路351d。路由电路rc可以经由特定导电线路电连接到tsv焊盘tp，tsv焊盘tp接触tsv凸块tb并与其电连接。
根据示例性实施例，路由电路rc可以从第一输入/输出电路351d接收信号，并且执行经由tsv360d将信号发送到作为信号传输目标的存储器层310d至340d的路由操作。从路由电路rc接收的路由信号的信号完整性可以由包括在相应存储器层310d至340d中的缓冲电路补偿。此外，路由电路rc可以执行用于适当地将从存储器层310d至340d接收的信号发送到存储器控制器的路由操作，并将路由信号提供给第一输入/输出电路351d。
图5是示出了根据示例性实施例的基底层400的一部分以示出图4a至图4c的第一导电线路cl1的详细电路配置的示图。
参考图5，基底层400可以包括单元重新分配层410、420和430。单元重新分配层410、420和430可以分别包括导体重新分配417、427和437以及导体通孔塞415、425和435。导体通孔塞415、425、435可以是例如由诸如金属的导电材料形成的导电塞。上述布线图案也可以由例如金属的导电材料形成，并且均可以在管芯内水平地形成。根据示例性实施例，第一导电线路cl1可以实施为导体重新分配417、427和437电连接到导体通孔塞415、425和435的结构。然而，其仅是示例性实施例，图4a至图4c的第二输入/输出电路中包括的导线可以如第一导电线路cl1一样经由重新分配层操作来制造。
图6是根据示例性实施例的缓冲电路bc的示意图。
参考图6，缓冲电路bc可以包括多个缓冲器b1至bn。缓冲器b1至bn可以缓冲输入信号并且输出缓冲的输入信号作为输出信号。例如，根据示例性实施例，缓冲电路bc可以缓冲接收信号并输出缓冲的信号，从而补偿接收信号的信号完整性。此外，虽然未示出，但是缓冲器b1至bn中的每一个可以经由特定导电线路接收电力，并且缓冲器b1至bn中的每一个可以通过使用电力执行缓冲操作。
图7是用于描述根据示例性实施例的半导体存储器模块500的示图。
参考图7，半导体存储器模块500可以包括一个或多个半导体存储器封装和内插器(interposer)560。根据示例性实施例，半导体存储器模块500可以包括附接到内插器560的表面的半导体存储器封装。此外，存储器控制器mc可以附接到内插器560的表面。半导体存储器封装可以包括多个存储器层510至540和执行关于信号的接口操作的基底层550，其中存储器层510至540中的每一个包括多个存储器核。根据示例性实施例，存储器层510至540可以堆叠在基底层550上，其中基底层550可以经由tsv570电连接到多个存储器层510至540。
与多个电源凸块pb相比，多个信号凸块sb可以设置在基底层550的更接近存储器控制器mc的第一区域中，而多个电源凸块pb可以设置在基底层550的第二区域中，其中接触tsv570的tsv凸块tb设置在基底层550的第二区域中。基底层550可以包括第一区域中包括的第一输入/输出电路551和第二区域中包括的第二输入/输出电路552。在第一方向上第一输入/输出电路551和存储器控制器mc之间的距离小于在第一方向上第二输入/输出电路552和存储器控制器mc之间的距离。
多个信号凸块sb’可以设置在存储器控制器mc和内插器560之间，其中信号凸块sb’可以经由外部导线ecl电连接到基底层550上设置的信号凸块sb。内插器560可以包括包含外部导电线路ecl在内的多个导电线路。第一输入/输出电路551可以将从存储器控制器mc接收的信号发送到第二输入/输出电路552，或者将从第二输入/输出电路552接收的信号发送到存储器控制器mc。
第二输入/输出电路552可以包括缓冲电路(未示出)，可以补偿从第一输入/输出电路551接收的信号的信号完整性，并且将信号完整性补偿后的信号发送到存储器层510至540。此外，第二输入/输出电路552可以补偿从存储器层510至540接收的信号的信号完整性，并且将信号完整性补偿后的信号发送到第一输入/输出电路551。此外，缓冲电路可以通过使用经由电源凸块pb接收的电力执行用于补偿信号的信号完整性的缓冲操作。多个凸块ib可以设置在内插器560的表面上，其中内插器560可以经由多个凸块ib电连接到半导体衬底。
图8a是示出了根据另一示例性实施例的存储器层610的结构的示图，图8b和图8c是示出了图8a的存储器层610和基底层650经由tsv660彼此连接的结构的示图。
参考图8a，存储器层610可以包括至少一个存储体组bankgroup0，该至少一个存储体组bankgroup0包括多个存储体bank。存储器层610可以包括与存储体组的操作相关的存储体615、行地址解码器614、列地址解码器617、存储体控制器616和输入/输出驱动器618。此外，存储器层610可以包括控制逻辑611、地址寄存器612和存储体组控制器613，控制逻辑611包括模式寄存器组(mrs)611_a和命令寄存器611_b，地址寄存器612暂时存储地址，存储体组控制器613用于控制存储体组。
参考图8b，根据示例性实施例的基底层650a可以包括第一输入/输出电路651a和第二输入/输出电路652a。第一输入/输出电路651a可以包括信号焊盘sp，信号焊盘sp电连接到将存储器控制器mc和基底层650a互连的外部导电线路ecl和特定导电线路cl1。第二输入/输出电路652a可以包括电连接到tsv660a的tsv焊盘tp、路由电路rc、特定导电线路cl和缓冲电路bc_a。根据示例性实施例，与路由电路rc相比，缓冲电路bc_a可以设置在更接近第一输入/输出电路651a或存储器控制器的位置。缓冲电路bc_a可以执行关于从第一输入/输出电路651a接收的信号的缓冲操作，或者可以执行关于从存储器层610a接收且适当路由的信号的缓冲操作。根据示例性实施例，第一输入/输出电路651a可以经由第一导电线路cl1将从存储器控制器mc接收的数据信号发送到第二输入/输出电路652a。基底层650a的缓冲电路bc_a可以缓冲数据信号并将缓冲的数据信号发送到路由电路rc。基底层650a可以经由tsv660a将由路由电路rc路由的数据信号发送到存储器层610a。
参考图8c，基底层650b中包括的缓冲电路bc_b可以设置在与图8b的缓冲电路bc_a的位置不同的位置。例如，与路由电路rc相比，根据示例性实施例的缓冲电路bc_b可以设置在更接近tsv660b的位置。也就是说，与路由电路rc相比，缓冲电路bc_b可以设置在更远离第一输入/输出电路651b或存储器控制器mc的位置。根据示例性实施例，第一输入/输出电路651b可以经由第一导电线路cl1将从存储器控制器mc接收的数据信号发送到第二输入/输出电路652b。第二输入/输出电路652b的路由电路rc可以执行关于数据信号的路由操作，以经由tsv660b将接收的数据信号发送到存储器层610b，存储器层610b是将数据信号发送到的目标。第二输入/输出电路652b的缓冲电路bc_b可以缓冲路由的数据信号，并经由tsv660b将缓冲的数据信号发送到存储器层610b。然而，其仅是示例。第二输入/输出电路652b的缓冲电路bc_b可以设置在各种其它位置之一处，其中第二输入/输出电路652b还可以包括多个缓冲电路。
图9a是示出了根据示例性实施例的存储器层710的结构的示图，图9b是示出了图9a的存储器层710和基底层750经由tsv760彼此连接的结构的示图。此外，图9c是用于描述存储器层710的缓冲电路bc’的示图。
参考图9a，与图8a所示的存储器层610相比，根据示例性实施例的存储器层710还可以包括缓冲电路bc_1、bc_2和bc_3。根据示例性实施例，第一缓冲电路bc_1可以缓冲经由tsv从基底层接收的命令信号cmd，并且将缓冲的命令信号cmd提供给控制逻辑711。此外，第二缓冲电路bc_2可以缓冲经由tsv从基底层接收的地址信号addr，并且将缓冲的地址信号addr提供给地址寄存器712。此外，第三缓冲电路bc_3可以缓冲经由tsv从基底层接收的数据信号dq，并将缓冲的数据信号dq提供给输入/输出驱动器718，或者可以缓冲从输入/输出驱动器718接收的数据信号dq，并经由tsv将缓冲的数据信号dq提供给基底层。
参考图9b，如以上参考图9a所述，存储器层710可以包括缓冲电路bc，因此基底层750可以不包括分离的缓冲电路。根据示例性实施例，基底层750可以包括第一输入/输出电路751和第二输入/输出电路752。第一输入/输出电路751可以包括信号焊盘sp，信号焊盘sp电连接到将存储器控制器mc和基底层750互连的外部导电线路ecl和特定导电线路cl1。第二输入/输出电路752可以包括电连接到tsv760的tsv焊盘tp、路由电路rc和特定导电线路cl。根据示例性实施例，经由第一输入/输出电路751和第二输入/输出电路752，基底层750可以将从存储器控制器mc接收的信号发送到存储器层710，并将从存储器层710接收的信号发送到存储器控制器mc。
参考图9b和图9c，包括在存储器层710中的缓冲电路bc’可以包括多个缓冲器。例如，由于图9b的基底层750不包括分离的缓冲电路，所以缓冲电路bc’可以实施为多个缓冲器的串行连接，其中存储器层710还可以包括用于补偿输入到存储器层710和从存储器层710输出的信号的信号完整性的分离的均衡器。
因此，由存储器层710输出的信号可以经由基底层750精确地发送到存储器控制器，或者由存储器控制器输出的信号可以经由基底层750精确地发送到存储器层710。
图10是示出了根据示例性实施例的基底层850的框图。
参考图10，基底层850可以包括第一输入/输出电路851和第二输入/输出电路852。基底层850可以经由外部导电线路ecl电连接到存储器控制器mc。第一输入/输出电路851可以包括信号焊盘sp，信号焊盘sp电连接到外部导电线路ecl和m个(m是等于或大于1的自然数)导电线路cl1。第二输入/输出电路852可以包括路由电路rc、缓冲电路bc、n个(n是等于或大于1的自然数)导电线路cl和复用器/解复用器mp/dmp。根据示例性实施例，第一输入/输出电路851的导电线路cl1的数量m可以不同于第二输入/输出电路852的导电线路cl的数量n。
例如，以下将假设第一输入/输出电路851的导电线路cl1的数量m小于第二输入/输出电路852的导电线路cl的数量n。第二输入/输出电路852可以经由tsv从堆叠在基底层850上的存储器层接收数据信号。接着，复用器mp将由路由电路rc路由且由缓冲电路bc缓冲的信号进行复用，并将复用的信号发送到第一输入/输出电路851，其中第一输入/输出电路851可以经由外部导电线路ecl将复用的信号提供给存储器控制器mc。此外，第一输入/输出电路851可以从存储器控制器mc接收命令信号、地址信号和数据信号中的至少一个。接着，第一输入/输出电路851将信号发送到第二输入/输出电路852。解复用器dmp可以将信号进行解复用，并将解复用的信号发送到缓冲电路bc。解复用的信号可以由缓冲电路bc缓冲，由路由电路rc路由，并经由tsv发送到存储器层。
复用器/解复用器mp/dmp可以从包括基底层850的存储器封装的外部接收用于执行复用操作或解复用操作的电力。例如，与以上参考图4a描述的缓冲电路bc类似，复用器/解复用器mp/dmp可以经由在包括第二输入/输出电路852的区域中设置的电源凸块和电连接到电源凸块的导电线路来接收电力。
图11a和图11b是用于描述根据实施例的形成在基底层950a和950b的表面上的凸块的示图，图11c是用于描述与凸块电连接的输入/输出电路的示图。
参考图11a，根据示例性实施例的基底层950a可以包括第一区域area1、第二区域area2和第三区域area3。第二区域area2可以设置在第一区域area1和第三区域area3之间，并且与第三区域area3相比，第一区域area1可以设置在更接近外部处理器或存储器控制器的位置。在一些实施例中，与第一区域area1相比，第三区域设置在更接近外部测试器的位置。第一区域area1包括用于与外部处理器或存储器控制器交换信号的信号凸块sb，第二区域area2接触穿过堆叠在基底层950a上的存储器层的tsv并包括用于从外部电源或pmic接收电力的电源凸块pb，第三区域area3包括用于从外部测试器接收测试信号的测试信号凸块tsb。第三区域area3可以对应于基底层950a的与第一区域area1不同的边缘区域。设置在第三区域area3中的测试信号凸块tsb的数量可以根据用于将外部测试器电连接到基底层950a的外部导电线路的数量而改变。由于以上详细描述了第一区域area1和第二区域area2，因此以下将省略其详细描述。
参考图11b，与设置在图11a的基底层950a的第三区域area3中的测试信号凸块tsb不同，测试信号凸块tsb可以密集地设置在第三区域area3的特定部分中。此外，根据外部测试器的位置，测试信号凸块tsb可以密集地设置在第三区域area3的特定部分中。例如，在第一情况casel下，测试信号凸块tsb可以以与图11a相比更高的密度设置在与基底层950b的上侧us更接近的第一部分part_1中。在第二情况case2下，测试信号凸块tsb可以以与图11a相比更高的密度设置在与基底层950b的下侧ls更接近的第二部分part_2中。此外，在第三情况case3下，测试信号凸块tsb可以以与图11a相比更高的密度设置在与基底层950b的上侧us和下侧ls之间的部分相对应的第三部分part_3中。
参考图11c，基底层950c可以包括第一区域area1、第二区域area2和第三区域area3。第二区域area2可以设置在第一区域area1和第三区域area3之间，并且与第三区域area3相比，第一区域area1可以设置在更接近外部处理器或存储器控制器的位置。在一些实施例中，与第一区域area1相比，第三区域设置在更接近外部测试器的位置。第二区域area2接触设置在存储器层处的tsv。第一区域area1可以包括第一输入/输出电路951c，第二区域area2可以包括第二输入/输出电路952c，第三区域area3可以包括第三输入/输出电路953c。第一输入/输出电路951c可以被设置为电连接到信号凸块sb，第二输入/输出电路952c可以被设置为电连接到电源凸块pb，第三输入/输出电路953c可以被设置为电连接到测试信号凸块tsb。
根据示例性实施例，第一输入/输出电路951c可以经由信号凸块sb发送和接收信号。例如，第一输入/输出电路951c可以将从存储器控制器接收的信号发送到第二输入/输出电路952c，或者将从第二输入/输出电路952c接收的信号发送到存储器控制器。此外，第三输入/输出电路953c可以将从外部测试器接收的测试信号发送到第二输入/输出电路952c，或者将从第二输入/输出电路952c接收的测试结果信号发送到外部测试器。第二输入/输出电路952c可以经由电源凸块pb接收电力，并且第二输入/输出电路952c可以经由信号路由将从第一输入/输出电路951c接收的信号、从第三输入/输出电路953c接收的测试信号和从外部接收的电力电连接到作为信号传输目标的tsv。此外，第二输入/输出电路952c可以包括缓冲电路，从而补偿从第一输入/输出电路951c接收的信号、从第三输入/输出电路953c接收的测试信号和从存储器层接收的测试结果信号的信号完整性。
如图所示，本文中描述为比其它区域更接近控制器或处理器的各个区域可以水平地(例如，在平面图中)更接近控制器或处理器，但是本公开不限于这些实施例。
图12是用于描述根据示例性实施例的半导体存储器封装1000的示图。
参考图12，半导体存储器封装1000可以包括多个存储器层1010至1040、基底层1050、tsv1060和多个凸块sb、pb和tb。基底层1050可以包括用于与存储器控制器和/或存储器层1010至1040交互的第一输入/输出电路1051和第二输入/输出电路1052。此外，基底层1050还可以包括用于测试半导体存储器封装1000的第三输入/输出电路1053。
如上所述，多个存储器层1010至1040可以堆叠在基底层1050上，其中基底层1050可以经由tsv1060连接到多个存储器层1010至1040。多个信号凸块sb可以设置在基底层1050的第一区域中，多个电源凸块pb可以设置在基底层1050的第二区域中，并且多个测试信号凸块tsb可以设置在基底层1050的第三区域area3中。具体地，测试信号凸块tsb可以电连接到外部测试器，使得控制测试操作的外部测试器和半导体存储器封装1000可以彼此通信。
第三输入/输出电路1053可以包括多个测试信号焊盘tsp和多个第三导电线路cl3。根据示例性实施例，可以经由重新分配层操作来设置第三导电线路cl3。第三导电线路cl3可以是用于将由测试信号焊盘tsp接收的测试信号发送到第二输入/输出电路1052或将从第二输入/输出电路1052接收的测试结果信号发送到测试信号凸块tsb的导电单元。例如，第三输入/输出电路1053可以经由第三导电线路cl3将从外部测试器接收的测试信号直接发送到第二输入/输出电路1052，而不执行特定信号处理操作，或者经由第三导电线路cl3将从第二输入/输出电路1052接收的信号直接发送到测试信号凸块tsb，而不执行特定信号处理操作。
第二输入/输出电路1052可以包括特定导电线路、多个电源焊盘pp、缓冲电路bc和路由电路rc。电源焊盘pp可以是直接接触电源凸块pb并与其电连接的导电单元。此外，电源焊盘pp可以是指第一导电线路cl1的接触电源凸块pb的一些线区域。
根据示例性实施例，第二缓冲电路bc_2可以补偿从第三输入/输出电路1053接收的测试信号的信号完整性和/或从存储器层1010至1040接收的信号的测试结果信号完整性。例如，第二缓冲电路bc_2可以电连接到第三输入/输出电路1053的第三导电线路cl3，并且可以补偿经由第三导电线路cl3接收的测试信号的信号完整性。第二缓冲电路bc_2可以将信号完整性补偿后的测试信号发送到路由电路rc。此外，第二缓冲电路bc_2可以接收从存储器层1010至1040接收并由路由电路rc路由的测试结果信号，并且补偿测试结果信号的信号完整性。第二缓冲电路bc_2可以将信号完整性补偿后的测试结果信号发送到第三输入/输出电路1053。此外，第二缓冲电路bc_2可以经由电源焊盘pp和第二导电线路cl2接收电力。第二缓冲电路bc_2可以通过使用电力执行缓冲操作。然而，虽然图12示出了第二缓冲电路bc_2经由第二导电线路cl2直接从电源凸块pb_b接收电力的配置，但是本发明构思不限于此，并且可以采用各种其它电路配置。例如，第二缓冲电路bc_2可以经由路由电路rc接收电力。由于以上参考图4a详细描述了其它配置，因此以下将省略其详细描述。
图13是示出了根据示例性实施例的具有堆叠结构的存储器件的框图。
图13例示了hbm型存储器件，其包括具有用于增加带宽的独立接口的多个通道。
参考图13，存储器件2000可以包括多个层。例如，存储器件2000可以包括缓冲管芯2050和堆叠在其上的一个或多个核芯2010至2040。缓冲管芯2050可以对应于图1所示的基底层，而核芯2010至2040可以对应于图1所示的存储器层。虽然图13示出了包括第一核芯2010至第四核芯2040的示例，但是核芯的数量可以改变。
核芯2010至2040中的每一个可以包括一个或多个通道。图13示出了当核芯2010至2040中的每一个包括两个通道时存储器件2000包括八个通道ch1至ch8的示例。例如，第一核芯2010可以包括第一和第三通道ch1和ch3，第二核芯2020可以包括第二和第四通道ch2和ch4，第三核芯2030可以包括第五和第七通道ch5和ch7，第四核芯2040可以包括第六和第八通道ch6和ch8。
此外，存储器件2000可以包括穿过核芯2010至2040的多个tsv2060。tsv2060可以与多个通道ch1至ch8对应地设置。当每个通道具有128比特的带宽时，tsv2060可以具有用于输入和输出1024比特数据的配置。
缓冲管芯2050可以与存储器控制器通信，从存储器控制器接收命令、地址和数据，并将接收的命令、地址和数据提供给核芯2010至2040。缓冲管芯2050可以包括物理区域(phy)2051、tsv区域(tsv)2053和直接防问区域(da)2055。物理区域2051可以对应于图1所示的第一区域，tsv区域2053可以对应于图1所示的第二区域，直接访问区域2055可以对应于图11c所示的第三区域。
物理区域2051可以是接近存储器控制器的区域，并且可以是在缓冲管芯2050的第一侧的边缘区域。tsv区域2053可以是接触穿过核芯2010至2040的tsv2060的区域，并且可以是缓冲管芯2050的中心区域。此外，直接访问区域2055可以是接近(例如，邻近)外部测试器的区域，并且可以是在缓冲管芯2050的第二侧的边缘区域。物理区域2051可以包括图1所示的第一输入/输出电路，其中第一输入/输出电路可以将从存储器控制器接收的信号发送到tsv区域2053。直接访问区域2055可以包括图11c所示的第三输入/输出电路，其中第三输入/输出电路可以将从外部测试器接收的测试信号发送到tsv区域2053。tsv区域2053可以包括图1所示的第二输入/输出电路，其中第二输入/输出电路可以执行关于从第一输入/输出电路接收的信号或从第三输入/输出电路接收的测试信号的特定信号处理操作(例如，缓冲操作)，并经由tsv2060将所述信号或测试信号发送到核芯2010至2040。
用于与存储器控制器交换信号的信号凸块可以设置在物理区域2051中，而用于接收用于执行信号处理操作的电力的电源凸块可以设置在tsv区域2053中。此外，用于与外部测试器交换测试信号的测试信号凸块可以设置在直接访问区域2055中。因此，可以根据期望目的将凸块形成在相应区域2051、2053和2055中。然而，其仅是示例，缓冲管芯2050还可以包括如下区域，该区域包括用于与存储器控制器或外部测试器交互的特定输入/输出电路。然而，本发明构思不限于此。
在一些实施例中，用于从外部存储器控制器30(如图1所示)接收信号的一个或多个信号tsv/凸块可以仅设置在物理区域2051中而不是tsv区域2053中，用于从存储器件的外部接收用于执行信号处理操作的电力的一个或多个电源tsv/凸块可以仅设置在tsv区域2053中而不是物理区域2051中。在一些实施例中，相邻的多行信号tsv/凸块可以设置在物理区域2051中，并且相邻的多行电源tsv/凸块可以设置在tsv区域2053中，所有信号tsv/凸块可以仅设置在物理区域2051中，并且所有电源tsv/凸块可以仅设置在tsv区域2053中。
在这些实施例中，不同管芯的组件的布置可仍然相对于彼此相同，使得管芯具有这些组件的相同的电路布局和结构。
图14是示出了根据示例性实施例的包括多个半导体存储器封装的半导体存储器模块3000的示图。
参考图14，半导体存储器模块3000可以包括多个半导体存储器封装smp1至smp4和内插器。半导体存储器封装smp1至smp4中的每一个可以包括基底层bl和堆叠在基底层bl的表面上的多个存储器层ml。特定凸块设置在半导体存储器封装smp1至smp4中的每一个中，并且布置在内插器的表面上，从而电连接到包括在内插器中的特定导电器件。此外，用于控制半导体存储器封装smp1至smp4的操作的处理器可以设置在内插器的表面上。处理器可以经由包括在内插器中的导电器件电连接到半导体存储器封装smp1至smp4。
根据示例性实施例，用于与处理器交换信号的信号凸块可以设置在基底层bl的接近处理器的第一区域中，而用于接收电力的电源凸块可以设置在基底层bl的接触穿过存储器层ml的tsv的第二区域中。此外，基底层bl可以包括如图1所示的第一输入/输出电路和第二输入/输出电路，并执行处理器和半导体存储器封装smp1至smp4之间的信号接口操作。
图15是示出了将根据示例性实施例的存储器件应用于移动系统的示例的框图。
参考图15，移动系统4000可以包括经由总线4002彼此连接的应用处理器4010、通信器4020(例如，连接)、第一存储器件4030、第二存储器件4040、用户接口4050和电源4060。第一存储器件4030可以是易失性存储器件，而第二存储器件4040可以是非易失性存储器件。根据一些实施例，移动系统4000可以是任意移动系统，例如移动电话、智能电话、个人数字助手(pda)、便携多媒体播放器(pmp)、数码相机、音乐播放器、便携式游戏机和导航系统。
应用处理器4010可以执行提供互联网浏览器、游戏、动态图片等的应用。根据一些实施例，应用处理器4010可以包括单个处理核或多个处理核。例如，应用处理器4010可以包括双核、四核或六核。此外，根据一些实施例，应用处理器4010还可以包括设置在应用处理器4010内部或外部的高速缓存存储器。
通信器4020可以执行与外部设备的无线通信或有线通信。例如，通信器4020可以执行以太网通信、近场通信(nfc)、射频标识(rfid)通信、移动电信、存储卡通信、通用串行总线(usb)通信等，例如，通信器4020可以包括基带芯片集并支持包括gsm、grps、wcdma和hsxpa在内的通信协议。
作为易失性存储器件的第一存储器件4030可以存储由应用处理器4010处理的数据或可以用作工作存储器。第一存储器件4030可以对应于以上参考图1所述的半导体存储器封装。第一存储器件4030可以包括基底层和多个存储器层。命令信号、地址信号和数据信号可以经由基底层从应用处理器4010提供给存储器层。凸块可以根据目的而设置在基底层的表面上。例如，信号凸块可以设置在基底层的接近应用处理器4010的第一区域中，而电源凸块可以设置在基底层的接触穿过存储器层的tsv的第二区域中。因此，第一存储器件4030可以如上所述高效地与应用处理器4010通信。
作为非易失性存储器件的第二存储器件4040可以存储用于引导移动系统4000的引导图像。例如，第二存储器件4040可以包括电可擦除可编程只读存储器(eeprom)、闪存、相变随机存取存储器(pram)、电阻随机存取存储器(rram)、纳米浮栅存储器(nfgm)、聚合物随机存取存储器(poram)、磁随机存取存储器(mram)、铁电随机存取存储器(fram)或任何其它类似存储器。
用户接口4050可以包括一个或多个输入设备(例如键区和触摸屏)和/或一个或多个输出设备(例如扬声器和显示设备)。电源4060可以提供用于操作移动系统4000的电压。此外，根据一些实施例，移动系统4000还可以包括相机图像处理器(cip)，并且还可以包括存储设备，例如存储卡、固态驱动器(ssd)、硬盘驱动器(hdd)和cd-rom。
尽管已经参照本发明构思的实施例具体示出和描述了本发明构思，但是将理解，在不脱离权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。