具有支持存储器操作的虚拟行的非易失性存储器的制作方法

本发明涉及非易失性存储器(nvm)，并且更具体地涉及使用存储器单元的虚拟行来支持nvm内的存储器操作。

背景技术：

现在参照图1，示出了常规非易失性存储器(nvm)100的框图。存储器100包括安排在存储器阵列104中的多个nvm单元102，该存储器阵列包括多个行106和多个列108。

图2示出了示例nvm单元102的电路图。此电路仅是nvm单元的一个示例，并且将理解的是，可以使用其他nvm单元电路配置。nvm单元102由n沟道mosfet选择晶体管116和n沟道mosfet浮栅晶体管118的源极-漏极路径的串联连接形成。nvm单元102包括耦合至串联连接的源极-漏极路径的第一端(浮栅晶体管118的漏极处)的位线(bl)端子120以及耦合至串联连接的源极-漏极路径的第二端(选择晶体管116的源极处)的源极线(sl)端子122。选择晶体管116的栅极耦合至nvm单元102的选择线(sel)端子124，而浮栅晶体管118的顶栅极连接至行字线(wl)，所包括的浮栅保持浮置，因为此端子使用氧化物与两侧隔离。

在阵列的第一列108中，该列108中的nvm单元102使其源极线端子122一起连接至阵列的源极线112并且使其位线端子120一起连接至阵列的第一位线110。在阵列的第二列108中，该列108中的nvm单元102使其源极线端子122一起连接至阵列的第一位线110并且使其位线端子120一起连接至阵列的第二位线110。因此，阵列的第一位线110充当第一列108的nvm单元102的位线以及第二列的nvm单元102的源极线，这取决于由列解码器的操作所设置的配置。此安排跨阵列重复其自身直到最后一列108，其中，该列108中的nvm单元102使其源极线端子122一起连接至阵列的倒数第二位线110并且使其位线端子120一起连接至阵列的最后位线110。

在此配置中，给定行中的nvm单元102的奇数编号的nvm单元(例如，nvm单元102(1)和102(3))使其选择线端子124连接至行106的第一选择线126(1)，而该给定行中的nvm单元102的偶数编号的nvm单元(例如，nvm单元102(2)和102(n))使其选择线端子124连接至该同一行106的第二选择线126(2)。

选择线126由提供字线(未明确示出)的行解码器电路驱动。源极线112和位线110连接至列解码器电路，以便进行列选择并由感测放大器电路感测。列解码器电路控制给定位线110相对于nvm单元的某一列是在位线模式还是在源极线模式下操作。列解码器电路进一步控制源极线112与地连接以便支持存储器阵列操作。

技术实现要素：

在实施例中，一种存储器，包括：存储器阵列，该存储器阵列包括多个行和列，该存储器阵列包括存储器部分和虚拟部分，该存储器部分包括存储器单元，该虚拟部分包括虚拟单元；多条位线，该存储器阵列的每一列有一条位线，每条位线连接至该列内的这些存储器单元；其中，该虚拟部分包括：第一行虚拟单元，其中，该第一行中的虚拟单元与该多条位线的第一位线组的相应位线具有第一连接并且与第一源极线具有第二连接；以及第二行虚拟单元，其中，该第二行中的虚拟单元与该多条位线的第二位线组的相应位线具有第一连接并且与第二源极线具有第二连接。

在实施例中，一种存储器，包括：存储器阵列，该存储器阵列包括多个行和列，该存储器阵列包括存储器部分和虚拟部分，该存储器部分包括存储器单元，该虚拟部分包括虚拟单元；多条位线，该存储器阵列的每一列有一条位线，每条位线连接至该列内的这些存储器单元并且连接至该虚拟部分；列解码器，该列解码器被配置用于选择性地连接该多条位线的第一位线组，以便从连接至该第一位线组的位线上的第一存储器单元组中进行读取；以及控制电路，该控制电路被配置用于选择性地致动该存储器阵列的该虚拟部分内的虚拟单元以将该多条位线的第二位线组连接至读取参考电压，以便通过该多条位线的该第二位线组将该读取参考电压施加到该第一存储器单元组。

在实施例中，一种存储器，包括：存储器阵列，该存储器阵列包括多个行和列，该存储器阵列包括存储器部分和虚拟部分，该存储器部分包括存储器单元，该虚拟部分包括虚拟单元；多条位线，该存储器阵列的每一列有一条位线，每条位线连接至该列内的这些存储器单元并且连接至该虚拟部分；列解码器，该列解码器被配置用于选择性地将该多条位线与列解码信号断开连接；以及控制电路，该控制电路被配置用于选择性地致动该存储器阵列的该虚拟部分内的虚拟单元以将该多条位线连接至软编程参考电压，以便将该软编程参考电压施加到该存储器阵列的该存储器部分的这些存储器单元。

在实施例中，一种存储器，包括：存储器阵列，该存储器阵列包括多个行和列，该存储器阵列包括存储器部分和虚拟部分，该存储器部分包括存储器单元，该虚拟部分包括虚拟单元；多条位线，该存储器阵列的每一列有一条位线，每条位线连接至该列内的这些存储器单元并且连接至该虚拟部分；列解码器，该列解码器被配置用于选择性地将该多条位线的第一位线组和该多条位线的第二位线组与列解码信号断开连接；以及控制电路，该控制电路被配置用于选择性地致动该存储器阵列的该虚拟部分内的虚拟单元，以便：将该多条位线的该第一位线组连接至第一编程电压，以便将该第一编程电压施加到连接至该多条位线的该第一位线组的第一存储器单元组；并且将该多条位线的该第二位线组连接至不同于该第一编程电压的第二编程电压，以便将该第二编程电压施加到连接至该多条位线的该第二位线组的第二存储器单元组。

附图说明

附图被包括以提供对本发明的进一步理解并且结合在本说明书中并且构成其一部分、展示了本发明的实施例并且与说明书一起用于解释本发明的原理。

在附图中：

图1示出了现有技术非易失性存储器(nvm)的框图；

图2示出了用于在图1的存储器中使用的现有技术nvm单元的电路图；

图3示出了具有虚拟行的nvm的框图；

图4示出了用在图3的存储器中的虚拟单元的电路图；

图5示出了安排有扇区的nvm阵列的框图；并且

图6a至图6b示出了控制电路的框图。

具体实施方式

现在参照图3，示出了非易失性存储器(nvm)200的框图。存储器200包括安排在存储器阵列204中的多个存储器单元，该存储器阵列包括多个行206和多个列208。该多个行206包括存储器行206m和虚拟行206d。存储器行206m包括nvm单元102，并且虚拟行206d包括虚拟单元202。

nvm单元102可以例如具有如图2中所示出的以及本文中所描述的电路配置。此电路仅是nvm单元的一个示例，并且将理解的是，可以使用其他nvm单元电路配置。图4示出了示例虚拟单元202的电路图。此电路仅是虚拟单元的一个示例，并且将理解的是，可以使用其他虚拟单元电路配置。虚拟单元202由两个n沟道mosfet晶体管216和218的源极-漏极路径的串联连接形成。虚拟单元202包括耦合至串联连接的源极-漏极路径的第一端(晶体管218的漏极处)的位线(bl)端子220以及耦合至串联连接的源极-漏极路径的第二端(晶体管216的源极处)的源极线(sl)端子222。晶体管216和218的栅极耦合至虚拟单元202的选择线(sel)端子224。

晶体管116和216在大小和结构上类似于彼此。晶体管118和218同样在大小上类似于彼此，但是晶体管118替代地使用浮栅端子制成。

相对于阵列204的包括存储器行206m的部分，在阵列的第一列208中，该列108中的nvm单元102使其源极线端子122一起连接至阵列的源极线212并且使其位线端子120一起连接至阵列的第一位线210(1)。在阵列的第二列208中，该列208中的nvm单元102使其源极线端子122一起连接至阵列的第一位线210(1)并且使其位线端子120一起连接至阵列的第二位线210(2)。因此，阵列的第一位线210(1)充当第一列208的nvm单元102的位线以及第二列的nvm单元102的源极线。此安排跨阵列重复其自身直到最后一列208，其中，该列208中的nvm单元102使其源极线端子122一起连接至阵列的倒数第二位线210(n-1)并且使其位线端子120一起连接至阵列的最后位线210(n)。对每个存储器行206m中的多个nvm单元102而言，行206m中的nvm单元102中的奇数编号的nvm单元(例如，单元102(1)，102(3)等)使其选择线端子124连接至行206m的第一选择线226(1)。行206m中的nvm单元102中的偶数编号的nvm单元(例如，单元102(2)，102(n)等)使其选择线端子124连接至行206m的第二选择线226(2)。

接下来转到阵列204的包括虚拟行206d的部分，每个虚拟行206d包括多个虚拟单元202对，其中，虚拟单元对中两个相邻的虚拟单元202通过与相应位线端子220的连接共享公共位线210，并且相邻虚拟单元对通过与相应源极线端子222的连接共享公共源极线212。在虚拟行的第一行206d(1)(也被称为顶部虚拟行)中，形成到第一可控源极线212(1)的源极线连接，形成到位线210的奇数编号的位线(例如，210(1)和210(3))的位线连接，并且每个虚拟单元202使其选择线端子124连接至第三选择线226(3)。在虚拟行的第二行206d(2)(也被称为底部虚拟行)中，形成到第二可控源极线212(2)的源极线连接，形成到位线210的偶数编号的位线(例如，210(2)和210(n))的位线连接，并且每个虚拟单元202使其选择线端子124连接至第四选择线226(4)。

尽管图3示出了分别位于阵列204的包括存储器行206m的部分之上和之下的两个虚拟行，但是将理解的是，这仅是用于放置虚拟行的一个选项。替代性地，所有虚拟行可以被安排成彼此相邻。

图3的存储器用于读取的操作如下：

行解码器对地址进行解码，并且响应于该地址选择存储器行206m中的一个存储器行。通过控制电路400的操作，地址解码操作进一步启用针对存储器行206m中所选存储器行的第一选择线226(1)或第二选择线226(2)。这实际上选择：是所选行206m中的nvm单元102中的奇数编号的nvm单元(例如，单元102(1)、102(3)等)被访问(当启用第一选择线226(1)时)还是所选行206m中的nvm单元102中的偶数编号的nvm单元(例如，单元102(2)、102(n)等)被访问(当启用第二选择线226(2)时)。

暂时假设启用第一选择线226(1)并且访问所选行206m中的nvm单元102中的奇数编号的nvm单元。列解码器还对地址进行解码，并且选择位线210的奇数编号的位线(例如，210(1)和210(3))以便连接至感测放大器。为了对nvm单元102的奇数编号的nvm单元执行正确的读操作，位线210的偶数编号的位线(例如，210(2)和210(n))必须被控制为源极线并且连接至地。这通过第二虚拟行206d(2)的虚拟单元202的操作来完成。响应于启用第一选择线226(1)，由导通第二虚拟行206d(2)的每个虚拟单元202中的晶体管的控制电路400致动第四选择线226(4)，以便将位线210中的偶数编号的位线电连接至第二可控源极线212(2)。响应于存储器在读取模式下的操作，此第二可控源极线212(2)由控制电路400连接至地。

现在反过来假设启用第二选择线226(2)并且访问所选行206m中的nvm单元102中的偶数编号的nvm单元。列解码器还对地址进行解码，并且选择位线210中的偶数编号的位线(例如，210(2)和210(n))以便连接至感测放大器。为了对nvm单元102中的偶数编号的nvm单元执行正确的读操作，位线210的奇数编号的位线(例如，210(1)和210(3))必须被配置为源极线并且连接至地。这通过第一虚拟行206d(1)的虚拟单元202的操作来完成。响应于启用第二选择线226(2)，由导通第一虚拟行206d(1)的每个虚拟单元202中的晶体管的控制电路400致动第三选择线226(3)，以便将位线210的奇数编号的位线电连接至第一可控源极线212(1)。响应于存储器在读取模式下的操作，此第一可控源极线212(1)由控制电路400连接至地。

存储器用于软编程的操作如下：

通过将所有位线(奇数和偶数)210驱动至接地来完成存储器的软编程。由控制电路400禁用(即，驱动至接地)存储器的所有存储器行206m的第一和第二选择线226(1)和226(2)。由导通每个虚拟单元202中的晶体管的控制电路启用虚拟行206d的第三和第四选择线226(3)和226(4)，以便将位线210中的奇数编号的位线电连接至第一可控源极线212(1)并且将位线210中的偶数编号的位线电连接至第二可控源极线212(2)。响应于存储器在软编程模式下的操作，第一和第二可控源极线212(1)和212(2)都由控制电路400连接至地。随着所有位线现在通过已启用的虚拟单元202而连接至地，可以通过将存储器单元的栅极驱动到足够引起软编程的高电压来执行软编程。同时，禁用列解码器，从而使得位线210不与列解码信号交互。

在其他存储器操作中，第一和第二可控源极线212(1)和212(2)上的电压可以由控制电路400控制到除了接地之外的电压水平(例如，硬编程操作或模式编程操作中的禁止电压的一小部分)，并且还可以保持在浮置状态下(例如，擦除操作中的擦除电压的一小部分)。本文中结合图5讨论了关于这种存储器操作的细节。

现在参照图5，示出了包括多个存储器单元(mc)和多个虚拟单元(dc)的非易失性存储器(nvm)阵列304。存储器单元mc可以例如属于与本文中所描述的存储器单元102相同的类型，并且虚拟单元dc可以属于与本文中所描述的虚拟单元202相同的类型。图5的展示关注于阵列304自身的结构和配置，并且省略了nvm的其他部件(如行解码器、列解码器、控制电路和感测放大器)的细节展示。将理解的是，阵列304可以结合以与用图3的阵列204所示的方式相同的方式配置和连接的这种nvm部件一起使用。

阵列304包括多个存储器扇区308(此示例中示出了三个这种扇区)和多个虚拟扇区310(此示例中示出了两个这种扇区)。每个存储器扇区308由多个存储器行306m形成(此示例中示出了每存储器扇区两个这种存储器行)，其中，每个存储器行306m包括多个存储器单元mc。每个虚拟扇区310由多个虚拟行306d形成(此示例中示出了每虚拟扇区两个这种虚拟行)，其中，每个虚拟行306d包括多个虚拟单元dc。

相对于阵列304的包括存储器扇区308的部分，并且具体地相对于每个存储器行306m，列中的每个存储器单元mc使其源极线端子122连接至阵列的一条位线bl并且使其位线端子120连接至阵列的另一条位线bl。最左边的存储器单元mc使其源极线端子122连接至源极线sl。在所展示的每存储器扇区308具有两个存储器行306m的示例中，扇区的第一(或上)存储器行306m1中的该多个存储器单元mc连接在奇数编号的位线(例如，位线bl(1)、bl(3)、bl(5)等)之间，而扇区的第二(或下)存储器行306m2中的该多个存储器单元mc连接在偶数编号的位线(例如，位线bl(2)、bl(4)、bl(6)等)之间。扇区308的第一(或上)和第二(或下)存储器行306m1和306m2中的每一个中的存储器单元mc中的奇数编号的存储器单元使其选择线端子124连接至第一选择线sel_1(x)，并且扇区308的第一(或上)和第二(或下)存储器行306m1和306m2中的每一个中的存储器单元mc中的偶数编号的存储器单元使其选择线端子124连接至第二选择线sel_2(x)，其中，“x”标识存储器扇区编号。

接下来转到阵列304的包括虚拟扇区310的部分，每个虚拟行306d包括多个虚拟单元dc对，其中，虚拟单元对中的两个相邻的虚拟单元dc通过与相应位线端子220的连接共享公共位线bl，并且相邻虚拟单元对通过与相应源极线端子222的连接共享公共源极线。在所展示的每虚拟扇区310具有两个虚拟行306d的示例中，并且确切地相对于第一(或顶部)虚拟扇区310t，扇区310的第一(或上)虚拟行306d1中的虚拟单元dc对连接至第一交替奇数编号的位线(例如，位线bl(1)、bl(5)、bl(9)等)，而扇区310的第二(或下)虚拟行306d2中的虚拟单元dc对连接至第一交替偶数编号的位线(例如，位线bl(2)、bl(6)、bl(10)等)。相对于第二(或底部)虚拟扇区310b，扇区310的第一(或上)虚拟行306d1中的虚拟单元dc对连接至第二交替奇数编号的位线(例如，位线bl(3)、bl(7)、bl(11)等)，而扇区的第二(或下)虚拟行306d2中的虚拟单元dc对连接至第二交替偶数编号的位线(例如，位线bl(4)、bl(8)、bl(12)等)。第二(或底部)虚拟扇区310b中的最左边虚拟单元dc使其位线端子耦合至源极线sl。

进一步关于所展示的每虚拟扇区具有两个虚拟行306d的示例，扇区310的第一(或上)虚拟行306d1中的相邻虚拟单元对所共享的源极端子各自连接至可控源极线(具体地：第一(或顶部)虚拟扇区310t中的第一源极线sl1以及第二(或底部)虚拟扇区310b中的第三源极线sl3)，而扇区310的第二(或下)虚拟行306d2中的相邻虚拟单元对所共享的源极端子各自连接至可控源极线(具体地：第一(或顶部)虚拟扇区310t中的第二源极线sl2以及第二(或底部)虚拟扇区310b中的第四源极线sl4)。第一(或顶部)虚拟扇区310t中的最左边虚拟单元dc使其源极线端子分别耦合至第一和第二可控源极线sl1和sl2。

最后，第二(或底部)虚拟扇区310b的虚拟行306d1和306d2中的所有虚拟单元dc的选择线端子124连接至第一虚拟选择线dsel_1，并且第一(或顶部)虚拟扇区310t的虚拟行306d1和306d2中的所有虚拟单元dc的选择线端子124连接至第二虚拟选择线dsel_2。

存储器阵列304的与对nvm进行读取有关的操作如下：

行解码器对地址进行解码，并且响应于该地址选择存储器扇区308中的一个存储器扇区。列解码器进一步对地址进行解码，并且选择一组交替编号的位线以便通过列解码器连接至感测放大器，因此有效地选择已编址扇区308内的存储器行306m之一。地址解码操作进一步使用控制电路400启用选择线sel_1或sel_2之一，以便在所选行306m的奇数和偶数存储器单元mc之间进行选择。

暂时假设地址解码导致选择存储器扇区308中特定存储器扇区以及第二存储器行306m2的奇数编号的存储器单元。列解码器然后将选择第一交替偶数编号的位线(例如，位线bl(2)、bl(6)、bl(10)等)以便通过列解码器连接至感测放大器。控制电路400启用第一选择线sel_1(x)以便致动所选存储器扇区308中的奇数存储器单元mc。为了对所选存储器扇区308的第二存储器行306m2中的奇数存储器单元mc执行正确的读操作，第二交替偶数编号的位线(例如，位线bl(4)、bl(8)、bl(12)等)必须被配置为源极线并且连接至地。这通过第二(或底部)虚拟扇区310b的虚拟行306d内的虚拟单元202的操作来完成。启用第一选择线sel_1(x)还使得由导通第二(或底部)虚拟扇区310b的虚拟行306d内的每个虚拟单元202中的晶体管的控制电路400启用第一虚拟选择线dsel_1。虚拟单元202将第二交替偶数编号的位线(例如，位线bl(4)、bl(8)、bl(12)等)电连接至第二(或底部)虚拟扇区310b中的第四源极线sl4。响应于存储器在读取模式下的操作，此第四源极线sl4由控制电路400连接至地。

将注意的是，启用第二(或底部)虚拟扇区310b的虚拟行306d内的每个虚拟单元202中的晶体管进一步将第二交替奇数编号的位线(例如，位线bl(3)、bl(7)、bl(11)等)电连接至第二(或底部)虚拟扇区310b中的第三源极线sl3。响应于存储器在读取模式下的操作，此第三源极线sl3还由控制电路400连接至地。

来自所选存储器扇区308的第二存储器行306m2的奇数编号的存储器单元的数据然后通过第一交替偶数编号的位线bl(2)、bl(6)、bl(10)等从阵列304处读出，以便由感测放大器进行检测。

现在假设地址解码导致选择存储器扇区308中特定存储器扇区以及第一存储器行306m1的奇数编号的存储器单元。列解码器然后将选择第一交替奇数编号的位线(例如，位线bl(1)、bl(5)、bl(9)等)以便通过列解码器连接至感测放大器。控制电路400启用第一选择线sel_1(x)以便致动所选存储器扇区308中的奇数存储器单元mc。为了对所选存储器扇区308的第一存储器行306m1中的奇数存储器单元mc执行正确的读操作，第二交替奇数编号的位线(例如，位线bl(3)、bl(7)、bl(11)等)必须被配置为源极线并且连接至地。这通过第二(或底部)虚拟扇区310b的虚拟行306d内的虚拟单元202的操作来完成。启用第一选择线sel_1(x)还使得由导通第二(或底部)虚拟扇区310b的虚拟行306d内的每个虚拟单元202中的晶体管的控制电路400启用第一虚拟选择线dsel_1。虚拟单元202将第二交替奇数编号的位线(例如，位线bl(3)、bl(7)、bl(11)等)电连接至第二(或底部)虚拟扇区310b中的第三源极线sl3。响应于存储器在读取模式下的操作，此第三源极线sl3还由控制电路400连接至地。

将注意的是，启用第二(或底部)虚拟扇区310b的虚拟行306d内的每个虚拟单元202中的晶体管进一步将第二交替偶数编号的位线(例如，位线bl(4)、bl(8)、bl(12)等)电连接至第二(或底部)虚拟扇区310b中的第四源极线sl4。响应于存储器在读取模式下的操作，此第四源极线sl4由控制电路400连接至地。

来自所选存储器扇区308的第一存储器行306m1的奇数编号的存储器单元的数据然后通过第一交替奇数编号的位线bl(1)、bl(5)、bl(9)等从阵列304处读出，以便由感测放大器进行检测。

当地址解码导致选择偶数编号的存储器单元时，执行类似于以上所描述的过程。特别考虑以下：

暂时假设地址解码导致选择存储器扇区308中特定存储器扇区以及第二存储器行306m2的偶数编号的存储器单元。列解码器然后将选择第二交替偶数编号的位线(例如，位线bl(4)、bl(8)、bl(12)等)以便通过列解码器连接至感测放大器。控制电路400启用第二选择线sel_2(x)以便致动所选存储器扇区308中的偶数存储器单元mc。为了对所选存储器扇区308的第二存储器行306m2中的偶数存储器单元mc执行正确的读操作，第一交替偶数编号的位线(例如，位线bl(2)、bl(6)、bl(10)等)必须被配置为源极线并且连接至地。这通过第一(或顶部)虚拟扇区310t的虚拟行306d内的虚拟单元202的操作来完成。启用第二选择线sel_2(x)还使得由导通第一(或顶部)虚拟扇区310t的虚拟行306d内的每个虚拟单元202中的晶体管的控制电路400启用第二虚拟选择线dsel_2。虚拟单元202将第一交替偶数编号的位线(例如，位线bl(2)、bl(6)、bl(10)等)电连接至第一(或顶部)虚拟扇区310t中的第一源极线sl1。响应于存储器在读取模式下的操作，此第一源极线sl1由控制电路400连接至地。

将注意的是，启用第一(或顶部)虚拟扇区310t的虚拟行306d内的每个虚拟单元202中的晶体管进一步将第一交替奇数编号的位线(例如，位线bl(1)、bl(5)、bl(9)等)电连接至第一(或顶部)虚拟扇区310t中的第二源极线sl2。响应于存储器在读取模式下的操作，此第二源极线sl2还由控制电路连接至地。

来自所选存储器扇区308的第二存储器行306m2的偶数编号的存储器单元的数据然后通过第二交替偶数编号的位线bl(4)、bl(8)、bl(12)等从阵列304处读出，以便由感测放大器进行检测。

现在假设地址解码导致选择存储器扇区308中特定存储器扇区以及第一存储器行306m1的偶数编号的存储器单元。列解码器然后将选择第二交替奇数编号的位线(例如，位线bl(3)、bl(7)、bl(11)等)以便通过列解码器连接至感测放大器。控制电路400启用第二选择线sel_2(x)以便致动所选存储器扇区308中的偶数存储器单元mc。为了对所选存储器扇区308的第一存储器行306m1中的偶数存储器单元mc执行正确的读操作，第一交替奇数编号的位线(例如，位线bl(1)、bl(5)、bl(9)等)必须被配置为源极线并且连接至地。这通过第一(或顶部)虚拟扇区310t的虚拟行306d内的虚拟单元202的操作来完成。启用第二选择线sel_2(x)还使得由导通第一(或顶部)虚拟扇区310t的虚拟行306d内的每个虚拟单元202中的晶体管的控制电路400启用第二虚拟选择线dsel_2。虚拟单元202将第一交替奇数编号的位线(例如，位线bl(1)、bl(5)、bl(9)等)电连接至第一(或顶部)虚拟扇区310t中的第一源极线sl1。响应于存储器在读取模式下的操作，此第一源极线sl1还由控制电路连接至地。

将注意的是，启用第一(或顶部)虚拟扇区310t的虚拟行306d内的每个虚拟单元202中的晶体管进一步将第一交替偶数编号的位线(例如，位线bl(2)、bl(6)、bl(10)等)电连接至第一(或顶部)虚拟扇区310t中的第二源极线sl2。响应于存储器在读取模式下的操作，此第二源极线sl2由控制电路400连接至地。

来自所选存储器扇区308的第一存储器行306m1的偶数编号的存储器单元的数据然后通过第二交替奇数编号的位线bl(3)、bl(7)、bl(11)等从阵列304处读出，以便由感测放大器进行检测。

存储器阵列204的与nvm的软编程有关的操作如下：

通过将所有位线bl(奇数和偶数)驱动至接地来完成存储器的软编程。由控制电路400禁用(即，驱动至接地)被软编程的存储器扇区308的第一和第二选择线sel_1(x)和sel_2(x)。实际上，如果整个阵列304被软编程，则禁用每个存储器扇区308的第一和第二选择线sel_1(x)和sel_2(x)。由导通第一(或顶部)虚拟扇区310t和第二(或底部)虚拟扇区310b两者的所有虚拟单元202中的晶体管的控制电路400启用(驱动至vdd)第一和第二虚拟选择线dsel_1和dsel_2。这些虚拟单元202将位线bl中的所有位线电连接至第一到第四源极线sl1到sl4。响应于存储器在软编程模式下的操作，这些第一到第四源极线sl1到sl4由控制电路400连接至地。随着所有位线bl现在连接至地，可以通过将存储器单元mc的栅极端子驱动到足够引起软编程操作的高电压来执行软编程。同时，禁用列解码器，从而使得位线bl不与列解码信号交互。

还可能结合执行棋盘式或逆棋盘式编程操作来操作存储器阵列204。

对棋盘式编程操作而言，由控制电路400禁用(即，驱动至接地)被编程的每个存储器扇区308的第一和第二选择线sel_1(x)和sel_2(x)。第一和第二虚拟选择线dsel_1和dsel_2由控制电路400驱动至禁止电压(通常为用于存储器单元mc的编程电压的一小部分(例如，1/3)的电压)。响应于存储器在棋盘式编程模式下的操作，第一和第四源极线sl1和sl4由控制电路400连接至地，而第二和第三源极线sl2和sl3由控制电路400驱动至禁止电压。因此，奇数编号的存储器行中的奇数编号的存储器单元mc被编程为第一逻辑值(即，逻辑1)，而奇数编号的存储器行中的偶数编号的存储器单元mc被编程为第二逻辑值(即，逻辑0)，其中，偶数编号的存储器行具有相反的编程。同时，禁用列解码器，从而使得位线bl不与列解码信号交互。

对逆棋盘式编程操作而言，由控制电路400禁用(即，驱动至接地)被编程的每个存储器扇区308的第一和第二选择线sel_1(x)和sel_2(x)。由控制电路400将第一和第二虚拟选择线dsel_1和dsel_2驱动至thh/3的电压。响应于存储器在逆棋盘式编程模式下的操作，第一和第四源极线sl1和sl4由控制电路400驱动至thh/3的电压，而第二和第三源极线sl2和sl3由控制电路400连接至地。因此，奇数编号的存储器行中的偶数编号的存储器单元mc被编程为第一逻辑值(即，逻辑1)，而奇数编号的存储器行中的奇数编号的存储器单元mc被编程为第二逻辑值(即，逻辑0)，其中，偶数编号的存储器行具有相反的编程。同时，禁用列解码器，从而使得位线bl不与列解码信号交互。

所公开的针对存储器阵列204的编程操作的优点是，棋盘式或逆棋盘式编程操作可以在不接口连接或使用nvm的任何编程负载电路系统的情况下完成。相反，对施加到选择线和源极线的电压的简单控制将使用特定模式实现针对所有扇区的期望的存储器单元编程。

存储器阵列204的进一步操作可以执行擦除操作。在擦除模式中，被擦除的每个存储器扇区308的第一和第二选择线sel_1(x)和sel_2(x)由控制电路400驱动至擦除电压的一小部分(例如，2/3)。由控制电路400将第一和第二虚拟选择线dsel_1和dsel_2驱动至擦除电压的该一小部分。第一到第四源极线sl1到sl4由控制电路400控制成用于a)浮置或者b)连接至对存储器区域的块体(例如，p阱)进行偏置的同一电压；该偏置电压是例如擦除电压。因此，仅基于浮栅的存储器单元mc将暴露于擦除电压，并且未对剩余晶体管施压。

现在参照图6a至图6b，示出了控制电路400的框图。控制电路400接收标识nvm的操作模式的模式信号(mode)。例如，模式信号mode可以指定nvm存储器是在读取模式、软编程模式、棋盘式编程模式、逆棋盘式编程模式还是擦除模式下操作。响应于指定的操作模式(以及指定的存储器地址或者当在读取模式中时对指定的存储器地址进行的解码；此信息由地址信号(addr)提供)，针对每个扇区308的第一和第二选择线sel_1(x)和sel_2(x)(图3的线226(1)至226(2))、第一和第二虚拟选择线dsel_1和dsel_2(图3的线226(3)至226(4))、以及第一到第四源极线sl1到sl4(图3的线212(1)至212(2))，控制电路400生成适当电压。控制电路400可以以图3中总体指示的实施方式被实施为地址解码器电路的一部分或行解码器的一部分，或者可以单独或远离任何解码器电路系统被提供。

对于本领域的技术人员将明显的是，在不背离本发明的精神和范围的情况下可以在本发明中作出各种修改和变化。因此，本发明旨在涵盖本发明的修改和变化，只要这些修改和变化落在所附权利要求书及其等价物的范围内。