本申请享有以日本专利申请2017-51294号(申请日：2017年3月16日)为基础申请案的优先权。本申请通过参照该基础申请案而包含基础申请案的全部内容。
本发明的实施方式涉及一种非易失性半导体存储装置。
背景技术：
电阻变化型存储器reram(resistiverandomaccessmemory)、相变式存储器pcmram(phasechangerandomaccessmemory)、磁阻式存储器mram(magnetoresistiverandomaccessmemory)在存储单元内包含电阻变化型元件，作为下一代非易失性半导体存储装置而在多个方面进行了开发。
技术实现要素：
本发明提供一种能使读出时间高速化的非易失性半导体存储装置。
根据一实施方式，非易失性半导体存储装置包含电流源、箝位电路、存储单元、读出放大器。电流源的一端与电源连接，从电流源的另一端流出参考电流。箝位电路包含控制晶体管及放大电路。控制晶体管的一端与电流源的另一端连接。放大电路在输入侧的正极端口输入单元参考电压，输入侧的负极端口与控制晶体管的另一端连接，输出侧与控制晶体管的控制端子连接，从控制晶体管的另一端向输入侧的负极端口输入反馈信号，向控制晶体管的控制端子输出差动放大的信号。箝位电路对位线负载电容充电，将控制晶体管的另一端箝位在单元参考电压。存储单元包含电阻变化型元件，一端经由位线与箝位电路连接，另一端与字线连接。读出放大器检测电阻变化型元件中存储的数据。
附图说明
图1是表示第1实施方式的非易失性半导体存储装置的框图。
图2是表示第1实施方式的写入读出电路的电路图。
图3(a)及(b)是表示第1实施方式的变化例的存储单元的电路图。
图4是表示第1实施方式的电流源的电路图。
图5是表示第1实施方式的读出放大器的电路图。
图6是表示第1实施方式的存储单元的读出动作的时序图。
图7是表示比较例的写入读出电路的电路图。
图8是表示比较例的存储单元的读出动作的时序图。
图9是表示第1实施方式的位线负载电容充电时间的图。
图10是表示第2实施方式的写入读出电路的电路图。
图11(a)及(b)是表示第2实施方式的具有多值数据的电阻变化型元件的图。
图12是表示第2实施方式的存储单元的读出动作的流程图。
具体实施方式
以下，一边参照附图一边对本发明的实施方式进行说明。
(第1实施方式)
首先，参照附图对本发明的第1实施方式的非易失性半导体存储装置进行说明。图1是表示非易失性半导体存储装置的框图。在本实施方式中，使用包含控制晶体管及放大电路的箝位电路，对位线负载电容高速地充电，使读出时间高速化。
如图1所示，非易失性半导体存储装置100包含控制电路10、解码器/驱动器电路11、字线选择电路12、位线选择电路13、存储单元阵列14、写入读出电路15、及输入输出电路16。非易失性半导体存储装置100是电阻变化型存储器reram(resistiverandomaccessmemory)。非易失性半导体存储装置100与主机200进行各种信息的交换。
控制部10从主机200接收写入请求/读出请求等。控制部10和解码器/驱动器电路11之间进行指令/状态等的交换。控制部10经由地址线将地址信息发送到字线选择电路12。控制部10经由地址线将地址信息发送到位线选择电路13。控制部10将写入/预充电/读出等控制信号发送到写入读出电路15。控制部10经由数据输入输出线和输入输出电路16之间进行数据的交换。控制部10将从输入输出电路16读出之数据发送到主机200。
解码器/驱动器电路11将控制信号发送到字线选择电路12。解码器/驱动器电路11将控制信号发送到位线选择电路13。字线选择电路12基于解码器/驱动器电路11的控制信号及控制部10的地址信息来选择字线。位线选择电路13基于解码器/驱动器电路11的控制信号及控制部10的地址信息来选择位线。
存储单元阵列14是多个存储单元、多个字线、多个位线三维配置的存储单元阵列。
写入读出电路15基于控制电路10的控制信号，执行存储单元的写入/预充电/读出等。输入输出电路16和写入读出电路15之间进行数据的交换。
如图2所示，写入读出电路15包含电流源1、箝位电路2、读出放大器3、开关sw1、开关sw2。写入读出电路15经由位线bl与存储单元mc1连接。
存储单元mc1包含存储2值(高电阻状态/低电阻状态)的电阻变化型元件rcell。电阻变化型元件rcell的一端与位线bl连接，另一端与字线wl连接。在位线bl与低电位侧电源(接地电位)vss之间形成位线负载电容cbl。另外，位线负载电容cbl也被称为位线寄生电容。
电流源1的一端与高电位侧电源vdd连接，另一端与节点n1连接。在开关sw1的一端输入读出放大器参考信号scmpref，另一端与节点n1连接，当控制信号sprechen为使能状态时接通并将读出放大器参考信号scmpref发送到节点n1。
箝位电路2包含控制晶体管mt1、及放大电路21。控制晶体管mt1是nchmos晶体管。控制晶体管mt1的一端(漏极)与节点n1连接，控制端子(栅极)与放大电路21的输出侧连接，另一端(源极)与节点n2连接。
当存储单元mc1进行读出动作时，位线bl流通单元电流icell。
放大电路21是高增益且高速动作的负反馈差动放大电路。在放大电路21的输入侧的正极(+)端口输入单元参考信号scellref，输入侧的负极(﹣)端口与节点n2连接。放大电路21将单元参考信号scellref与从节点n2反馈的反馈信号sfd进行比较，将比较放大后的信号输出到控制晶体管mt1的控制端子(栅极)。
开关sw2的一端与节点n2连接，另一端经由位线bl与存储单元mc1连接。开关sw2由例如多工器(multiplexer)构成，当控制信号ssaen为使能状态时，将节点n2与位线bl之间连接。
在读出放大器3的输入侧输入节点n1的电压信息(检测电压)及读出放大器参考信号scmpref，检测出存储单元mc1的电阻变化型元件rcell中存储的数据，并作为读出放大器输出信号scmpout输出。
在本实施方式中，存储单元设为由电阻变化型元件rcell构成的存储单元mc1，但也能使用图3(a)所示的存储单元mc2、或者图3(b)所示的存储单元mc3。
如图3(a)所示，存储单元mc2包含电阻变化型元件rcell及二极管d1。电阻变化型元件rcell的一端与位线bl连接。二极管d1的阳极与电阻变化型元件rcell的另一端连接，阴极与字线wl连接。在位线bl与低电位侧电源(接地电位)之间形成位线负载电容cbla。
如图3(b)所示，存储单元mc3包含控制晶体管mt2及电阻变化型元件rcell。控制晶体管mt2是nchmos晶体管。控制晶体管mt2的一端(漏极)与位线bl连接，控制端子(栅极)与字线wl连接。电阻变化型元件rcell的一端与控制晶体管mt2的另一端(源极)连接，另一端与低电位侧电源(接地电位)连接。在位线bl与低电位侧电源(接地电位)之间形成位线负载电容cblb。位线负载电容cbl具有大到例如数pf的值。
如图4所示，电流源1由电流镜电路构成。具体来说，电流源1包含pchmos晶体管pmt1及pchmos晶体管pmt2。
pchmos晶体管pmt1的一端(源极)与高电位侧电源vdd连接，控制端子(栅极)与另一端(漏极)连接，从另一端(漏极)侧流出单元基准电流ref。pchmos晶体管pmt2的一端(源极)与高电位侧电源vdd连接，控制端子(栅极)与pchmos晶体管pmt1的控制端子(栅极)连接，从另一端(漏极)侧流出参考电流icellref。
于此，当pchmos晶体管pmt1与pchmos晶体管pmt2的米勒比为1(wg(pmt1)(栅极宽)/lg(pmt1)(栅极长)＝wg(pmt2)(栅极宽)/lg(pmt2)(栅极长))时，参考电流icellref设定为与参考基准电流icellrf相同。
如图5所示，读出放大器3包含电容器c1、反相器inv1、开关sw3。
电容器c1的一端与节点n1连接。开关sw3的一端与电容器c1的另一端及反相器inv1的输入侧连接，另一端与反相器inv1的输出侧连接，当读出放大器参考信号scmpref为使能状态时接通并使反相器inv1的输出侧与输入侧连接。
反相器inv1的输入侧与电容器c1的另一端连接，将输入侧的数据反转。当读出放大器参考信号scmpref为使能状态时，反相器inv1的输出侧的信号被反馈输入到输入侧。利用反相器inv1及开关sw3，检测出存储单元mc1的电阻变化型元件rcell中存储的数据，并作为读出放大器输出信号scmpout输出。
接着，参照图6对存储单元的读出动作进行说明。图6是表示存储单元的读出动作的时序图。
如图6所示，如果控制信号sprechen从“低”电平的去能状态(以后，称为“disable”状态)变化为“高”电平的使能状态(以后，称为“enable”状态)，那么开关sw1接通，读出放大器参考信号scmpref被输入到节点n1。
如果控制信号sprechen维持“enable”状态，且控制信号ssaen从“disable”状态变化为“enable”状态，那么开关sw2接通，箝位电路2开始动作。
具体来说，如果输入作为单元参考信号scellref的单元参考电压vcellref到箝位电路2的放大电路21，那么放大电路21将单元参考电压vcellref与从节点n2反馈输入的反馈信号sfd的电压进行比较，将比较放大后的信号输入到控制晶体管mt1的控制端子(栅极)，以使节点n2的电压在短时间内成为单元参考电压vcellref的方式高速动作。
通过箝位电路2的动作，位线负载电容cbl被快速充电，在充电时间t11，节点n2(位线负载电容cbl的一端侧)被箝位在单元参考电压vcellref。即，位线负载电容cbl在短时间内被预充电，一端迅速被箝位在单元参考电压vcellref。
于此，箝位电路2的放大电路21使用高增益、高速差动放大电路，因此，即便节点n2的电压接近单元参考电压vcellref，对位线负载电容cbl充电的充电电流也不会变小。因此，节点n2的电压变化不会产生拖尾。
接着，如果控制信号ssaen维持“enable”状态，且控制信号sprechen从“enable”状态变化为“disable”状态，那么阻断对节点n1供给读出放大器参考信号scmpref。当阻断读出放大器参考信号scmpref的供给时，单元电流icell从控制晶体管mt1向存储单元mc1流动。电流源1会流出参考电流icellref，并根据单元电流icell及参考电流icellref的大小，决定是向读出放大器3侧供给电流还是从读出放大器3侧引走电流。结果，节点n1上升或者下降，开始利用读出放大器3进行存储单元的数据读出。
当电阻变化型元件rcell中存储的数据为低电阻状态的值时，节点n1的检测电压vsense逐渐降低。相对地，当电阻变化型元件rcell中存储的数据为高低电阻状态的值时，节点n1的检测电压vsense逐渐上升。
读出放大器3对节点n1的检测电压vsense的变化进行检测。当电阻变化型元件rcell中存储的数据为低电阻状态的值时，输出高于反相器inv1的阈值电压vth的读出放大器输出信号scmpout(“高”电平)。相对地，当电阻变化型元件rcell中存储的数据为高电阻状态的值时，输出低于反相器inv1的阈值电压vth的读出放大器输出信号scmpout(“低”电平)。
接着，参照图7对比较例的箝位电路进行说明。图7是表示比较例的写入读出电路的电路图。另外，比较例的非易失性半导体存储装置除写入读出电路以外，具有与本实施方式的非易失性半导体存储装置100相同的构造，因此仅对不同的部分进行说明。
如图7所示，比较例的写入读出电路15a包含电流源1、读出放大器3a、控制晶体管mt1、开关sw2、开关sw11。
控制晶体管mt1的一端(漏极)与节点n1连接，向控制端子(栅极)输入控制信号sclmp，另一端(源极)与节点n2连接。控制晶体管mt1根据箝位信号sclamp将节点n2箝位在仅降低控制晶体管mt1的阈值电压(vth)的电压。
当存储单元mc1进行读出动作时，位线bl流通单元电流icell。
开关sw11的一端与节点n1连接，在另一端输入读出放大器参考信号scmpref。开关sw11在均衡信号seqen为“enable”状态时接通。
读出放大器3a的输入侧的正极(+)端口与节点n1连接，在输入侧的负极(﹣)端口输入读出放大器参考信号scmpref，检测出存储单元mc1的电阻变化型元件rcell中存储的数据，并作为读出放大器输出信号scmpout输出。
接着，参照图8对比较例的存储单元的读出动作进行说明。图8是表示比较例的存储单元的读出动作的时序图。
如图8所示，如果均衡信号seqen从“disable”状态变化为“enable”状态，那么开关sw11接通。
接着，如果均衡信号seqen维持“enable”状态，且控制信号ssaen从“disable”状态变化为“enable”状态，那么开始对位线负载电容cbl充电。
比较例中，控制晶体管mt1根据控制信号sclmp将节点n2设定为仅降低控制晶体管mt1的阈值电压(vth)的电压。另外，节点n2越接近该电压，控制晶体管mt1越接近断开状态，充电电流变得越小，达到固定电压的充电时间t22变得越长。
因此，需要将均衡信号seqen的“enable”状态的时间设定为较长。
接着，如果控制信号ssaen维持“enable”状态，且均衡信号seqen从“enable”状态变化为“disable”状态，那么充到位线负载电容cbl中的电荷逐渐放电，开始进行读出放大器3a的存储单元的数据读出。
当电阻变化型元件rcell中存储的数据为低电阻状态的值时，逐渐降低。相对地，当电阻变化型元件rcell中存储的数据为高电阻状态的值时，逐渐上升。
读出放大器3a将节点n1的检测电压vsense输入到输入侧的正极(+)端口，输入读出放大器参考信号scmpref的电压，进行比较运算处理，将比较结果作为读出放大器输出信号scmpout输出。
当电阻变化型元件rcell中存储的数据为低电阻状态的值时，由于低于读出放大器参考信号scmpref的电压，因此，输出“低”电平的读出放大器输出信号scmpout。相对地，当电阻变化型元件rcell中存储的数据为高电阻状态的值时，由于高于读出放大器参考信号scmpref的电压，因此，输出“高”电平的读出放大器输出信号scmpout。
在比较例的非易失性半导体存储装置中，为了对位线负载电容cbl充电，均衡信号seqen的“enable”状态的时间(均衡时间)变长，对位线负载电容cbl充电的充电时间t22变长。
在本实施方式的非易失性半导体存储装置100中，充电时间t11不依赖于位线负载电容cbl及单元电流。相对地，在比较例的非易失性半导体存储装置中，充电时间t22依赖于位线负载电容cbl及单元电流。
接着，参照图9对非易失性半导体存储装置的位线负载电容充电时间进行说明。图9是表示位线负载电容充电时间的图。
如图9所示，在本实施方式的非易失性半导体存储装置100中，与比较例的非易失性半导体存储装置相比较，可大幅缩短充电时间。另外，本实施方式的充电时间t11依赖于放大电路21的速度及消耗电流。如果使放大电路21高速化，就能缩短充电时间t11，如果增加消耗电流，就能缩短充电时间t11。
如上所述，在本实施方式的非易失性半导体存储装置中，设置包含电流源1、箝位电路2、读出放大器3、开关sw1、开关sw2的写入读出电路15。写入读出电路15经由位线bl与存储单元mc1连接。箝位电路2包含控制晶体管mt1、放大电路21。放大电路21将单元参考信号scellref与从节点n2反馈的反馈信号sfd进行比较，将比较放大后的信号输出到控制晶体管mt1的控制端子(栅极)。箝位电路2对位线负载电容cbl进行快速充电，使节点n2在短时间内箝位于单元参考电压vcellref。
因此，能使位线负载电容cbl的充电时间t11短时间化，且充电时间t11不依赖于位线负载电容cbl及单元电流icell。因此，能使存储单元mc1的数据读出动作高速化。
另外，在本实施方式中，将非易失性半导体存储装置设为reram，但并不一定限定于此。例如，也可应用于具有电阻变化型元件的pcram或mram。
(第2实施方式)
接着，参照附图对本发明的第2实施方式的非易失性半导体存储装置进行说明。图10是表示写入读出电路的电路图。在本实施方式中，使用箝位电路、判定电路及da转换器，同时实现位线负载电容的高速充电与多值存储单元数据的高速读出。
以下，对与第1实施方式相同的构成部分标附相同符号，并省略该部分的说明，仅对不同的部分进行说明。
如图10所示，本实施方式的非易失性半导体存储装置的写入读出电路151包含电流源1、箝位电路、读出放大器3、判定电路4、da转换器5、开关sw1、开关sw2。
写入读出电路151经由位线bl与存储单元mc1n连接。存储单元mc1n包含存储多值数据的电阻变化型元件rcelln。电阻变化型元件rcelln的一端与位线bl连接，另一端与字线wl连接。
当存储单元mc1n进行读出动作时，位线bl流通单元电流icell。
电阻变化型元件rcelln的多值数据如图11(a)所示，分为存储单元电阻值不同的数据“a”组、数据“b”组、……、数据“n-1”组、数据“n”组这n种(其中，n为2以上的整数)。各组相互隔开。
可如图11(b)表示的那样显示数据节点n1的检测电压vsense、电阻变化型元件rcelln的多值数据、单元参考电压vcellref的关系。例如，在数据“n-1”组与数据“n”组之间配置单元参考电压vcellref(1)。在未图示的数据“n-2”组与数据“n-1”组之间配置单元参考电压vcellref(2)。在数据“b”组与未图示的数据“c”组之间配置单元参考电压vcellref(m-1)。在数据“a”组与数据“b”组之间配置单元参考电压vcellref(m)。
于此，数据“n”组的存储单元的电阻变化型元件rcelln例如为高电阻状态。数据“a”组、数据“b”组、……、数据“n-1”组的存储单元的电阻变化型元件rcelln被执行例如低电阻化处理，电阻变化型元件rcelln的状态改变，而电阻值改变。
判定电路4输入读出放大器3所检测出的电阻变化型元件rcelln的数据信息、即读出放大器输出信号scmpout。判定电路4判定存储单元mc1n的电阻变化型元件rcelln中存储的数据信息存在于图11所示的2个数据组群的哪一数据组群。例如，将第1组群设为数据“a”组、数据“b”组、……、数据“k-1”组，将第2组群设为数据“k-1”组、……、数据“n-1”组、数据“n”组。基于判定结果，将电阻变化型元件rcelln中存储的数据信息所存在的数据组群进一步分为两部分，并变更单元参考电压vcellref。利用数字运算处理进行判定电路4中的判定处理、单元参考电压vcellref的变更处理等。
da转换器5设置在判定电路4与放大电路21的输入侧的正极(+)端口之间。da转换器5基于从判定电路4输出的输出信号，将作为模拟信号的变更后的单元参考信号scellrefx，作为反馈信号输出到放大电路21的输入侧的正极(+)端口。于此，在初始读出动作中，单元参考信号scellref被输入到放大电路21的输入侧的正极(+)端口。
接着，参照图12对本实施方式的非易失性半导体存储装置的存储单元的读出动作进行说明。图12是表示存储单元的读出动作的流程图。
如图12所示，首先，将控制信号sprechen设为“enable”状态，使开关sw1接通，将读出放大器参考信号scmpref输入到节点n1。将控制信号ssaen设为“enable”状态，使开关sw2接通，将单元参考电压vcellref输入到箝位电路2的放大电路21的输入侧的正极(+)端口。于此，如图12所示，单元参考电压vcellref优选为选择与存储单元电阻值分布在中央值的数据组相邻的单元参考电压(步骤s1)。
当开关sw2接通而输入单元参考电压vcellref时，箝位电路2开始动作，在短时间内对位线负载电容cbl充电并使节点n2箝位在单元参考电压vcellref(步骤s2)。
当开关sw1断开时，根据单元电流icell及参考电流icellref的大小，节点n1的电压改变，读出放大器3开始动作，输出读出放大器输出信号scmpout(步骤s3)。
判定电路4输入读出放大器输出信号scmpout，判定存储单元mc1n的电阻变化型元件rcelln中存储的数据存在于2个数据组群内的哪一数据组群(步骤s4)。
在接下来的步骤中，判定电路4将2个数据组群内电阻变化型元件rcelln中存储的数据所存在的数据组群进一步分为两部分，并变更单元参考电压vcellref。da转换器4基于判定电路4的判定结果，将作为模拟值的变更后的单元参考电压vcellrefx，作为反馈信号输出到放大电路21的输入侧的正极(+)端口(步骤s5)。
在能够特定出电阻变化型元件rcelln中存储的数据存在于图11所示的哪个数据组之前，进行n次判定处理，判定是否最接近。
如上所述，在本实施方式的非易失性半导体存储装置中，设置包含电流源1、箝位电路、读出放大器3、判定电路4、da转换器5、开关sw1、开关sw2的写入读出电路151。写入读出电路151经由位线bl与存储单元mc1n连接。存储单元mc1n包含存储多值数据的电阻变化型元件rcelln。电阻变化型元件rcelln的一端与位线bl连接，另一端与字线wl连接。判定电路4输入读出放大器输出信号scmpout，并判定存储单元mc1n的电阻变化型元件rcelln中存储的数据信息存在于哪个数据组群。另外，在判定中，进行例如n次(n：2以上)比较。da转换器5将变更后的单元参考信号scellrefx作为反馈信号输出到放大电路21的输入侧的正极(+)端口。通过对存在于哪个数据组群的判定，进行例如n次(n：2以上)的比较，而能够特定出存在于哪个数据组群。
因此，能同时实现位线负载电容的高速充电及多值存储单元数据的高速读出。
虽对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提示的，并不意图限定发明的范围。这些新颖的实施方式可以其他各种方式实施，且于不脱离发明的主旨的范围内可进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求所记载的发明及其均等的范围内。
[符号的说明]
1电流源
2箝位电路
3、3a读出放大器
4判定电路
5da转换器
10控制电路
11解码器/驱动器电路
12字线选择电路
13位线选择电路
14存储单元阵列
15、15a、151写入读出电路
16输入输出电路
21放大电路
100非易失性半导体存储装置
200主机
bl位线
c1电容器
cbl、cbla、cblb位线负载电容
d1二极管
icell单元电流
icellref参考电流
icellrf参考基准电流
inv1反相器
mc1～3、mc1n存储单元
mt1、mt2控制晶体管
n1、n2节点
pmt1、pmt2pchmos晶体管
rcell、rcelln电阻变化型元件
scellref、scellrefx单元参考信号
scmpout读出放大器输出信号
scmpref读出放大器参考信号
sfd反馈信号
sclmp、sprechen、ssaen控制信号
seqen均衡信号
sw1～3、sw11开关
t11、t22充电时间
vcell单元电压
vcellref单元参考电压
vdd高电位侧电源
vsense检测电压
vss低电位侧电源(接地电位)
wl字线