本申请享有以日本专利申请2017-59602号(申请日：2017年3月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本实施方式涉及一种存储设备及其控制方法。
背景技术：
mram(magnetoresistiverandomaccessmemory，磁阻式随机存取存储器)是存储信息的存储单元使用具有磁阻效应(magnetoresistiveeffect)的磁性元件的存储设备。mram作为以高速动作、大容量、非易失性为特征的下一代存储设备而受到重视。另外，针对将mram作为dram(dynamicrandomaccessmemory，动态随机存取存储器)或sram(staticrandomaccessmemory，静态随机存取存储器)等易失性存储器的替代的研究及开发不断推进。在该情况下，在抑制开发成本且顺利地进行替换时，理想的是以与dram及sram相同的规格使mram动作。
技术实现要素：
本发明的实施方式提供一种高品质的存储设备及其控制方法。
实施方式的存储设备具备：存储单元；及第1电路，对存储单元进行第1读出，产生第1电压，对已进行第1读出的存储单元写入第1数据，对写入有第1数据的存储单元进行第2读出，产生第2电压，基于第1电压及第2电压，判定在第1读出时存储在存储单元中的数据；且第1电路在写入第1数据时，将产生第2电压的产生部设为电浮置状态。
附图说明
图1是表示包含第1实施方式的存储设备的存储系统的框图。
图2是表示第1实施方式的存储设备的存储器阵列的电路图。
图3是表示第1实施方式的存储设备的存储单元的基本构成的图。
图4是表示第1实施方式的存储设备的读出放大器/写入驱动器的框图。
图5是表示第1实施方式的存储设备的前置放大器的电路图。
图6是表示第1实施方式的存储设备的读出放大器的电路图。
图7是表示包含第1实施方式的存储设备的存储系统的读出动作的流程图。
图8是第1实施方式的存储系统的读出动作时的波形图。
图9是表示第1读出动作中的第1实施方式的存储设备的前置放大器的动作的电路图。
图10是表示写入动作中的第1实施方式的存储设备的前置放大器的动作的电路图。
图11是表示第2读出动作中的第1实施方式的存储设备的前置放大器的动作的电路图。
图12是表示判定动作中的第1实施方式的存储设备的读出放大器的动作的电路图。
图13是表示第1读出时的晶体管m8的特性与存储单元的特性的关系，并且表示第2读出时的晶体管m8的特性与存储单元的特性的关系的图。
图14是表示第2读出动作后的各电压的关系的曲线图。
图15是表示在第1读出动作时存储单元存储有“1”数据的情况下的在读出放大器内产生的各电流及电压的图。
图16是表示在第1读出动作时存储单元存储有“0”数据的情况下的在读出放大器内产生的各电流及电压的图。
图17是第1实施方式的存储系统的读出动作时的波形图。
图18是表示判定动作中的第1实施方式的存储设备的读出放大器的动作的电路图。
图19是表示第1实施方式的比较例的存储设备的前置放大器的电路图。
图20是表示第1实施方式的存储系统的读出动作时的电压的波形、与第1实施方式的比较例的存储系统的读出动作时的电压的波形的图。
图21是表示第2实施方式的存储设备的前置放大器的电路图。
图22是第2实施方式的存储系统的读出动作时的波形图。
图23是第2实施方式的存储系统的读出动作时的波形图。
图24是表示第3实施方式的存储设备的读出放大器的电路图。
图25是第3实施方式的存储系统的读出动作时的波形图。
图26是表示判定动作中的第3实施方式的存储设备的读出放大器的动作的电路图。
图27是第3实施方式的存储系统的读出动作时的波形图。
图28是表示判定动作中的第3实施方式的存储设备的读出放大器的动作的电路图。
图29是第4实施方式的存储系统的读出动作时的波形图。
图30是第4实施方式的存储系统的读出动作时的波形图。
具体实施方式
以下，参照附图对实施方式进行说明。另外，在以下的说明中，对具有大致相同的功能及构成的构成要素标注相同符号，只在必要时进行重复说明。另外，以下所示的各实施方式例示用来将本实施方式的技术思想具体化的装置或方法，实施方式的技术思想并不将构成零件的材质、形状、构造、配置等特定为下述。实施方式的技术思想可在专利申请的范围内加以施加各种变更。
各功能区块可作为硬件、计算机软件的任一种或者两者的组合而实现。因此，对各区块以明确可为所述任一种的方式，总而言之从它们的功能的观点在下文进行说明。这种功能是作为硬件来执行还是作为软件来执行取决于具体的实施形态或对整个系统施加的设计制约。本领域技术人员可针对具体的每一实施形态以多种方法实现它们的功能，决定所述实现的内容包含在本发明的范畴内。
在下述各实施方式中，对存储器阵列应用mram的情况进行说明。
＜1＞第1实施方式
＜1-1＞构成
＜1-1-1＞存储系统的构成
利用图1，概略性地对第1实施方式的存储系统(memorysystem)1的基本构成进行说明。存储系统1具备存储设备(memorydevice)10及存储器控制器(memorycontroller)20。
＜1-1-2＞存储器控制器的构成
存储器控制器20从个人计算机等主机(外部设备)2接收命令，从存储设备10读出数据或者对存储设备10写入数据。
存储器控制器20具备主机接口(hostinterface(i/f))21、数据缓冲器(databuffer)22、寄存器(register)23、cpu(centralprocessingunit，中央处理器)24、设备接口(deviceinterface(i/f))25及ecc(errorcorrectingcode，错误校正码)电路26。
主机接口21与主机2连接。经由该主机接口21而在主机2与存储系统1之间进行数据收发等。
数据缓冲器22连接于主机接口21。数据缓冲器22接收经由主机接口21从主机2发送至存储系统1的数据，并暂时存储该数据。另外，数据缓冲器22暂时存储从存储系统1经由主机接口21向主机2发送的数据。数据缓冲器22可以是易失性的存储器，也可以是非易失性的存储器。
寄存器23例如为易失性的存储器，存储由cpu24执行的设定信息、指令及状态等。寄存器23可以是易失性的存储器，也可以是非易失性的存储器。
cpu24负责存储系统1整体的动作。cpu24例如根据从主机2接收到的指令对存储设备10执行特定处理。
设备接口25在存储器控制器20与存储设备10之间进行各种信号等的收发。
ecc电路26经由数据缓冲器22接收从主机2接收到的写入数据。然后，ecc电路26对写入数据附加错误校正码。ecc电路26将附加有错误校正码的写入数据供给至例如数据缓冲器22或设备接口25。
另外，ecc电路26接收经由设备接口25从存储设备10供给的数据。该数据是存储在存储器阵列11的存储单元中的数据。ecc电路26判定从存储设备10接收到的数据是否存在错误。ecc电路26在判定为接收到的数据存在错误的情况下，对接收到的数据使用错误校正码进行错误校正处理。然后，ecc电路26将错误校正处理过的数据供给至例如数据缓冲器22、设备接口25等。
＜1-1-3＞存储设备的构成
第1实施方式的存储设备10具备存储器阵列11、读出放大器/写入驱动器12、列解码器13、字线驱动器14、行解码器15、io电路16、控制器17及指令地址输入电路18。
从存储器控制器20向指令地址输入电路18输入各种外部控制信号，例如芯片选择信号cs、时钟信号ck、时钟使能信号cke及指令地址信号ca等。指令地址输入电路18将指令地址信号ca传输至控制器17。
控制器17识别指令与地址。控制器17控制存储设备10。
存储器阵列11为mram，由多个存储单元mc呈矩阵状地二维配置而成。各存储单元mc包含mtj(magnetictunneljunction，磁隧道结)元件30(未图示)及选择晶体管31(未图示)。mtj元件30是磁隧道结元件，利用电阻状态的变化存储数据，能够通过电流重写数据。选择晶体管31对应于mtj元件30而设置，且构成为当对该对应的mtj元件30流通电流时成为导通状态。此外，也可将mtj元件记载为电阻变化元件。
多条字线wl在行方向上延伸，多条位线bl在列方向上延伸。而且，字线wl及位线bl以相互交叉的方式布线。相邻的两条位线bl成对，存储单元mc是对应于字线wl与位线对(本实施方式中，为了方便起见而称为位线bl及源极线sl)的交点而设置。各存储单元mc的mtj元件30及选择晶体管31串列连接在位线bl与源极线sl之间(位线对之间)。另外，选择晶体管31的栅极连接于字线wl。
字线驱动器14至少沿着存储器阵列11的一边而配置。另外，字线驱动器14构成为在数据读出或数据写入时对字线wl施加电压。
行解码器15对从指令地址输入电路18供给的指令地址信号ca的地址进行解码。更具体来说，行解码器15将经解码的行地址供给至字线驱动器14。由此，字线驱动器14可对选择字线wl施加电压。
列解码器13对从指令地址输入电路18供给的指令地址信号ca的地址进行解码。列解码器13将经解码的列地址供给至读出放大器/写入驱动器12。
读出放大器/写入驱动器12具备读出放大器及写入驱动器。读出放大器/写入驱动器12至少沿着存储器阵列11的一边而配置。读出放大器是经由全局位线gbl而连接于位线bl，通过侦测连接于选择字线wl的存储单元mc中流动的电流，而读出存储在存储单元mc中的数据。写入驱动器经由全局位线gbl而连接于位线bl或者经由全局源极线gsl而连接于源极线sl。而且，写入驱动器在对选择存储单元mc写入数据时，对连接于选择字线wl的选择存储单元mc流通电流。
另外，读出放大器/写入驱动器12具备未图示的页面缓冲器。页面缓冲器例如为易失性的存储器，存储通过读出放大器读出的数据或经由io电路16传输的写入数据。
读出放大器/写入驱动器12与数据线dq之间的数据收发是经由io电路16而进行。
＜1-1-4＞存储器阵列
接下来，利用图2对第1实施方式的存储设备的存储器阵列的具体构成进行说明。如上所述，存储器阵列11是由多个存储单元mc呈矩阵状排列而构成。具体来说，存储器阵列11中设有多条字线wl0～wli－1(i：2以上的整数)、多条位线bl0～blj－1及多条源极线sl0～slj－1(j：2以上的整数)。
存储单元mc包括mtj元件30及选择晶体管31。选择晶体管31例如由n通道mosfet(metaloxidesiliconfieldeffecttransistor，金属氧化物硅场效应晶体管)构成。
mtj元件30的一端连接于位线bl，另一端连接于选择晶体管31的漏极。选择晶体管31的栅极连接于字线wl，源极连接于源极线sl。
＜1-1-5＞存储单元
接下来，利用图3，概略性地对第1实施方式的存储设备的存储单元进行说明。
如图3所示，利用tmr(tunnelingmagnetoresistive，隧穿磁阻)效应的mtj元件30具有由两层铁磁性层f、p与夹于它们之间的非磁性层(隧道绝缘膜)b构成的积层构造，利用因自旋极化隧道效应引起的磁阻变化而存储数字数据。mtj元件30通过两层铁磁性层f、p的磁化排列，可获得低电阻状态与高电阻状态。例如，如果将低电阻状态定义为“0”数据，将高电阻状态定义为“1”数据，则可在mtj元件30中记录1比特数据。当然，也可将低电阻状态定义为“1”数据，将高电阻状态定义为“0”数据。
例如，mtj元件30是将固定层(钉扎层(pinninglayer))p、隧道势垒层b、记录层(自由层)f依次积层而构成。钉扎层p是磁化排列的方向被固定的层，自由层f的磁化排列的方向可以变化，根据其磁化方向而存储数据。钉扎层p及自由层f由铁磁性体构成，隧道势垒层b由绝缘膜构成。
具体来说，自由层f例如也可使用钴铁硼(cofeb)或硼化铁(feb)等。钉扎层p例如也可使用钴铂(copt)、钴镍(coni)或钴钯(copd)等。隧道势垒层b由非磁性材料构成，可使用非磁性金属、非磁性半导体、绝缘体等。隧道势垒层b例如也可使用氧化镁(mgo)或氧化铝(al2o3)等。
如果在写入时朝箭头a1的方向流通电流，则自由层f的磁化方向相对于钉扎层p的磁化方向成为反平行状态(ap状态)，而成为高电阻状态(“1”数据)。也可将这种写入动作记载为“1”写入动作。如果在写入时朝箭头a2的方向流通电流，则钉扎层p与自由层f各自的磁化方向成为平行状态(p状态)，而成为低电阻状态(“0”数据)。也可将这种写入动作记载为“0”写入动作。像这样，mtj元件可根据流通电流的方向而写入不同的数据。
＜1-1-6＞读出放大器/写入驱动器
利用图4，对第1实施方式的存储设备的读出放大器/写入驱动器12进行说明。
如图4所示，读出放大器/写入驱动器12具备多个读出电路100。多个读出电路100针对每一位线(全局位线)而设置。而且，多个读出电路100分别具备前置放大器110及读出放大器(sa)120。
前置放大器110经由位线而向存储单元mc供给电流(单元电流)，并存储基于单元电流的电压v1st及v2nd。
读出放大器120基于存储在前置放大器110中的电压v1st及v2nd而判定数据(do、dob)。
＜1-1-6-1＞前置放大器的构成
接下来，利用图5，对第1实施方式的存储设备的前置放大器110的构成进行说明。
如图5所示，具备pmos(p-channelmetaloxidesemiconductor，p通道金属氧化物半导体)晶体管m1、m2、m5、m6、nmos(n-channelmetaloxidesemiconductor，n通道金属氧化物半导体)晶体管m3、m4、m7、m8、m9及电容c1。
晶体管m1的一端被施加电源电压vdd，另一端及栅极电极连接于节点n1。
晶体管m2的一端连接于节点n3，另一端连接于节点n4，栅极电极连接于节点n1。
晶体管m1及晶体管m2作为电流镜发挥功能。
晶体管m3的一端连接于节点n1，另一端连接于节点n2，栅极电极被供给信号vclamp。
晶体管m4的一端连接于节点n2，另一端连接于位线(全局位线)，栅极电极被供给信号ren。
晶体管m5的一端被施加电源电压vdd，另一端连接于节点n3，栅极电极被供给信号renb。
晶体管m6的一端连接于节点n4，另一端连接于节点n5，栅极电极被供给信号sw1b。
晶体管m7的一端连接于节点n4，另一端连接于节点n5，栅极电极被供给信号sw1p。
晶体管m6及晶体管m7作为一个开关发挥功能。
晶体管m8的一端连接于节点n4，另一端连接于节点n6，栅极电极连接于节点n5。
晶体管m9的一端连接于节点n6，另一端被施加接地电压vss，栅极电极被供给信号ren。
电容c1的一端连接于节点n5，另一端被施加接地电压vss。
节点n4的电位作为v2nd而被供给至读出放大器120。可认为晶体管m8、节点n4是v2nd产生部。
节点n5的电位作为v1st而被供给至读出放大器120。可认为晶体管m6、m7、m8、电容c1、节点n5是v1st产生部。
关于前置放大器110的动作，将在下文进行叙述。
＜1-1-6-2＞读出放大器放大器的构成
接下来，利用图6，对第1实施方式的存储设备的读出放大器120的构成进行说明。
如图6所示，具备pmos晶体管m10、m11、m12、m13、m14、m15、nmos晶体管m16、m17、m18、m19、m20、m21、m22、m23、m24、m25、m26、m27。
晶体管m10的一端被施加电源电压vdd，另一端连接于节点n7，栅极电极被供给信号latpb。
晶体管m11的一端连接于节点n7，另一端连接于节点n8，栅极电极连接于节点n9。
晶体管m12的一端连接于节点n7，另一端连接于节点n9，栅极电极连接于节点n8。
晶体管m13的一端连接于节点n8，另一端连接于节点n9，栅极电极被供给信号sen。
晶体管m14的一端被施加电源电压vdd，另一端连接于节点n8，栅极电极被供给信号sen。
晶体管m15的一端被施加电源电压vdd，另一端连接于节点n8，栅极电极被供给信号sen。
晶体管m16的一端连接于节点n8，另一端连接于节点n10，栅极电极连接于节点n9。
晶体管m17的一端连接于节点n10，另一端连接于节点n13，栅极电极经由节点n12而被供给信号sen2。
晶体管m18的一端连接于节点n10，另一端被施加接地电压vss，栅极电极被供给信号latn。
晶体管m19的一端连接于节点n9，另一端连接于节点n11，栅极电极连接于节点n8。
晶体管m20的一端连接于节点n11，另一端连接于节点n15，栅极电极经由节点n12而被供给信号sen2。
晶体管m21的一端连接于节点n11，另一端被施加接地电压vss，栅极电极被供给信号latn。
晶体管m22的一端连接于节点n13，另一端被施加接地电压vss，栅极电极被供给信号v1st。
晶体管m23的一端连接于节点n13，另一端连接于节点n14，栅极电极被供给信号shftdo。
晶体管m24的一端连接于节点n14，另一端被施加接地电压vss，栅极电极被供给信号vshft。
晶体管m25的一端连接于节点n15，另一端被施加接地电压vss，栅极电极被供给信号v2nd。
晶体管m26的一端连接于节点n15，另一端连接于节点n16，栅极电极被供给信号shftdob。
晶体管m27的一端连接于节点n16，另一端被施加接地电压vss，栅极电极被供给信号vshft。
节点n8的电位作为do而被供给至io电路16。
节点n9的电位作为dob而被供给至io电路16。
关于读出放大器120的动作，将在下文进行叙述。
＜1-2＞动作
如上所述，第1实施方式的存储设备的mtj元件使用电阻值的变化而存储数据。存储设备是在读出这种mtj元件所存储的信息的情况下，对mtj元件流通读出电流(也记载为单元电流)。而且，存储设备通过将mtj元件的电阻值转换为电流值或电压值并与参照值进行比较，可判断电阻状态。
然而，如果mtj元件的电阻偏差增加，则存在“0”状态及“1”状态的电阻值分布的间隔变小的可能性。因此，在将参照值设定在电阻值分布之间，基于相对于参照值的大小判别mtj元件的状态的读出方式中，读出范围明显减小。
因此，在第1实施方式中，对mtj元件的“0”状态及“1”状态中的一个电阻状态的信号信息(电流值或电压值)附加偏移信号信息而设为参照信号。而且，对基于参照信号判别mtj元件的初始状态的自参照读出方式进行说明。
接下来，对第1实施方式的存储系统的读出动作进行说明。
＜1-2-1＞读出动作的概要
利用图7，对第1实施方式的存储系统的读出动作的概要进行说明。
[步骤s1001]
存储器控制器20当从主机2接收读出命令时，对存储设备10发出有效指令及读出指令。
存储设备10当从存储器控制器20接收有效指令及读出指令时，对读出对象的存储单元进行第1读出动作(1stread)。前置放大器110通过该第1读出动作，将读出对象的存储单元的电阻状态作为电压信息(信号电压)v1st而存储。
[步骤s1002]
存储设备10对成为第1读出动作的对象的存储单元进行“0”写入动作(write“0”)。由此，成为第1读出动作的对象的存储单元被覆写为“0”数据。该动作为了产生下述的v2nd，而将存储单元设为基准状态(此处为“0”)。也就是说，该写入动作也可记载为基准化动作。
[步骤s1003]
存储设备10对成为第1读出动作的对象的存储单元进行第2读出动作(2ndread)。前置放大器110通过该第2读出动作而产生电压信息(信号电压)v2nd。
[步骤s1004]
读出放大器120基于由步骤s1003产生的v2nd来判定由步骤s1001产生的v1st的结果。具体来说，读出放大器120通过将基于v1st的电流i1st及参照电流ishift合并所得的电流与基于v2nd的电流i2nd进行比较，而判定存储在存储单元中的数据。
＜1-2-2＞读出动作的详细情况
按照图8的波形图，对第1实施方式的存储系统的读出动作的详细情况进行说明。
[时刻t0]～[时刻t1]
控制器17在第1读出动作(步骤s1001)中，将信号ren、信号sw1p、信号vclamp设为“h(高(high))”电平，并将信号renb、信号sw1b设为“l(低(low))”(l＜h)电平。
由此，如图9所示，晶体管m3、m4、m5、m6、m7成为接通(导通)状态。由此，节点n1经由节点n2、位线(全局位线)、存储单元mc及源极线(全局源极线)而接地。其结果为，节点n1的电位降低，而晶体管m1成为接通状态。晶体管m1作为二极管连接晶体管而驱动。
如果晶体管m1成为接通状态，则晶体管m1对存储单元mc供给单元电流(icell_1st)。
晶体管m2基于节点n1的电位而驱动。因此，对节点n4供给单元电流(icell_1st)的复制电流(icopy_1st)。
像所述那样，晶体管m1及m2构成电流镜。
并且，节点n5的电位成为基于复制电流(icopy_1st)的电压信息(信号电压)v1st。
像所述那样，前置放大器110经由以晶体管m1、m3、m4构成的第1电流路径而对存储单元mc流通单元电流(icell_1st)。另外，前置放大器110经由以晶体管m2、m5构成的第2电流路径而对节点n5流通复制电流(icopy_1st)。该第1电流路径与第2电流路径被电分离。
[时刻t1]～[时刻t2]
控制器17在“0”写入动作(步骤s1002)中，使信号ren、信号sw1p下降为“l”电平，使信号write0、信号renb及信号sw1b上升为“h”电平。信号write0是与“0”写入动作相关的信号。当信号write0为“h”电平时，进行“0”写入动作。
由此，通过未图示的写入驱动器，对存储单元写入“0”数据。
另外，如图10所示，晶体管m5、m6、m7、m9成为断开(非导通)状态。由此，节点n4、n5成为电浮置状态(浮动状态)。并且，节点n5存储电压信息(信号电压)v1st。
[时刻t2]～[时刻t3]
控制器17在第2读出动作(步骤s1003)中，使信号ren上升为“h”电平，使信号write0、信号renb下降为“l”电平。
由此，如图11所示，晶体管m3、m4、m5、m9成为接通状态。由此，节点n1经由节点n2、位线(全局位线)、存储单元mc及源极线(全局源极线)而接地。其结果为，节点n1的电位降低，而晶体管m1成为接通状态。晶体管作为二极管连接晶体管而驱动。
如果晶体管m1成为接通状态，则晶体管m1对存储单元mc供给单元电流(icell_0)。
晶体管m2基于节点n1的电位而驱动。因此，对节点n4供给单元电流(icell_0)的复制电流(icopy_0)。
另外，晶体管m8基于v1st而成为接通状态。
并且，节点n4的电位成为基于单元电流(icopy_0)及v1st的电压信息(信号电压)v2nd。
[时刻t3]～[时刻t5]
控制器17在判定动作(步骤s1004)中，使信号ren下降为“l”电平，使信号renb、信号sen2上升为“h”电平。另外，控制器17将信号shftdo、信号vshft、信号latpb设为“h”电平，将信号shftdob、信号latn、信号sen设为“l”电平。
由此，前置放大器110的晶体管m5及m9成为断开(非导通)状态。由此，节点n4存储电压信息(信号电压)v2nd。
如图12所示，读出放大器120的晶体管m13、m14、m15、m17、m19、m20、m22、m23、m24、m25成为接通状态。
由此，晶体管m22中流通与v1st对应的电流i1st，晶体管m24中流通与vshft对应的偏移电流ishift。
另外，晶体管m25中流通与v2nd对应的电流i2nd。
通过将信号sen设为“h”电平，而晶体管m14与m15成为断开状态，停止从晶体管m14与m15供给电流。由此，节点n8的电位基于电流i1st及偏移电流ishift而决定。节点n9的电位基于电流i2nd而决定。由此，对节点n8与节点n9赋予电压差，通过晶体管m11、m12、m16及m19的正反馈而电压差瞬间扩大。
由此，读出放大器120确定信号do及信号dob。
[时刻t5]
控制器17当判定动作(步骤s1004)结束时，使信号latpb下降为“l”电平，使信号latn上升为“h”电平。由此，读出放大器120的晶体管m10、m18及m21成为接通状态。由此，将信号do及信号dob的电位差扩大为“h”电平与“l”电平。
＜1-2-3＞读出动作的判定方法
接下来，对判定动作(步骤s1004)的具体的判定方法进行说明。
利用图13，对前置放大器110的动作特性进行说明。
在图13中表示第1读出时的晶体管m8的特性与存储单元的特性的关系。另外，在图13中表示第2读出时的晶体管m8的特性与存储单元的特性的关系。
如图13所示，在存储单元存储有“1”数据的情况下，通过第1读出动作而v1st成为v1st_1。在第2读出动作中，v1st为v1st_1时，v2nd成为v2nd_1(v1st_1＜v2nd_1)。
另外，如图13所示，在存储单元存储有“0”数据的情况下，通过第1读出动作而v1st成为v1st_0(v1st_1＜v1st_0＜v2nd_1)。在第2读出动作中，v1st为v1st_0时，v2nd成为v2nd_0(v1st_0＝v2nd_0)。
在图14中表示各电压的关系。如图14所示，v1st_0、v1st_1、v2nd_0大致相同。
接下来，利用图15，对在第1读出动作时存储单元存储有“1”数据的情况下的读出放大器120的动作进行说明。在第1读出动作时存储单元存储有“1”数据的情况下，v1st成为v1st_1，v2nd成为v2nd_1。
如上所述，v2nd_1大于v1st_1。因此，基于v2nd_1而流经晶体管m25的i2nd(i2nd_1)比基于v1st_1而流经晶体管m22的i1st(i1st_1)大。
另外，如上所述，读出放大器120将i1st+ishift与i2nd进行比较。此外，以i1st_1+ishift低于i2nd_1的方式设定vshft。
但是，如图15所示，i2nd_1远大于i1st_1+ishift。因此，在图8的时刻t3～t4内进行判定动作的情况下，可恰当地产生信号do及信号dob。
接下来，利用图16，对在第1读出动作时存储单元存储有“0”数据的情况下的读出放大器120的动作进行说明。在第1读出动作时存储单元存储有“0”数据的情况下，v1st成为v1st_0，v2nd成为v2nd_0。
如上所述，v2nd_0与v1st_0大致相同。因此，基于v2nd_0而流经晶体管m25的i2nd(i2nd_0)与基于v1st_0而流经晶体管m22的i1st(i1st_0)大致相同。
如上所述，读出放大器120将i1st+ishift与i2nd进行比较。此外，以ishift成为i2nd_0的方式设定vshft。
如图16所示，i2nd_0小于i1st_0+ishift。因此，在图8的时刻t3～t4内进行判定动作的情况下，可恰当地产生信号do及信号dob。
此外，在所述实施方式中，对在步骤s1002中存储设备10对成为第1读出动作的对象的存储单元写入“0”的动作进行了说明。但是，存储设备10也可在步骤s1002中对成为第1读出动作的对象的存储单元写入“1”。也就是说，也可将“1”设为基准状态。
在步骤s1002中进行“1”写入的情况下，控制器17在读出动作时，将信号shftdo设为“l”电平，将信号shftdob设为“h”电平(参照图17)。由此，在判定动作(步骤s1004)时对节点n9流通i2nd+ishift，对节点n8流通i1st。由此，能够进行判定动作(参照图18)。
＜1-3＞效果
根据所述实施方式，在“0”写入动作中，将产生v2nd的节点n4设为浮动状态。因此，可通过容易的控制进行高品质的读出动作。
以下，为了容易理解所述实施方式，而对比较例进行说明。
如图19所示，比较例的前置放大器不具备晶体管m5、m9。因此，比较例的前置放大器在写入动作时，节点n4被接地。
利用图20，对读出动作时的电压的波形进行说明。
如图20所示，在比较例的存储设备中，在第1读出动作后的“0”写入动作中(时刻t1～时刻t2)，经由晶体管m8而将节点n4放电。因此，如图20所示，v2nd的电位成为vss。
然后，如果在时刻t2开始第2读出动作，则前置放大器110开始对节点n4预充电。此时，由于必须对节点n4进行充电，所以，在节点n4的电位稳定之前需要时间。
另一方面，根据所述实施方式，在“0”写入动作中，将晶体管m5及m9设为断开状态。因此，节点n4成为浮动状态，如图20所示，在“0”写入动作中(时刻t1～时刻t2)，v2nd的电位维持第1读出动作时的电位。
因此，如果在时刻t2开始第2读出动作，则由于前置放大器110无须对节点n4进行充电，所以，与比较例相比，v2nd快速稳定。
如上所述，根据本实施方式，在“0”写入动作中，使产生v2nd的节点n4浮动，由此，可快速进行读出动作。其结果为，能够提供一种可通过容易的控制进行高品质的读出动作的存储设备。
＜2＞第2实施方式
对第2实施方式进行说明。在第2实施方式中，对前置放大器的另一例进行说明。此外，第2实施方式的存储系统的基本构成及基本动作与所述第1实施方式的存储系统相同。因此，对所述第1实施方式中说明过的事项以及能够根据所述第1实施方式容易地类推的事项省略说明。
＜2-1＞前置放大器的构成
接下来，利用图21，对第2实施方式的存储设备的前置放大器110的构成进行说明。
如图21所示，前置放大器110的基本构成与利用图5所说明的构成相同。与利用图5所说明的前置放大器的不同之处在于，对晶体管m5的栅极电极供给信号ren2b，对晶体管m9的栅极电极供给信号ren2。
＜2-2＞读出动作的详细情况
按照图22的波形图，对第2实施方式的存储系统的读出动作的详细情况进行说明。
[时刻t0]～[时刻t1]
控制器17在第1读出动作(步骤s1001)中，将信号ren、信号ren2、信号sw1p、信号vclamp设为“h”电平，将信号renb、信号ren2b、信号sw1b设为“l”电平。
由此，前置放大器110进行与利用图9所说明的动作相同的动作。
[时刻t1]～[时刻t2]
控制器17在“0”写入动作(步骤s1002)中，使信号ren、信号ren2及信号sw1p下降为“l”电平，使信号write0、信号renb、信号ren2b及信号sw1b上升为“h”电平。
由此，前置放大器110进行与利用图10所说明的动作相同的动作。
[时刻t2]～[时刻t3]
控制器17在第2读出动作(步骤s1003)中，使信号ren及信号ren2上升为“h”电平，使信号write0、信号renb及信号ren2b下降为“l”电平。
由此，读出电路100进行与利用图11及图12所说明的动作相同的动作。
[时刻t3]～[时刻t5]
存储系统1进行与第1实施方式中所说明的动作相同的动作。
此外，在所述实施方式中，对在步骤s1002中存储设备10对成为第1读出动作的对象的存储单元写入“0”的动作进行了说明。但是，存储设备10也可在步骤s1002中对成为第1读出动作的对象的存储单元写入“1”。也就是说，也可将“1”设为基准状态。
在步骤s1002中进行“1”写入的情况下，控制器17在读出动作时，将信号shftdo设为“l”电平，将信号shftdob设为“h”电平(参照图23)。由此，在判定动作(步骤s1004)时对节点n9流通i2nd+ishift，对节点n8流通i1st。由此，能够进行判定动作(参照图18)。
＜2-3＞效果
根据所述实施方式，可获得与第1实施方式相同的效果。
＜3＞第3实施方式
对第3实施方式进行说明。在第3实施方式中，对读出放大器的另一例进行说明。此外，第3实施方式的存储系统的基本构成及基本动作与所述第1及第2实施方式的存储系统相同。因此，对所述第1及第2实施方式中说明过的事项以及能够根据所述第1及第2实施方式容易地类推的事项省略说明。
＜3-1＞读出放大器放大器的构成
接下来，利用图24，对第3实施方式的存储设备的读出放大器120的构成进行说明。
如图27所示，具备pmos晶体管m28、m29、m30、m33、nmos晶体管m31、m32、m34、m35、m36、m37、m38、m39、m40。
晶体管m28的一端被施加电源电压vdd，另一端连接于节点n17，栅极电极被供给信号latpb。
晶体管m29的一端连接于节点n17，另一端连接于节点n18，栅极电极连接于节点n19。
晶体管m30的一端连接于节点n17，另一端连接于节点n19，栅极电极连接于节点n18。
晶体管m31的一端连接于节点n18，另一端连接于节点n20，栅极电极连接于节点n19。
晶体管m32的一端连接于节点n19，另一端连接于节点n20，栅极电极连接于节点n18。
晶体管m33的一端连接于节点n18，另一端连接于节点n19，栅极电极被供给信号senb。
晶体管m34的一端连接于节点n20，另一端被施加接地电压vss，栅极电极被供给信号latn。
晶体管m35的一端连接于节点n18，另一端被施加接地电压vss，栅极电极被供给信号v1st。
晶体管m36的一端连接于节点n18，另一端连接于节点n21，栅极电极被供给信号shftdo。
晶体管m37的一端连接于节点n21，另一端被施加接地电压vss，栅极电极被供给信号vshft。
晶体管m38的一端连接于节点n19，另一端被施加接地电压vss，栅极电极被供给信号v2nd。
晶体管m39的一端连接于节点n19，另一端连接于节点n22，栅极电极被供给信号shftdob。
晶体管m40的一端连接于节点n22，另一端被施加接地电压vss，栅极电极被供给信号vshft。
节点n18的电位作为do而被供给至io电路16。
节点n19的电位作为dob而被供给至io电路16。
＜3-2＞读出动作的详细情况
按照图25的波形图，对第3实施方式的存储系统的读出动作的详细情况进行说明。此处，作为一例，对应用第1实施方式中所说明的前置放大器的情况进行说明。
[时刻t10]～[时刻t13]
存储设备10进行与利用图8在第1实施方式中说明的时刻t0～时刻t3的动作相同的动作。
[时刻t13]～[时刻t15]
控制器17在判定动作(步骤s1004)中，使信号ren下降为“l”电平，使信号renb及信号senb上升为“h”电平。另外，控制器17将信号shftdo、信号vshft及信号latpb设为“h”电平，将信号shftdob、信号latn设为“l”电平。
由此，前置放大器110的晶体管m5及m9成为断开(非导通)状态。由此，节点n4存储电压信息(信号电压)v2nd。
如图26所示，读出放大器120的晶体管m35、m36、m37、m38成为接通状态。
由此，晶体管m35中流通与v1st对应的电流i1st，晶体管m37中流通与vshft对应的偏移电流ishift。也就是说，节点n18的电位基于电流i1st及偏移电流ishift而决定。
另外，晶体管m38中流通与v2nd对应的电流i2nd。也就是说，节点n19的电位基于电流i2nd而决定。
在节点n18的电位与节点n19的电位出现足够大的差的时刻t14，控制器17使信号latpb下降为“l”电平。
由此，读出放大器120确定信号do及信号dob。
[时刻t15]
控制器17当判定动作(步骤s1004)结束时，使信号latn上升为“h”电平。由此，读出放大器120的晶体管m34成为接通状态。由此，将信号do及信号dob的电位差扩大为“h”电平与“l”电平。
此外，在所述实施方式中，对在步骤s1002中存储设备10对成为第1读出动作的对象的存储单元写入“0”的动作进行了说明。但是，存储设备10也可在步骤s1002中对成为第1读出动作的对象的存储单元写入“1”。也就是说，也可将“1”设为基准状态。
在步骤s1002中进行“1”写入的情况下，控制器17在读出动作时，将信号shftdo设为“l”电平，将信号shftdob设为“h”电平(参照图27)。由此，在判定动作(步骤s1004)时对节点n19流通i2nd+ishift，对节点n18流通i1st(参照图28)。由此，能够进行判定动作。
＜3-3＞效果
根据所述实施方式，可获得与第1实施方式相同的效果。
＜4＞第4实施方式
对第4实施方式进行说明。在第4实施方式中，就对第3实施方式的读出电路应用第2实施方式中所说明的前置放大器的情况进行说明。此外，第4实施方式的存储系统的基本构成及基本动作与所述第1～第3实施方式的存储系统相同。因此，对所述第1～第3实施方式中说明过的事项以及能够根据所述第1～第3实施方式容易地类推的事项省略说明。
＜4-1＞读出动作的详细情况
按照图29的波形图，对第4实施方式的存储系统的读出动作的详细情况进行说明。此处，对应用第2实施方式中所说明的前置放大器的情况进行说明。
[时刻t10]～[时刻t13]
存储设备10进行与利用图22在第2实施方式中说明的时刻t0～时刻t3的动作相同的动作。
[时刻t13]～[时刻t15]
控制器17在判定动作(步骤s1004)中，使信号ren及信号ren2下降为“l”电平，使信号renb、信号ren2b及信号senb上升为“h”电平。另外，控制器17将信号shftdo、信号vshft及信号latpb设为“h”电平，将信号shftdob、信号latn设为“l”电平。
由此，前置放大器110的晶体管m5及m9成为断开(非导通)状态。由此，节点n4存储电压信息(信号电压)v2nd。
另外，读出放大器120像利用图26所说明的那样动作。
[时刻t15]
控制器17当判定动作(步骤s1004)结束时，使信号latn上升为“h”电平。由此，读出放大器120的晶体管m34成为接通状态。由此，信号do及信号dob被重置。
此外，在所述实施方式中，对在步骤s1002中存储设备10对成为第1读出动作的对象的存储单元写入“0”的动作进行了说明。但是，存储设备10也可在步骤s1002中对成为第1读出动作的对象的存储单元写入“1”。也就是说，也可将“1”设为基准状态。
在步骤s1002中进行“1”写入的情况下，控制器17在读出动作时，将信号shftdo设为“l”电平，将信号shftdob设为“h”电平(参照图30)。由此，在判定动作(步骤s1004)时对节点n19流通i2nd+ishift，并对节点n18流通i1st(参照图28)。由此，能够进行判定动作。
＜4-2＞效果
根据所述实施方式，可获得与第1实施方式相同的效果。
＜5＞其它
此外，所述各实施方式中的连接的术语也包含中间介置例如晶体管或电阻等其它某个构件而间接地连接的状态。
此处，以使用磁阻效应元件(magnetictunneljunction(mtj)元件)作为电阻变化元件而存储数据的mram为例进行了说明，但并不限于此。
例如，也可应用于与mram相同的电阻变化型存储器、例如像reram(resistiverandom-accessmemory，阻变式随机存取存储器)、pcram(phasechangerandomaccessmemory，相变随机存取存储器)等那样具有利用电阻变化而存储数据的元件的半导体存储装置。
另外，不管易失性存储器、非易失性存储器，均可应用于具有如下元件的半导体存储装置，所述元件可利用伴随电流或电压施加产生的电阻变化而存储数据、或者通过将伴随电阻变化产生的电阻差转换为电流差或电压差而读出所存储的数据。
另外，在所述各实施方式中，为了方便起见，而将位线对称为位线bl及源极线sl，但并不限于此，例如，也可称为第1位线及第2位线等。
另外，在所述实施方式中，存储系统1在存储器控制器20连接着1个存储设备10，但并不限于此。例如，存储系统1也可以是例如在存储器控制器20连接多个存储设备10的构成。
以上，对本发明的实施方式进行了说明，但本发明并不限定于所述实施方式，可在不脱离其主旨的范围内进行各种变化而实施。进而，所述实施方式中包含各种阶段的发明，通过将所公开的构成要件适当组合而提出各种发明。例如，即使从所公开的构成要件中删除若干个构成要件，只要能够获得特定的效果，便可作为发明而提出。
[符号的说明]
1存储系统
2主机
10存储设备
11存储器阵列
12sa&wd
13列解码器
14字线驱动器
15行解码器
16io电路
17控制器
18指令地址输入电路
20存储器控制器
21主机接口
22数据缓冲器
23寄存器
24cpu
25设备接口
26ecc
30mtj元件
31选择晶体管
100读出电路
110前置放大器
120读出放大器