锁存控制信号发生电路和半导体器件的制作方法

相关申请的交叉引用

本申请要求2016年10月6日提交的申请号为10-2016-0129367的韩国专利申请的优先权，其通过引用整体合并于此。

本公开的实施例可以总体涉及半导体器件，更具体地，涉及半导体器件和地址的随机采样。

背景技术：

由于半导体器件随着电路和工艺设计技术的发展变得更高度集成，因此各种故障已经呈现而导致半导体器件的失灵。例如，如果连接到多个存储单元的特定字线被重复选中并激活，则与选中的字线相邻的下一字线的电势可以由于耦合现象而变得不稳定。在这种情况下，紧邻字线的不稳定电势可以导致不期望的泄漏电流，并且连接到紧邻字线的存储单元可以丢失其储存的数据。

对特定字线的重复访问影响与特定字线相邻的紧邻字线的电势的效果被称为“行锤击”。许多努力已经致力于减少因行锤击而引起的故障。

技术实现要素：

根据实施例，可以提供一种半导体器件。半导体器件可以包括锁存控制信号发生电路，其被配置为基于更新信号而将根据命令被输入锁存控制信号发生电路的次数来计数的计数信号与具有随机组合的随机信号进行比较，以产生被使能的锁存控制信号。半导体器件可以包括储存电路，其被配置为基于锁存控制信号来锁存地址以产生锁存的地址。半导体器件可以包括内部电路，其被配置为接收锁存的地址以执行内部操作。

根据实施例，可以提供一种锁存控制信号发生电路。锁存控制信号发生电路可以包括比较电路，其被配置为将根据在设定时段期间命令被输入的次数来计数的第一计数信号至第三计数信号与具有随机组合的第一随机信号至第三随机信号进行比较，以产生被使能的使能信号。锁存控制信号发生电路可以包括脉冲发生电路，其被配置为产生用于锁存地址以产生锁存的地址的锁存控制信号，该锁存控制信号包括基于命令和使能信号而产生的脉冲。

根据实施例，可以提供一种锁存控制信号发生电路。锁存控制信号发生电路可以包括比较电路，其被配置为将根据在设定时段期间命令被输入的次数来计数的第一计数信号至第三计数信号与具有随机组合的第一随机信号至第三随机信号进行比较，以产生被使能的使能信号。锁存控制信号发生电路可以包括脉冲发生电路，其被配置为产生用于锁存地址以产生锁存的地址的锁存控制信号，该锁存控制信号包括基于命令和使能信号而产生的脉冲。其中，地址被锁存的概率根据命令被输入的次数来控制。

根据实施例，可以提供一种锁存控制信号发生电路。锁存控制信号发生电路可以包括比较信号发生电路，其被配置为如果第一计数信号至第三计数信号的组合与第一随机信号至第三随机信号的组合相同，则产生被使能的比较信号。锁存控制信号发生电路可以包括检测信号发生电路，其被配置为产生包括关于第一计数信号至第三计数信号的最高有效位(msb)被计数的信息的检测信号。锁存控制信号发生电路可以包括使能信号发生电路，其被配置为产生基于更新信号根据检测信号和比较信号被使能而基于命令被禁止的使能信号。锁存控制信号发生电路可以包括计数器，其被配置为基于更新信号而产生根据命令被输入到计数器的次数来计数的第一计数信号至第三计数信号。锁存控制信号发生电路可以包括随机信号发生电路，其被配置为基于更新信号来产生第一随机信号至第三随机信号。

附图说明

图1是图示根据实施例的半导体器件的配置的代表的示例的框图。

图2是图示包括在图1的半导体器件中的锁存控制信号发生电路的配置的代表的示例的框图。

图3是图示包括在图2的锁存控制信号发生电路中的计数器的配置的代表的示例的框图。

图4是图示包括在图2的锁存控制信号发生电路中的随机信号发生电路的配置的代表的示例的框图。

图5是图示包括在图2的锁存控制信号发生电路中的比较电路的配置的代表的示例的框图。

图6是图示包括在图5的比较电路中的比较信号发生电路的代表的示例的电路图。

图7是图示包括在图5的比较电路中的检测信号发生电路的代表的示例的电路图。

图8是图示包括在图5的比较电路中的使能信号发生电路的代表的示例的电路图。

图9是图示包括在根据实施例的半导体器件中的比较电路的操作的代表的示例的表格。

图10是图示根据实施例的半导体器件的操作的代表的示例的表格。

图11是图示根据实施例的半导体器件的操作的代表的示例的时序图。

图12是图示采用参考图1至图11描述的半导体器件的电子系统的配置的代表的示例的框图。

具体实施方式

下面将参考附图描述本公开的各种实施例。然而，本文所述的实施例仅用于说明性的目的，而并非意在限制本公开的范围。

参考图1，根据实施例的半导体器件可以包括锁存控制信号发生电路10、储存电路20以及内部电路30。

锁存控制信号发生电路10可以响应于更新信号upd和命令cmd而将计数信号(图2的ac<1:8>)与随机信号(图2的rc<1:8>)进行比较，以产生锁存控制信号ltc。锁存控制信号发生电路10可以通过将响应于更新信号upd而具有随机组合的随机信号rc<1:8>与响应于命令cmd来计数的计数信号ac<1:8>进行比较，来产生锁存控制信号ltc。更新信号upd可以被设定为包括用于定义设定时段的脉冲。设定时段可以被确定为更新信号upd的脉冲被产生一次的时段。更新信号upd的脉冲可以被周期地产生以定义设定时段。即，设定时段可以对应于更新信号upd的周期时间。命令cmd可以通过传输地址、命令和数据中的至少一种的线来传输。尽管命令cmd在图1中被图示为单个信号线，但是命令cmd可以根据实施例而包括多个比特位。计数信号ac<1:8>可以按命令cmd被输入到锁存控制信号发生电路10的次数来进行计数。如果更新信号upd被输入到锁存控制信号发生电路10，则可以产生具有随机组合的随机信号rc<1:8>。

储存电路20可以响应于锁存控制信号ltc来锁存地址add以产生锁存的地址ladd。如果锁存控制信号ltc的脉冲被输入，则储存电路20可以锁存地址add。如果锁存控制信号ltc的脉冲被输入，则储存电路20还可以输出锁存的地址ladd。储存电路20根据实施例可以使用单个寄存器或多个寄存器来实现。地址add可以通过传输地址、命令和数据中的至少一种的线来传输。尽管命令cmd在图1中被图示为单个信号线，但是命令cmd可以根据实施例而包括多个比特位。地址add可以被设定为在命令cmd被输入到锁存控制信号发生电路10的时间点被输入到储存电路20。

内部电路30可以接收锁存的地址ladd以执行其内部操作。内部电路30可以被实现为包括储存数据或输出储存的数据的多个存储单元。例如，内部电路30可以使用常规的易失性存储电路或常规的非易失性存储电路来实现。内部电路30可以接收锁存的地址ladd以执行用于抑制因行锤击而引起的故障的操作。用于抑制因行锤击引起的故障的操作可以对应于连接到与重复选中并激活的目标字线相邻的紧邻字线的存储单元的刷新操作。

根据实施例的半导体器件可以随机锁存在设定时段期间输入的地址add以产生地址add的采样。半导体器件可以通过以相同概率来锁存在设定时段期间输入的地址add来产生地址add的采样。半导体器件可以随机锁存地址add以检测具有相同组合的地址。结果，因行锤击而引起的故障可以减少。稍后将描述在设定时段期间锁存地址add的概率。

参考图2，锁存控制信号发生电路10的示例可以包括计数器11、随机信号发生电路12、比较电路13以及脉冲发生电路14。

计数器11可以响应于更新信号upd来产生根据命令cmd的输入次数来计数的计数信号ac<1:8>。计数器11可以响应于更新信号upd来产生如果命令cmd被输入则被向上计数的计数信号ac<1:8>。在某些实施例中，计数器11可以被配置为响应于更新信号upd来产生如果命令cmd被输入则被向下计数的计数信号ac<1:8>。如果更新信号upd被输入，则计数器11可以产生被初始化的计数信号ac<1:8>。尽管在本实施例中包括在计数信号ac<1:8>中的比特位的数量被设置为8，但是包括在计数信号中的比特位的数量可以根据实施例而被设置为不同。

随机信号发生电路12可以响应于更新信号upd来产生具有随机组合的随机信号rc<1:8>。如果更新信号upd被输入，则随机信号发生电路12可以产生其组合变化的随机信号rc<1:8>。尽管在本实施例中包括在随机信号rc<1:8>中的比特位的数量被设置为8，但是包括在随机信号中的比特位的数量可以根据实施例而被设置为不同。包括在随机信号rc<1:8>中的比特位的数量可以被设置为等于包括在计数信号ac<1:8>中的比特位的数量。

比较电路13可以将计数信号ac<1:8>与随机信号rc<1:8>进行比较，以产生使能信号lten。如果计数信号ac<1:8>和随机信号rc<1:8>具有相同的组合，则比较电路13可以产生被使能的使能信号lten。

脉冲发生电路14可以响应于命令cmd和使能信号lten来产生锁存控制信号ltc。响应于命令cmd，脉冲发生电路14可以产生包括如果使能信号lten被使能则被产生的脉冲的锁存控制信号ltc。

参考图3，计数器11的示例可以包括触发器111、112、113、114、115、116、117和118。

触发器111可以响应于更新信号upd来初始化，并且可以产生计数信号ac<1:8>的响应于命令cmd来被计数的第一计数信号ac<1>。触发器111可以产生如果命令cmd被输入则电平变化的第一计数信号ac<1>。

触发器112可以响应于更新信号upd来初始化，并且可以产生计数信号ac<1:8>的响应于第一计数信号ac<1>来被计数的第二计数信号ac<2>。触发器112可以产生如果第一计数信号ac<1>的电平从逻辑“高”电平变为逻辑“低”电平则其电平变化的第二计数信号ac<2>。此外，信号的逻辑电平可以与所描述的那些不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。

触发器113可以响应于更新信号upd来初始化，并且可以产生计数信号ac<1:8>的响应于第二计数信号ac<2>来被计数的第三计数信号ac<3>。触发器113可以产生如果第二计数信号ac<2>的电平从逻辑“高”电平变为逻辑“低”电平则其电平变化的第三计数信号ac<3>。此外，信号的逻辑电平可以与所描述的那些不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。

触发器114可以响应于更新信号upd来初始化，并且可以产生计数信号ac<1:8>的响应于第三计数信号ac<3>来被计数的第四计数信号ac<4>。触发器114可以产生如果第三计数信号ac<3>的电平从逻辑“高”电平变为逻辑“低”电平则其电平变化的第四计数信号ac<4>。此外，信号的逻辑电平可以与所描述的那些不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。

触发器115可以响应于更新信号upd来初始化，并且可以产生计数信号ac<1:8>的响应于第四计数信号ac<4>来被计数的第五计数信号ac<5>。触发器115可以产生如果第四计数信号ac<4>的电平从逻辑“高”电平变为逻辑“低”电平则其电平变化的第五计数信号ac<5>。此外，信号的逻辑电平可以与所描述的那些不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。

触发器116可以响应于更新信号upd来初始化，并且可以产生计数信号ac<1:8>的响应于第五计数信号ac<5>来被计数的第六计数信号ac<6>。触发器116可以产生如果第五计数信号ac<5>的电平从逻辑“高”电平变为逻辑“低”电平则其电平变化的第六计数信号ac<6>。此外，信号的逻辑电平可以与所描述的那些不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。

触发器117可以响应于更新信号upd来初始化，并且可以产生计数信号ac<1:8>的响应于第六计数信号ac<6>来被计数的第七计数信号ac<7>。触发器117可以产生如果第六计数信号ac<6>的电平从逻辑“高”电平变为逻辑“低”电平则其电平变化的第七计数信号ac<7>。此外，信号的逻辑电平可以与所描述的那些不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。

触发器118可以响应于更新信号upd来初始化，并且可以产生计数信号ac<1:8>的响应于第七计数信号ac<7>来被计数的第八计数信号ac<8>。触发器118可以产生如果第七计数信号ac<7>的电平从逻辑“高”电平变为逻辑“低”电平则其电平变化的第八计数信号ac<8>。此外，信号的逻辑电平可以与所描述的那些不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。

计数信号ac<1:8>的初始化意味着计数信号ac<1:8>的所有比特位都被产生为具有逻辑“低”电平。此外，信号的逻辑电平可以与所描述的那些不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。

参见图4，随机信号发生电路12的示例可以包括触发器121、122、123、124、125、126、127和128。随机信号发生电路12可以包括用于执行逻辑运算的逻辑门。随机信号发生电路12可以包括用于执行(例如但不限于)异或运算的逻辑门。随机信号发生电路12可以包括(例如但不限于)异或门xor11、xor12和xor13。

触发器121可以响应于更新信号upd来接收随机信号rc<1:8>的第八随机信号rc<8>以将第八随机信号rc<8>输出为随机信号rc<1:8>的第一随机信号rc<1>。如果更新信号upd的脉冲被输入，则触发器121可以将第八随机信号rc<8>输出为第一随机信号rc<1>。

触发器122可以响应于更新信号upd来接收第一随机信号rc<1>以将第一随机信号rc<1>输出为随机信号rc<1:8>的第二随机信号rc<2>。如果更新信号upd的脉冲被输入，则触发器122可以将第一随机信号rc<1>输出为第二随机信号rc<2>。

异或门xor11可以将第八随机信号rc<8>与第二随机信号rc<2>进行比较，以产生第一控制信号con<1>。如果第八随机信号rc<8>和第二随机信号rc<2>具有相同的逻辑电平，则异或门xor11可以产生具有逻辑“低”电平的第一控制信号con<1>。如果第八随机信号rc<8>和第二随机信号rc<2>具有不同的逻辑电平，则异或门xor11可以产生具有逻辑“高”电平的第一控制信号con<1>。此外，信号的逻辑电平可以与所描述的那些不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。

触发器123可以响应于更新信号upd来接收第一控制信号con<1>，以将第一控制信号con<1>输出为随机信号rc<1:8>的第三随机信号rc<3>。如果更新信号upd的脉冲被输入，则触发器123可以将第一控制信号con<1>输出为第三随机信号rc<3>。

异或门xor12可以将第八随机信号rc<8>与第三随机信号rc<3>进行比较，以产生第二控制信号con<2>。如果第八随机信号rc<8>和第三随机信号rc<3>具有相同的逻辑电平，则异或门xor12可以产生具有逻辑“低”电平的第二控制信号con<2>。如果第八随机信号rc<8>和第三随机信号rc<3>具有不同的逻辑电平，则异或门xor12可以产生具有逻辑“高”电平的第二控制信号con<2>。此外，信号的逻辑电平可以与所描述的那些不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。

触发器124可以响应于更新信号upd来接收第二控制信号con<2>，以将第二控制信号con<2>输出为随机信号rc<1:8>的第四随机信号rc<4>。如果更新信号upd的脉冲被输入，则触发器124可以将第二控制信号con<2>输出为第四随机信号rc<4>。

异或门xor13可以将第八随机信号rc<8>与第四随机信号rc<4>进行比较，以产生第三控制信号con<3>。如果第八随机信号rc<8>和第四随机信号rc<4>具有相同的逻辑电平，则异或门xor13可以产生具有逻辑“低”电平的第三控制信号con<3>。如果第八随机信号rc<8>和第四随机信号rc<4>具有不同的逻辑电平，则异或门xor13可以产生具有逻辑“高”电平的第三控制信号con<3>。此外，信号的逻辑电平可以与所描述的那些不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。

触发器125可以响应于更新信号upd来接收第三控制信号con<3>，以将第三控制信号con<3>输出为随机信号rc<1:8>的第五随机信号rc<5>。如果更新信号upd的脉冲被输入，则触发器125可以将第三控制信号con<3>输出为第五随机信号rc<5>。

触发器126可以响应于更新信号upd来接收第五随机信号rc<5>，以将第五随机信号rc<5>输出为随机信号rc<1:8>的第六随机信号rc<6>。如果更新信号upd的脉冲被输入，则触发器126可以将第五随机信号rc<5>输出为第六随机信号rc<6>。

触发器127可以响应于更新信号upd来接收第六随机信号rc<6>，以将第六随机信号rc<6>输出为随机信号rc<1:8>的第七随机信号rc<7>。如果更新信号upd的脉冲被输入，则触发器127可以将第六随机信号rc<6>输出为第七随机信号rc<7>。

触发器128可以响应于更新信号upd来接收第七随机信号rc<7>，以将第七随机信号rc<7>输出为第八随机信号rc<8>。如果更新信号upd的脉冲被输入，则触发器128可以将第七随机信号rc<7>输出为第八随机信号rc<8>。

包括在随机信号发生电路12中的触发器121～128和异或门xor11～xor13可以根据实施例而设置在不同的位置，以产生具有随机组合的随机信号rc<1:8>。

参考图5，比较电路13的示例可以包括比较信号发生电路131、检测信号发生电路132以及使能信号发生电路133。

比较信号发生电路131可以将计数信号ac<1:8>与随机信号rc<1:8>进行比较，以产生比较信号cp<1:8>。如果计数信号ac<1:8>和随机信号rc<1:8>具有相同的组合，则比较信号发生电路131可以产生被使能的比较信号cp<1:8>。稍后将描述产生比较信号cp<1:8>的操作。

检测信号发生电路132可以响应于计数信号ac<1:8>来产生检测信号dt<1:8>。检测信号发生电路132可以产生包括对计数信号ac<1:8>的最高有效位(msb)进行计数的信息的检测信号dt<1:8>。稍后将描述产生检测信号dt<1:8>的操作。

使能信号发生电路133可以产生使能信号lten，该使能信号lten响应于更新信号upd根据检测信号dt<1:8>和比较信号cp<1:8>而被使能，而该使能信号lten响应于命令cmd而被禁止。使能信号发生电路133可以产生响应于更新信号upd根据检测信号dt<1:8>和比较信号cp<1:8>而被使能为具有逻辑“高”电平的使能信号lten。使能信号发生电路133可以产生响应于命令cmd而被禁止为具有逻辑“低”电平的使能信号lten。被使能的使能信号lten的逻辑电平可以根据实施例而被设置为不同。

参考图6，比较信号发生电路131的示例可以包括用于执行逻辑运算的逻辑门。比较信号发生电路131可以包括用于执行(例如但不限于)异或运算、或(or)运算和反相运算的逻辑门。比较信号发生电路131可以包括(例如但不限于)异或门xor21、xor22、xor23、xor24、xor25、xor26、xor27和xor28、或门or11、or12、or13、or14、or15、or16和or17以及反相器iv11、iv12、iv13、iv14、iv15、iv16、iv17和iv18。在实施例中，逻辑电路1331可以被配置为响应于复位信号rst来产生根据检测信号dt<1:8>的组合和比较信号cp<1:8>的组合而被使能的使能信号lten。在实施例中，复位信号发生电路1332可以被配置为产生响应于更新信号upd而被使能并且响应于命令cmd和比较信号cp<1:8>而被禁止的复位信号rst。

如果第一计数信号ac<1>和第一随机信号rc<1>具有相同的逻辑电平，则比较信号发生电路131可以产生比较信号cp<1:8>的被使能为具有逻辑“高”电平的第一比较信号cp<1>。此外，信号的逻辑电平可以与所描述的那些不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。

如果第二计数信号ac<2>和第二随机信号rc<2>具有相同的逻辑电平，则比较信号发生电路131可以产生比较信号cp<1:8>的被使能为具有逻辑“高”电平的第二比较信号cp<2>。此外，信号的逻辑电平可以与所描述的那些不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。

如果第三计数信号ac<3>和第三随机信号rc<3>具有相同的逻辑电平，则比较信号发生电路131可以产生比较信号cp<1:8>的被使能为具有逻辑“高”电平的第三比较信号cp<3>。此外，信号的逻辑电平可以与所描述的那些不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。

如果第四计数信号ac<4>和第四随机信号rc<4>具有相同的逻辑电平，则比较信号发生电路131可以产生比较信号cp<1:8>的被使能为具有逻辑“高”电平的第四比较信号cp<4>。此外，信号的逻辑电平可以与所描述的那些不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。

如果第五计数信号ac<5>和第五随机信号rc<5>具有相同的逻辑电平，则比较信号发生电路131可以产生比较信号cp<1:8>的被使能为具有逻辑“高”电平的第五比较信号cp<5>。此外，信号的逻辑电平可以与所描述的那些不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。

如果第六计数信号ac<6>和第六随机信号rc<6>具有相同的逻辑电平，则比较信号发生电路131可以产生比较信号cp<1:8>的被使能为具有逻辑“高”电平的第六比较信号cp<6>。此外，信号的逻辑电平可以与所描述的那些不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。

如果第七计数信号ac<7>和第七随机信号rc<7>具有相同的逻辑电平，则比较信号发生电路131可以产生比较信号cp<1:8>的被使能为具有逻辑“高”电平的第七比较信号cp<7>。此外，信号的逻辑电平可以与所描述的那些不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。

如果第八计数信号ac<8>和第八随机信号rc<8>具有相同的逻辑电平，则比较信号发生电路131可以产生比较信号cp<1:8>的被使能为具有逻辑“高”电平的第八比较信号cp<8>。此外，信号的逻辑电平可以与所描述的那些不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。

参考图7，检测信号发生电路132的示例可以包括用于执行逻辑运算的逻辑门。检测信号发生电路132可以包括用于执行(例如但不限于)或运算和反相运算的逻辑门。检测信号发生电路132可以包括(例如但不限于)or门or21、or22、or23、or24、or25和or26以及反相器iv21、iv22、iv23、iv24、iv25、iv26、iv27和iv28。因此，关于图7讨论的信号的逻辑电平可以与所描述的那些不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。

例如，如果计数信号ac<1:8>被计数直到第二计数信号ac<2>具有逻辑“高”电平为止，则检测信号发生电路132可以产生检测信号dt<1:8>的被使能为具有逻辑“高”电平的第一检测信号至第六检测信号dt<1:6>。

例如，如果计数信号ac<1:8>被计数直到第三计数信号ac<3>具有逻辑“高”电平为止，则检测信号发生电路132可以产生被使能为具有逻辑“高”电平的第一检测信号至第五检测信号dt<1:5>。

例如，如果计数信号ac<1:8>被计数直到第四计数信号ac<4>具有逻辑“高”电平为止，则检测信号发生电路132可以产生被使能为具有逻辑“高”电平的第一检测信号至第四检测信号dt<1:4>。

例如，如果计数信号ac<1:8>被计数直到第五计数信号ac<5>具有逻辑“高”电平为止，则检测信号发生电路132可以产生被使能为具有逻辑“高”电平的第一检测信号至第三检测信号dt<1:3>。

例如，如果计数信号ac<1:8>被计数直到第六计数信号ac<6>具有逻辑“高”电平为止，则检测信号发生电路132可以产生被使能为具有逻辑“高”电平的第一检测信号和第二检测信号dt<1:2>。

例如，如果计数信号ac<1:8>被计数直到第七计数信号ac<7>具有逻辑“高”电平为止，则检测信号发生电路132可以产生被使能为具有逻辑“高”电平的第一检测信号dt<1>。

检测信号发生电路132可以反相缓冲第一检测信号dt<1>以产生第一反相检测信号dtb<1>。

参考图8，使能信号发生电路133的示例可以包括逻辑电路1331和复位信号发生电路1332。

逻辑电路1331可以包括用于执行逻辑运算的逻辑门。逻辑电路1331可以包括用于执行(例如但不限于)反相运算、与非(nand)运算以及或非(nor)运算的逻辑门。逻辑电路1331可以包括(例如但不限于)反相器iv31和iv32、nand门nand31、nand32、nand33、nand34、nand35、nand36、nand37、nand38、nand39和nand40以及nor门nor31和nor32。因此，关于图8讨论的信号的逻辑电平可以与所描述的那些不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。

逻辑电路1331可以响应于复位信号rst而产生被禁止的使能信号lten。如果具有逻辑“高”电平的复位信号rst被输入，则逻辑电路1331可以产生被禁止为具有逻辑“低”电平的使能信号lten。

如果第一检测信号至第七检测信号dt<1:7>具有逻辑“高”电平，则逻辑电路1331可以产生被使能为具有逻辑“高”电平的使能信号lten。第一检测信号至第七检测信号dt<1:7>具有逻辑“高”电平的情况意味着在设定时段期间命令cmd和地址add被输入到半导体器件一次。

如果第一检测信号至第七检测信号dt<1:7>之中的第七检测信号dt<7>被产生为具有逻辑“低”电平并且第一比较信号cp<1>被产生为具有逻辑“高”电平，则逻辑电路1331可以产生被使能为具有逻辑“高”电平的使能信号lten。第一比较信号cp<1>具有逻辑“高”电平的情况意味着第一计数信号ac<1>和第一随机信号rc<1>具有相同的逻辑电平。

如果第一检测信号至第七检测信号dt<1:7>之中的第六检测信号和第七检测信号dt<6:7>被产生为具有逻辑“低”电平并且第二比较信号cp<2>被产生为具有逻辑“高”电平，则逻辑电路1331可以产生被使能为具有逻辑“高”电平的使能信号lten。第二比较信号cp<2>具有逻辑“高”电平的情况意味着第一计数信号和第二计数信号ac<1:2>与第一随机信号和第二随机信号rc<1:2>具有相同的逻辑电平组合。

如果第一检测信号至第七检测信号dt<1:7>之中的第五检测信号至第七检测信号dt<5:7>被产生为具有逻辑“低”电平并且第三比较信号cp<3>被产生为具有逻辑“高”电平，则逻辑电路1331可以产生被使能为具有逻辑“高”电平的使能信号lten。第三比较信号cp<3>具有逻辑“高”电平的情况意味着第一计数信号至第三计数信号ac<1:3>与第一随机信号至第三随机信号rc<1:3>具有相同的逻辑电平组合。

如果第一检测信号至第七检测信号dt<1:7>之中的第四检测信号至第七检测信号dt<4:7>被产生为具有逻辑“低”电平并且第四比较信号cp<4>被产生为具有逻辑“高”电平，则逻辑电路1331可以产生被使能为具有逻辑“高”电平的使能信号lten。第四比较信号cp<4>具有逻辑“高”电平的情况意味着第一计数信号至第四计数信号ac<1:4>与第一随机信号至第四随机信号rc<1:4>具有相同的逻辑电平组合。

如果第一检测信号至第七检测信号dt<1:7>之中的第三检测信号至第七检测信号dt<3:7>被产生为具有逻辑“低”电平并且第五比较信号cp<5>被产生为具有逻辑“高”电平，则逻辑电路1331可以产生被使能为具有逻辑“高”电平的使能信号lten。第五比较信号cp<5>具有逻辑“高”电平的情况意味着第一计数信号至第五计数信号ac<1:5>与第一随机信号至第五随机信号rc<1:5>具有相同的逻辑电平组合。

如果第一检测信号至第七检测信号dt<1:7>之中的第二检测信号至第七检测信号dt<2:7>被产生为具有逻辑“低”电平并且第六比较信号cp<6>被产生为具有逻辑“高”电平，则逻辑电路1331可以产生被使能为具有逻辑“高”电平的使能信号lten。第六比较信号cp<6>具有逻辑“高”电平的情况意味着第一计数信号至第六计数信号ac<1:6>与第一随机信号至第六随机信号rc<1:6>具有相同的逻辑电平组合。

如果第一检测信号至第七检测信号dt<1:7>的全部被产生为具有逻辑“低”电平、第一反相检测信号dtb<1>被产生为具有逻辑“高”电平以及第七比较信号cp<7>被产生为具有逻辑“高”电平，则逻辑电路1331可以产生被使能为具有逻辑“高”电平的使能信号lten。第七比较信号cp<7>具有逻辑“高”电平的情况意味着第一计数信号至第七计数信号ac<1:7>与第一随机信号至第七随机信号rc<1:7>具有相同的逻辑电平组合。

如果第八比较信号cp<8>被产生为具有逻辑“高”电平，则逻辑电路1331可以产生被使能为具有逻辑“高”电平的使能信号lten。第八比较信号cp<8>具有逻辑“高”电平的情况意味着第一计数信号至第八计数信号ac<1:8>与第一随机信号至第八随机信号rc<1:8>具有相同的逻辑电平组合。

复位信号发生电路1332可以包括用于执行逻辑运算的逻辑门。复位信号发生电路1332可以包括用于执行(例如但不限于)nand运算和反相运算的逻辑门。复位信号发生电路1332可以包括(例如但不限于)nand门nand41、nand42和nand43以及反相器iv41和iv42。因此，如关于图8讨论的信号的逻辑电平可以与所描述的那些不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。

如果具有逻辑“高”电平的更新信号upd被输入，则复位信号发生电路1332可以产生被禁止为具有逻辑“低”电平的复位信号rst。如果第八比较信号cp<8>被使能为具有逻辑“高”电平并且具有逻辑“高”电平的命令cmd被输入，则复位信号发生电路1332可以产生被使能为具有逻辑“高”电平的复位信号rst。

下面将参考图9结合以下示例来描述锁存控制信号发生电路10的操作，该示例中计数信号ac<1:8>被计数为第六计数信号ac<6>的程度并且将计数信号ac<1:8>与随机信号rc<1:8>进行比较。

首先，随机信号rc<1:8>可以被产生为具有“h，l，l，h，l，l，h，l”的逻辑电平组合，而计数信号ac<1:8>可以被产生为具有“h，l，l，h，l，h，l，l”的逻辑电平组合。在随机信号rc<1:8>中，“h，l，l，h，l，l，h，l”的逻辑电平组合意味着第一随机信号rc<1>具有逻辑“高(h)”电平、第二随机信号rc<2>具有逻辑“低(l)”电平、第三随机信号rc<3>具有逻辑“低(l)”电平、第四随机信号rc<4>具有逻辑“高(h)”电平、第五随机信号rc<5>具有逻辑“低(l)”电平、第六随机信号rc<6>具有逻辑“低(l)”电平、第七随机信号rc<7>具有逻辑“高(h)”电平以及第八随机信号rc<8>具有逻辑“低(l)”电平。此外，在计数信号ac<1:8>中，“h，l，l，h，l，h，l，l”的逻辑电平组合意味着第一计数信号ac<1>具有逻辑“高(h)”电平、第二计数信号ac<2>具有逻辑“低(l)”电平、第三计数信号ac<3>具有逻辑“低(l)”电平、第四计数信号ac<4>具有逻辑“高(h)”电平、第五计数信号ac<5>具有逻辑“低(l)”电平、第六计数信号ac<6>具有逻辑“高(h)”电平、第七计数信号ac<7>具有逻辑“低(l)”电平以及第八计数信号ac<8>具有逻辑“低(l)”电平。

在计数信号ac<1:8>被计数为第六计数信号ac<6>的程度的情况下，第六计数信号ac<6>可以被设置为最高有效位(msb)。

在这种情况下，锁存控制信号发生电路10可以产生具有逻辑“高”电平的锁存控制信号ltc，因为第六计数信号ac<6>被设置为最高有效位(msb)，并且第一计数信号至第五计数信号ac<1:5>与第一随机信号至第五随机信号rc<1:5>具有相同的逻辑电平组合。

下面将参考图10描述根据命令cmd的输入次数来锁存地址add的概率。例如，在实施例中，根据命令cmd被输入到锁存控制信号发生电路10的次数来控制地址add被锁存的概率。

在命令cmd被输入一次的情况下，第一计数信号至第八计数信号ac<1:8>之中的第一计数信号ac<1>可以被计数为具有逻辑“高”电平。在这种情况下，第一计数信号ac<1>可以被设置为最高有效位(msb)，并且地址add可以以1(即100％)的概率被锁存。1的概率意味着地址add在命令cmd被输入一次的时间点处被锁存。

在命令cmd被输入两次和三次的情况下，第一计数信号至第八计数信号ac<1:8>之中的第二计数信号ac<2>可以被计数为具有逻辑“高”电平。在这种情况下，第二计数信号ac<2>可以被设置为最高有效位(msb)，并且地址add可以以0.5(即50％)的概率被锁存。0.5的概率意味着地址add在命令cmd被输入两次的时间点处或在命令cmd被输入三次的时间点处被锁存。

在命令cmd被输入四次至七次的情况下，第一计数信号至第八计数信号ac<1:8>之中的第三计数信号ac<3>可以被计数为具有逻辑“高”电平。在这种情况下，第三计数信号ac<3>可以被设置为最高有效位(msb)，并且地址add可以以0.25(即25％)的概率被锁存。0.25的概率意味着地址add在命令cmd被输入四次、五次、六次和七次的时间点之中的任意一个时刻被锁存。

下面将参考图11结合地址在第一设定时段期间被锁存的示例以及地址在第二设定时段期间被锁存的示例来描述根据实施例的半导体器件的操作。

在时间点“t1”处，更新信号upd可以被输入以限定第一设定时段。第一设定时段可以被设定为从时刻“t1”直到时间点“t4”的时段。

锁存控制信号发生电路10的随机信号发生电路12可以响应于更新信号upd来产生具有随机组合的第一随机信号到第八随机信号rc1:8>。在这种情况下，第一随机信号rc<1>可以被产生为具有逻辑“低”电平，并且第二随机信号rc<2>可以被产生为具有逻辑“高”电平。当命令cmd被输入两次时，第一随机信号和第二随机信号rc<1:2>可以被产生为与第一计数信号和第二计数信号ac<1:2>具有相同的组合。

在时间点“t2”处，命令cmd可以首次被输入到锁存控制信号发生电路10的计数器11，并且计数器11可以输出被计数的第一计数信号至第八计数信号ac<1:8>。在这种情况下，第一计数信号至第八计数信号ac<1:8>之中的第一计数信号ac<1>可以被计数为具有逻辑“高”电平。

锁存控制信号发生电路10的比较电路13可以将计数信号ac<1:8>与随机信号rc<1:8>进行比较，以产生被使能为具有逻辑“高”电平的使能信号lten。如果在第一设定时段期间命令cmd被输入到计数器11一次，则比较电路13可以产生被使能为具有逻辑“高”电平的使能信号lten。

锁存控制信号发生电路10的脉冲发生电路14可以响应于命令cmd和使能信号lten来产生锁存控制信号ltc的脉冲。

储存电路20可以响应于锁存控制信号ltc来锁存地址add以产生锁存的地址ladd。

内部电路30可以接收锁存的地址ladd以执行用于减少因行锤击而引起的故障的操作。

在时间点“t3”处，命令cmd可以第二次被输入到锁存控制信号发生电路10的计数器11，并且计数器11可以输出被计数的第一计数信号至第八计数信号ac<1:8>。在这种情况下，第一计数信号至第八计数信号ac<1:8>之中的第一计数信号ac<1>可以被计数为具有逻辑“低”电平，而第一计数信号至第八计数信号ac<1:8>之中的第二计数信号ac<2>可以被计数为具有逻辑“高”电平。

由于第二计数信号ac<2>被设置为最高有效位(msb)，锁存控制信号发生电路10的比较电路13可以将第一计数信号ac<1>与第一随机信号rc<1>进行比较，以产生被使能为具有逻辑“高”电平的使能信号lten。如果在第一设定时段期间命令cmd被输入到计数器11两次，则比较电路13可以产生被使能为具有逻辑“高”电平的使能信号lten。

锁存控制信号发生电路10的脉冲发生电路14可以响应于命令cmd和使能信号lten来产生锁存控制信号ltc的脉冲。

储存电路20可以响应于锁存控制信号ltc来锁存地址add以产生锁存的地址ladd。

内部电路30可以接收锁存的地址ladd以执行用于减少因行锤击引起的故障的操作。

在时间点“t4”处，更新信号upd可以被输入以限定第二设定时段。第二设定时段可以设定为从时间点“t4”直到时间点“t8”的时段。

锁存控制信号发生电路10的随机信号发生电路12可以响应于更新信号upd来产生具有随机组合的第一随机信号到第八随机信号rc<1:8>。在这种情况下，第一随机信号rc<1>可以被产生为具有逻辑“低”电平、第二随机信号rc<2>可以被产生为具有逻辑“低”电平以及第三随机信号rc<3>可以被产生为具有逻辑“高”电平。当命令cmd被输入四次时，第一随机信号至第三随机信号rc<1:3>可以被产生为与第一计数信号至第三计数信号ac<1:3>具有相同的组合。

在时间点“t5”处，命令cmd可以被首次输入到锁存控制信号发生电路10的计数器11，并且计数器11可以输出被计数的第一计数信号至第八计数信号ac<1:8>。在这种情况下，第一计数信号至第八计数信号ac<1:8>之中的第一计数信号ac<1>可以被计数为具有逻辑“高”电平。

锁存控制信号发生电路10的比较电路13可以将计数信号ac<1:8>与随机信号rc<1:8>进行比较，以产生被使能为具有逻辑“高”电平的使能信号lten。如果在第二设定时段期间命令cmd被输入到计数器11一次，则比较电路13可以产生被使能为具有逻辑“高”电平的使能信号lten。

锁存控制信号发生电路10的脉冲发生电路14可以响应于命令cmd和使能信号lten来产生锁存控制信号ltc的脉冲。

储存电路20可以响应于锁存控制信号ltc来锁存地址add以产生锁存的地址ladd。

内部电路30可以接收锁存的地址ladd以执行用于减少因行锤击而引起的故障的操作。

在时间点“t6”处，命令cmd可以第二次被输入到锁存控制信号发生电路10的计数器11，并且计数器11可以输出被计数的第一计数信号至第八计数信号ac<1:8>。在这种情况下，第一计数信号至第八计数信号ac<1:8>之中的第一计数信号ac<1>可以被计数为具有逻辑“低”电平，而第一计数信号至第八计数信号ac<1:8>之中的第二计数信号ac<2>可以被计数为具有逻辑“高”电平。

由于第二计数信号ac<2>被设置为最高有效位(msb)，锁存控制信号发生电路10的比较电路13可以将第一计数信号ac<1>与第一随机信号rc<1>进行比较，以产生被使能为具有逻辑“高”电平的使能信号lten。如果在第二设定时段期间命令cmd被输入到计数器11两次，则比较电路13可以产生被使能为具有逻辑“高”电平的使能信号lten。

锁存控制信号发生电路10的脉冲发生电路14可以响应于命令cmd和使能信号lten来产生锁存控制信号ltc的脉冲。

储存电路20可以响应于锁存控制信号ltc来锁存地址add以产生锁存的地址ladd。

内部电路30可以接收锁存的地址ladd以执行用于减少因行锤击引起的故障的操作。

在时间点“t7”处，命令cmd可以第四次被输入到锁存控制信号发生电路10的计数器11，并且计数器11可以输出被计数的第一计数信号至第八计数信号ac<1:8>。在这种情况下，第一计数信号至第八计数信号ac<1:8>之中的第一计数信号ac<1>可以被计数为具有逻辑“低”电平，第二计数信号ac<2>可以被计数为具有逻辑“低”电平，以及第三计数信号ac<3>可以被计数为具有逻辑“高”电平。

由于第三计数信号ac<3>被设置为最高有效位(msb)，锁存控制信号发生电路10的比较电路13可以将第一计数信号和第二计数信号ac<1:2>与第一随机信号和第二随机信号rc<1:2>进行比较，以产生被使能为具有逻辑“高”电平的使能信号lten。如果在第二设定时段期间命令cmd被输入到计数器11四次，则比较电路13可以产生被使能为具有逻辑“高”电平的使能信号lten。

锁存控制信号发生电路10的脉冲发生电路14可以响应于命令cmd和使能信号lten来产生锁存控制信号ltc的脉冲。

储存电路20可以响应于锁存控制信号ltc来锁存地址add以产生锁存的地址ladd。

内部电路30可以接收锁存的地址ladd以执行用于减少因行锤击而引起的故障的操作。

如上所述，根据实施例的半导体器件可以随机地锁存在设定时段期间输入的地址add，以产生地址add的采样。半导体器件可以通过以相同概率来锁存在设定时段期间输入的地址add来产生地址add的采样。此外，半导体器件可以随机地锁存地址add以检测具有相同组合的地址。结果，因行锤击引起的故障可以减少。

参考图1至图11进行描述的半导体器件可以应用于包括存储系统、图形系统、计算系统、或移动系统等的电子系统。例如，参考图12，根据实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003以及输入和输出(输入/输出)(i/o)接口1004。

数据储存电路1001可以根据从存储器控制器1002产生的控制信号来储存从存储器控制器1002输出的数据、或者可以将储存的数据读取并输出到存储控制器1002。数据储存电路1001可以包括图1所示的半导体器件。数据储存电路1001可以产生不管外部数据如何而具有内部设定的逻辑电平的内部数据，并且可以执行将内部数据储存到存储单元阵列中的初始化操作。数据储存电路1001可以包括即使当其电源中断时也可以保留其储存的数据的非易失性存储器。非易失性存储器可以是快闪存储器(诸如nor型快闪存储器或nand型快闪存储器)、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋转移力矩随机存取存储器(sttram)、或磁性随机存取存储器(mram)等。

存储器控制器1002可以通过i/o接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码以控制用于将数据输入到数据储存电路1001或缓冲存储器1003中的操作或用于将储存在数据储存电路1001或缓冲存储器1003中的数据输出的操作。存储器控制器1002可以将数据和用于选通所述数据的选通信号施加到数据储存电路1001。从存储器控制器1002输出的选通信号在初始化操作期间不可以被切换，并且在初始化操作终止之后可以被切换。尽管图12图示了具有单个块的存储器控制器1002，但是存储器控制器1002可以包括用于控制由非易失性存储器组成的数据储存电路1001的一个控制器和用于控制由易失性存储器组成的缓冲存储器1003的另一个控制器。

缓冲存储器1003可以暂时储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时地储存从数据储存电路1001输出的数据或输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以将存储的数据读取并输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(dram)、移动dram或静态随机存取存储器(sram)。

i/o接口1004可以将存储器控制器1002物理地和电连接到外部设备(即，主机)。因此，存储器控制器1002可以通过i/o接口1004接收从外部设备(即，主机)供给的控制信号和数据，并且可以通过i/o接口1004将从存储器控制器1002产生的数据输出到外部设备(即，主机)。即，电子系统1000可以通过i/o接口1004与主机通信。i/o接口1004可以包括以下各种接口协议中的任意一种：诸如通用串行总线(usb)驱动器、多媒体卡(mmc)、外围组件互连快速(pci-e)、串行附接的scsi(sas)、串行at附件(sata)、并行at附件(pata)、小型计算机系统接口(scsi)、增强型小型设备接口(esdi)和集成驱动电子电路(ide)。

电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态盘(ssd)、usb驱动器、安全数字(sd)卡、迷你安全数字(迷你sd)卡、微型安全数字(微型sd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式多媒体卡(emmc)、或紧凑型闪存(cf)卡等。