本申请要求2017年1月31日提交的申请号为10-2017-0014105的韩国专利申请的优先权，其全部内容通过引用合并于此。
本公开的实施例总体而言可以涉及控制内部命令输入至构成每个集成电路的半导体器件的内部电路的时间点的集成电路。
背景技术：
近来，随着封装技术的发展，已经提出了由层叠在单个封装体中的多个半导体器件组成的集成电路。由多个半导体器件组成的集成电路可以制造成包括电极和穿通硅通孔(tsv)。各种内部信号和电源电压可以经由多个半导体器件的电极和穿通硅通孔(tsv)传输。
包括在集成电路中的多个半导体器件可以被设计为具有不同的功能并且可以被封装在单个封装体中。因此，可能需要补偿封装在单个封装体中的半导体器件的信号之间的偏差。
技术实现要素：
根据一个实施例，可以提供一种集成电路。该集成电路可以包括第一半导体器件和第二半导体器件。第一半导体器件可以被配置为将从命令产生的内部命令输出至第一输入穿通电极。第一半导体器件可以被配置为将从内部命令产生的高阶选通信号输出至第一输出穿通电极。第一半导体器件可以被配置为检测从第二输出穿通电极接收的低阶选通信号与高阶选通信号之间的相位差，以控制内部命令的输入时间点。第二半导体器件可以被配置为从第一输入穿通电极接收内部命令。第二半导体器件可以被配置为从内部命令产生低阶选通信号以将低阶选通信号输出至第二输出穿通电极。第二半导体器件可以被配置为检测从第一输出穿通电极接收的高阶选通信号与低阶选通信号之间的相位差，以控制内部命令的输入时间点。
根据一个实施例，可以提供一种集成电路。该集成电路可以包括第一半导体器件和第二半导体器件。第一半导体器件可以被配置为从第一输入穿通电极接收内部命令。第一半导体器件可以被配置为从内部命令产生高阶选通信号以将高阶选通信号输出至第一输出穿通电极。第一半导体器件可以被配置为检测从第二输出穿通电极接收的低阶选通信号与高阶选通信号之间的相位差，以控制内部命令的输入时间点。第二半导体器件可以被配置为从第一输入穿通电极接收内部命令。第二半导体器件可以被配置为从内部命令产生低阶选通信号以将低阶选通信号输出至第二输出穿通电极。第二半导体器件可以被配置为检测从第一输出穿通电极接收的高阶选通信号与低阶选通信号之间的相位差，以控制内部命令的输入时间点。
根据一个实施例，可以提供一种集成电路。该集成电路可以包括层叠在单个封装体中的半导体器件，每个半导体器件包括通过穿通电极彼此耦接的内部电路，且可以被配置为补偿输入至半导体器件的内部电路的信号之间的时间偏斜差。半导体器件可以被配置为比较根据半导体器件的内部延迟时间而产生的选通信号的相位，并且可以被配置为根据选通信号的相位的比较结果来控制内部命令被输入至半导体器件的内部电路的时间点。
附图说明
图1是示出根据本公开的一个实施例的集成电路的配置的框图。
图2是示出包括在图1的集成电路中的控制电路的配置的框图。
图3是示出包括在图1的集成电路中的第一内部电路的配置的框图。
图4是示出包括在图3的第一内部电路中的延迟电路的配置的框图。
图5是示出包括在图1的集成电路中的第一校准电路的配置的框图。
图6是示出包括在图1的集成电路中的第一检测电路的配置的框图。
图7是示出在本公开的实施例中相对于第一检测电路和第二检测电路的操作的校准操作的时序图。
图8是示出根据本公开的实施例的集成电路的操作的时序图。
图9是示出采用图1至图8所示的集成电路的电子系统的配置的框图。
具体实施方式
下面将参照附图来描述本公开的各种实施例。然而，本文中描述的实施例仅用于说明的目的，并非旨在限制本公开的范围。
各种实施例可以针对控制内部命令被输入至每个集成电路的内部电路的时间点的集成电路。
参见图1，根据一个实施例的集成电路可以包括：第一半导体器件100、第二半导体器件200和第三半导体器件300。第一半导体器件100、第二半导体器件200和第三半导体器件300可以物理地层叠并通过穿通硅通孔(tsv)彼此电连接。
第一半导体器件100可以包括：控制电路110、第一传输电路120、第一接收电路130、第一内部电路140、第一校准电路150、第二传输电路160、第二接收电路170和第一检测电路180。
控制电路110可以响应于命令cmd、地址add、时钟信号clk和启动信号bten，而产生内部命令rd、输入地址iad、校准使能信号c_en和校准周期信号c_rod。控制电路110可以在正常操作期间解码命令cmd以产生内部命令rd。控制电路110可以在正常操作期间解码地址add以产生输入地址iad。控制电路110可以产生在启动操作之后被使能的校准使能信号c_en。控制电路110可以产生如果校准使能信号c_en被使能则被使能的内部命令rd。控制电路110可以产生如果校准使能信号c_en被使能则被周期性地创建的内部命令rd。控制电路110可以产生如果校准使能信号c_en被使能则被周期性地切换的校准周期信号c_rod。校准使能信号c_en可以被设定为被使能以进入用于控制内部命令rd的输入时间点的校准操作的信号。启动操作可以对应于在初始化操作期间从熔丝电路输出用于控制半导体器件的操作的信息的操作。
第一传输电路120可以经由第一输入穿通电极in_t1来输出内部命令rd。第一传输电路120可以经由第二输入穿通电极in_t2来输出输入地址iad。第一传输电路120可以经由第三输入穿通电极in_t3来输出校准使能信号c_en。第一传输电路120可以经由第四输入穿通电极in_t4来输出校准周期信号c_rod。第一传输电路120可以利用通用传输器来实现。第一输入穿通电极至第四输入穿通电极in_t1、in_t2、in_t3和in_t4可以利用穿通硅通孔(tsv)来实现。
第一接收电路130可以从第一输入穿通电极in_t1接收内部命令rd，以产生第一内部读取信号ird1。第一接收电路130可以从第二输入穿通电极in_t2接收输入地址iad，以产生第一内部地址iad1。第一接收电路130可以从第三输入穿通电极in_t3接收校准使能信号c_en，以产生第一内部使能信号c_en1。第一接收电路130可以从第四输入穿通电极in_t4接收校准周期信号c_rod，以产生第一内部周期信号c_rod1。第一接收电路130可以利用通用接收器来实现。
第一内部电路140可以响应于第一检测信号det1而从第一内部读取信号ird1产生高阶(high-order)选通信号stu。第一内部电路140可以在校准操作期间将第一内部读取信号ird1延迟响应于高阶编码信号cdu<1:n>而确定的延迟时间，以产生高阶选通信号stu。第一内部电路140可以在正常操作期间根据第一内部地址iad1和被延迟响应于高阶编码信号cdu<1:n>而确定的延迟时间的第一内部读取信号ird1来接收或输出数据(图3的dq)。
第一校准电路150可以响应于第一内部周期信号c_rod1和第一检测信号det1而产生被计数的高阶编码信号cdu<1:n>。第一校准电路150可以响应于第一内部使能信号c_en1，而根据芯片识别信息cid来产生高阶传输控制信号tcu<1:3>。芯片识别信息cid可以被设定为在校准操作期间具有用于将高阶传输控制信号tcu<1:3>的第一比特位(即，第一高阶传输控制信号)tcu<1>使能的逻辑电平组合。芯片识别信息cid可以被设定为在正常操作期间具有用于将包括在高阶传输控制信号tcu<1:3>中的比特位中的任意一个使能的逻辑电平组合。
第二传输电路160可以在校准操作期间，响应于第一高阶传输控制信号tcu<1>而将高阶选通信号stu输出至第一输出穿通电极out_t1。第二传输电路160可以被实现为在正常操作期间，响应于高阶传输控制信号tcu<1:3>而将高阶选通信号stu输出至从由第一输出穿通电极out_t1、第二输出穿通电极out_t2和第三输出穿通电极out_t3组成的组中选择的任意一个。第二传输电路160可以利用通用传输器来实现。第一输出穿通电极至第三输出穿通电极out_t1、out_t2和out_t3可以利用tsv来实现。
第二接收电路170可以从第一输出穿通电极out_t1接收高阶选通信号stu，以产生第一高阶传输选通信号stu1。第二接收电路170可以从第二输出穿通电极out_t2接收中阶(mid-order)选通信号stm，以产生第二高阶传输选通信号stu2。第二接收电路170可以从第三输出穿通电极out_t3接收低阶(low-order)选通信号std，以产生第三高阶传输选通信号stu3。第二接收电路170可以利用通用接收器来实现。
第一检测电路180可以将第一高阶传输选通信号stu1的相位、第二高阶传输选通信号stu2的相位和第三高阶传输选通信号stu3的相位彼此进行比较，以产生第一检测信号det1。第一检测电路180可以根据响应于芯片识别信息cid以及第一高阶传输选通信号stu1、第二高阶传输选通信号stu2和第三高阶传输选通信号stu3的相位比较结果而被选择的第一高阶传输选通信号stu1来产生第一检测信号det1。
第二半导体器件200可以包括：第三接收电路210、第二内部电路220、第二校准电路230、第三传输电路240、第四接收电路250和第二检测电路260。
第三接收电路210可以从第一输入穿通电极in_t1接收内部命令rd，以产生第二内部读取信号ird2。第三接收电路210可以从第二输入穿通电极in_t2接收输入地址iad，以产生第二内部地址iad2。第三接收电路210可以从第三输入穿通电极in_t3接收校准使能信号c_en，以产生第二内部使能信号c_en2。第三接收电路210可以从第四输入穿通电极in_t4接收校准周期信号c_rod，以产生第二内部周期信号c_rod2。第三接收电路210可以利用通用接收器来实现。
第二内部电路220可以响应于第二检测信号det2，而从第二内部读取信号ird2产生中阶选通信号stm。第二内部电路220可以在校准操作期间将第二内部读取信号ird2延迟响应于中阶编码信号cdm<1:n>而确定的延迟时间，以产生中阶选通信号stm。第二内部电路220可以在正常操作期间，根据第二内部地址iad2和被延迟响应于中阶编码信号cdm<1:n>而确定的延迟时间的第二内部读取信号ird2来接收或输出数据(图3的dq)。除了输入信号和输出信号之外，第二内部电路220可以被实现为具有与第一内部电路140相同的配置。因此，第二内部电路220可以执行与第一内部电路140基本上相同的操作。
第二校准电路230可以响应于第二内部周期信号c_rod2和第二检测信号det2而产生被计数的中间编码信号cdm<1:n>。第二校准电路230可以响应于第二内部使能信号c_en2，而根据芯片识别信息cid来产生中阶传输控制信号tcm<1:3>。芯片识别信息cid可以被设定为在校准操作期间具有用于将中阶传输控制信号tcm<1:3>的第二比特位(即，第二中阶传输控制信号)tcm<2>使能的逻辑电平组合。芯片识别信息cid可以被设定为在正常操作期间具有用于将包括在中阶传输控制信号tcm<1:3>中的比特位中的任意一个使能的逻辑电平组合。除了输入信号和输出信号之外，第二校准电路230可以被实现为具有与第一校准电路150相同的配置。因此，第二校准电路230可以执行与第一校准电路150基本上相同的操作。
第三传输电路240可以在校准操作期间，响应于第二中阶传输控制信号tcm<2>而将中阶选通信号stm输出至第二输出穿通电极out_t2。第三传输电路240可以被实现为在正常操作期间，响应于的中阶传输控制信号tcm<1:3>而将中阶选通信号stm输出至从由第一输出穿通电极至第三输出穿通电极out_t1、out_t2和out_t3组成的组中选择的任意一个。第三传输电路240可以利用通用传输器来实现。
第四接收电路250可以从第一输出穿通电极out_t1接收高阶选通信号stu，以产生第一中阶传输选通信号stm1。第四接收电路250可以从第二输出穿通电极out_t2接收中阶选通信号stm，以产生第二中阶传输选通信号stm2。第四接收电路250可以从第三输出穿通电极out_t3接收低阶选通信号std，以产生第三中阶传输选通信号stm3。第四接收电路250可以利用通用接收器来实现。
第二检测电路260可以将第一中阶传输选通信号stm1的相位、第二中阶传输选通信号stm2的相位和第三中阶传输选通信号stm3的相位彼此进行比较，以产生第二检测信号det2。第二检测电路260可以根据响应于芯片识别信息cid以及第一中阶传输选通信号至第三中阶传输选通信号stm1、stm2和stm3的相位比较结果而选择的第二中阶传输选通信号stm2，来产生第二检测信号det2。除了输入信号和输出信号之外，第二检测电路260可以被实现为具有与第一检测电路180相同的配置。因此，第二检测电路260可以执行与第一检测电路180基本上相同的操作。
第三半导体器件300可以包括：第五接收电路310、第三内部电路320、第三校准电路330、第四传输电路340、第六接收电路350和第三检测电路360。
第五接收电路310可以从第一输入穿通电极in_t1接收内部命令rd，以产生第三内部读取信号ird3。第五接收电路310可以从第二输入穿通电极in_t2接收输入地址iad，以产生第三内部地址iad3。第五接收电路310可以从第三输入穿通电极in_t3接收校准使能信号c_en，以产生第三内部使能信号c_en3。第五接收电路310可以从第四输入穿通电极in_t4接收校准周期信号c_rod，以产生第三内部周期信号c_rod3。第五接收电路310可以利用通用接收器来实现。
第三内部电路320可以响应于第三检测信号det3而从第三内部读取信号ird3产生低阶选通信号std。第三内部电路320可以在校准操作期间，将第三内部读取信号ird3延迟响应于低阶编码信号cdd<1:n>而确定的延迟时间，以产生低阶选通信号std。第三内部电路320可以在正常操作期间，根据第三内部地址iad3和被延迟响应于低阶编码信号cdd<1:n>而确定的延迟时间的第三内部读取信号ird3来接收或输出数据(图3中的dq)。除了输入信号和输出信号之外，第三内部电路320可以被实现为具有与第一内部电路140相同的配置。因此，第三内部电路320可以执行与第一内部电路140基本相同的操作。
第三校准电路330可以响应于第三内部周期信号c_rod3和第三检测信号det3而产生被计数的低阶编码信号cdd<1:n>。第三校准电路330可以响应于第三内部使能信号c_en3，而根据芯片识别信息cid来产生低阶传输控制信号tcd<1:3>。芯片识别信息cid可以被设定为在校准操作期间具有用于使能低阶传输控制信号tcd<1:3>的第三比特位(即，第三低阶传输控制信号)tcd<3>的逻辑电平组合。芯片识别信息cid可以被设定为在正常操作期间具有用于使能包括在低阶传输控制信号tcd<1:3>中的比特位中的任意一个的逻辑电平组合。除了输入信号和输出信号之外，第三校准电路330可以被实现为具有与第一校准电路150相同的配置。因此，第三校准电路330可以执行与第一校准电路150基本上相同的操作。
第四传输电路340可以在校准操作期间，响应于第三低阶传输控制信号tcd<3>而将低阶选通信号std输出至第三输出穿通电极out_t3。第四传输电路340可以被实现为在正常操作期间，响应于低阶传输控制信号tcd<1:3>，而将低阶选通信号std输出至从由第一输出穿通电极至第三输出穿通电极out_t1、out_t2和out_t3组成的组中选择的任意一个。第四传输电路340可以利用通用传输器来实现。
第六接收电路350可以从第一输出穿通电极out_t1接收高阶选通信号stu，以产生第一低阶传输选通信号std1。第六接收电路350可以从第二输出穿通电极out_t2接收中阶选通信号stm，以产生第二低阶传输选通信号std2。第六接收电路350可以从第三输出穿通电极out_t3接收低阶选通信号std，以产生第三低阶传输选通信号std3。第六接收电路250可以利用通用接收器来实现。
第三检测电路360可以将第一低阶传输选通信号std1的相位、第二低阶传输选通信号std2的相位和第三低阶传输选通信号std3的相位彼此进行比较，以产生第三检测信号det3。第三检测电路360可以根据响应于芯片识别信息cid以及第一低阶传输选通信号至第三低阶传输选通信号std1、std2和std3的相位比较结果而选择的第三低阶传输选通信号std3，来产生第三检测信号det3。除了输入信号和输出信号之外，第三检测电路360可以被实现为具有与第一检测电路180相同的配置。因此，第三检测电路360可以执行与第一检测电路180基本上相同的操作。
参见图2，控制电路110可以包括：命令解码器111、地址解码器112和校准控制电路113。
命令解码器111可以在正常操作期间解码命令cmd以产生内部命令rd。命令解码器111可以在校准操作期间，产生响应于校准使能信号c_en而被使能的内部命令rd。命令解码器111可以在校准操作期间，产生响应于校准使能信号c_en而被周期性地创建的内部命令rd。尽管图2以单个信号示出了命令cmd，但是命令cmd可以包括多个位。内部命令rd可以被设定为用于进入输出数据(图3的dq)的读取操作的内部命令。内部命令rd可以被设定为用于进入将数据(图3的dq)储存在根据实施例的集成电路中的写入操作的内部命令。
地址解码器112可以解码地址add以产生输入地址iad。尽管地址add和输入地址iad中的每一个由单个信号示出，但是地址add和输入地址iad中的每一个可以被设定为包括多个比特位。地址add可以包括用于选择包括在存储电路(图3的142)中的多个存储体中的任意一个存储体的位置信息。地址add可以包括用于选择包括在存储电路(图3的142)中的多个存储单元中的至少一个存储单元的位置信息。
校准控制电路113可以产生响应于启动信号bten和时钟信号clk而被使能的校准使能信号c_en。如果在启动操作之后启动信号bten被禁止，则校准控制电路113可以产生同步于时钟信号clk来使能的校准使能信号c_en。如果校准使能信号c_en被使能，则校准控制电路113可以产生同步于时钟信号clk来切换的校准周期信号c_rod。时钟信号clk可以被设定为在通常的半导体器件中使用的时钟信号。时钟信号clk可以被设定为周期性地切换的信号。
参见图3，第一内部电路140可以包括延迟电路141和存储电路142。
延迟电路141可以响应于第一检测信号det1，而从第一内部读取信号ird1产生第一输出使能信号y11。延迟电路141可以将第一内部读取信号ird1延迟根据高阶编码信号cdu<1:n>的逻辑电平组合而确定的延迟时间，以产生第一输出使能信号y11。延迟电路141可以响应于第一检测信号det1，而从第一内部地址iad1产生第一存储体地址bg1。延迟电路141可以将第一内部地址iad1延迟根据高阶编码信号cdu<1:n>的逻辑电平组合而确定的延迟时间，以产生第一存储体地址bg1。尽管第一内部地址iad1和第一存储体地址bg1中的每一个被示为单个信号，但是第一内部地址iad1和第一存储体地址bg1中的每一个可以包括多个比特位。
存储电路142可以在正常操作或校准操作期间，产生响应于第一输出使能信号y11而被使能的高阶选通信号stu。存储电路142可以在正常操作期间，根据第一存储体地址bg1来选择存储电路142中的存储体，并且可以响应于第一输出使能信号y11，而经由选中的存储体来接收或输出数据dq。
参见图4，延迟电路141可以包括：内部延迟电路1411、第一选择和传输(选择/传输)电路1412、输入控制信号发生电路1413、输出控制信号发生电路1414、锁存电路1415和第二选择/传输电路1416。
内部延迟电路1411可以将第一内部读取信号ird1延迟根据高阶编码信号cdu<1:n>而确定的延迟时间，以产生第一延迟信号ds1。根据高阶编码信号cdu<1:n>而确定的延迟时间可以随着高阶编码信号cdu<1:n>被顺序计数而增加。
第一选择/传输电路1412可以响应于第一检测信号det1，而输出第一内部读取信号ird1和第一延迟信号ds1中的任意一个作为第一输出使能信号y11。如果第一检测信号det1被使能为具有逻辑“高”电平，则第一选择/传输电路1412可以输出第一内部读取信号ird1作为第一输出使能信号y11。如果第一检测信号det1被禁止为具有逻辑“低”电平，则第一选择/传输电路1412可以输出第一延迟信号ds1作为第一输出使能信号y11。此外，信号的逻辑电平可以与所描述的不同或相反。例如，描述为具有逻辑“高”电平的信号可以替代地具有逻辑“低”电平，而描述为具有逻辑“低”电平的信号可以替代地具有逻辑“高”电平。
输入控制信号发生电路1413可以产生响应于第一内部读取信号ird1而被使能的第一输入控制信号pin1。输入控制信号发生电路1413可以产生在第一内部读取信号ird1被输入至输入控制信号发生电路1413的时间点被使能的第一输入控制信号pin1。
输出控制信号发生电路1414可以产生响应于第一延迟信号ds1而被使能的第一输出控制信号pout1。输出控制信号发生电路1414可以产生在第一延迟信号ds1被输入至输出控制信号发生电路1414的时间点被使能的第一输出控制信号pout1。
锁存电路1415可以响应于第一输入控制信号pin1来锁存第一内部地址iad1。锁存电路1415可以响应于第一输出控制信号pout1而锁存第一内部地址iad1，以输出锁存的第一内部地址iad1作为第一锁存地址lad1。尽管图4示出了锁存电路1415仅锁存一个输入信号的示例，但是本公开不限于此。例如，根据实施例，锁存电路1415可以被实现为锁存多个第一内部地址并且输出锁存的第一内部地址作为多个第一锁存地址。
第二选择/传输电路1416可以响应于第一检测信号det1，而输出第一内部地址iad1和第一锁存地址lad1中的任意一个作为第一存储体地址bg1。如果第一检测信号det1被使能为具有逻辑“高”电平，则第二选择/传输电路1416可以输出第一内部地址iad1作为第一存储体地址bg1。如果第一检测信号det1被禁止为具有逻辑“低”电平，则第二选择/传输电路1416可以输出第一锁存地址lad1作为第一存储体地址bg1。此外，信号的逻辑电平可以与所描述的不同或相反。例如，描述为具有逻辑“高”电平的信号可以替代地具有逻辑“低”电平，而描述为具有逻辑“低”电平的信号可以替代地具有逻辑“高”电平。
参见图5，第一校准电路150可以包括：传输控制电路151和编码发生电路152。
传输控制电路151可以响应于第一内部使能信号c_en1和芯片识别信息cid，而产生高阶传输控制信号tcu<1:3>。如果第一内部使能信号c_en1被使能，则传输控制电路151可以响应于芯片识别信息cid而使能包括在高阶传输控制信号tcu<1:3>中的比特位中的任意一个。图5中所示的传输控制电路151可以产生包括在高阶传输控制信号tcu<1:3>中的比特位中的第一比特位(即，第一高阶传输控制信号tcu<1>)，该第一比特位在校准操作期间根据芯片识别信息cid而被选择性地使能。
编码发生电路152可以产生响应于第一内部周期信号c_rod1和第一检测信号det1而被计数的高阶编码信号cdu<1:n>。编码发生电路152可以产生在第一内部周期信号c_rod1的下降沿处响应于第一检测信号det1而被计数的高阶编码信号cdu<1:n>。如果第一检测信号det1在第一内部周期信号c_rod1的下降沿处具有逻辑“低”电平，则编码发生电路152可以对高阶编码信号cdu<1:n>进行计数。如果第一检测信号det1在第一内部周期信号c_rod1的下降沿处具有逻辑“高”电平，则编码发生电路152可以不对高阶编码信号cdu<1:n>进行计数。此外，信号的逻辑电平可以与所描述的不同或相反。例如，描述为具有逻辑“高”电平的信号可以替代地具有逻辑“低”电平，而描述为具有逻辑“低”电平的信号可以替代地具有逻辑“高”电平。
参见图6，第一检测电路180可以包括：第三选择/传输电路181、单元延迟电路182、逻辑电路183和检测信号发生电路184。
第三选择/传输电路181可以响应于芯片识别信息cid，而输出第一高阶传输选通信号至第三高阶传输选通信号stu1、stu2和stu3中的任意一个作为第一选择信号sel1。图6中所示的第三选择/传输电路181可以在校准操作期间，根据芯片识别信息cid来输出第一高阶传输选通信号stu1作为第一选择信号sel1。
单元延迟电路182可以延迟第一选择信号sel1以产生第一延迟选择信号dsel1。当高阶编码信号cdu<1:n>被计数一次时，单元延迟电路182的延迟时间可以被设定为等于延迟电路141的延迟时间的增量。
逻辑电路183可以执行或非(nor)操作，并且可以利用例如但不限于或非门nor10来实现。逻辑电路183可以合成第一高阶传输选通信号至第三高阶传输选通信号stu1、stu2和stu3，以产生第一合成信号sum1。如果第一高阶传输选通信号至第三高阶传输选通信号stu1、stu2和stu3中的至少一个具有逻辑“高”电平，则逻辑电路183可以产生具有逻辑“低”电平的第一合成信号sum1。此外，信号的逻辑电平可以与所描述的不同或相反。例如，描述为具有逻辑“高”电平的信号可以替代地具有逻辑“低”电平，而描述为具有逻辑“低”电平的信号可以替代地具有逻辑“高”电平。
检测信号发生电路184可以响应于第一合成信号sum1，而输出第一延迟选择信号dsel1作为第一检测信号det1。检测信号发生电路184可以在第一合成信号sum1的逻辑电平从逻辑“低”电平变为逻辑“高”电平的时间点处输出第一延迟选择信号dsel1作为第一检测信号det1。此外，信号的逻辑电平可以与所描述的不同或相反。例如，描述为具有逻辑“高”电平的信号可以替代地具有逻辑“低”电平，而描述为具有逻辑“低”电平的信号可以替代地具有逻辑“高”电平。
在下文中，将结合第一半导体器件100和第二半导体器件200控制内部命令rd的输入时间点的校准操作，参照图7来描述第一检测电路180和第二检测电路260的操作。
首先，在下文中将描述从第一半导体器件100、第二半导体器件200和第三半导体器件300中的内部命令rd产生高阶选通信号stu、中阶选通信号stm和低阶选通信号std的操作。
在时间点“t1”处，第一半导体器件100的控制电路110可以产生在启动操作之后被使能的校准使能信号c_en。控制电路110可以产生响应于校准使能信号c_en而被使能的内部命令rd。控制电路110可以产生响应于校准使能信号c_en而被切换的校准周期信号c_rod。
第一半导体器件100的第一传输电路120可以将内部命令rd输出至第一输入穿通电极in_t1。第一传输电路120可以将校准使能信号c_en输出至第三输入穿通电极in_t3。第一传输电路120可以将校准周期信号c_rod输出至第四输入穿通电极in_t4。
第一半导体器件100的第一接收电路130可以从第一输入穿通电极in_t1接收内部命令rd，以产生第一内部读取信号ird1。第一接收电路130可以从第三输入穿通电极in_t3接收校准使能信号c_en，以产生第一内部使能信号c_en1。第一接收电路130可以从第四输入穿通电极in_t4接收校准周期信号c_rod，以产生第一内部周期信号c_rod1。
第一半导体器件100的第一内部电路140可以将第一内部读取信号ird1延迟响应于高阶编码信号cdu<1:n>而确定的内部延迟时间d1，以产生高阶选通信号stu。可以在从时间点“t1”起经过内部延迟时间d1的时间点“t3”处产生高阶选通信号stu。
第一半导体器件100的第二传输电路160可以响应于高阶传输控制信号tcu<1:3>，而将高阶选通信号stu输出至第一输出穿通电极out_t1。
第二半导体器件200的第三传输电路210可以从第一输入穿通电极in_t1接收内部命令rd，以产生第二内部读取信号ird2。第三接收电路210可以从第三输入穿通电极in_t3接收校准使能信号c_en，以产生第二内部使能信号c_en2。第三接收电路210可以从第四输入穿通电极in_t4接收校准周期信号c_rod，以产生第二内部周期信号c_rod2。
第二半导体器件200的第二内部电路220可以将第二内部读取信号ird2延迟响应于中阶编码信号cdm<1:n>而确定的内部延迟时间d2，以产生中阶选通信号stm。可以在从时间点“t1”起经过内部延迟时间d2的时间点“t5”处产生中阶选通信号stm。
第二半导体器件200的第三传输电路240可以响应于中阶传输控制信号tcm<1:3>，而输出中阶选通信号stm至第二输出穿通电极out_t2。
第三半导体器件300的第五传输电路310可以从第一输入穿通电极in_t1接收内部命令rd，以产生第三内部读取信号ird3。第五接收电路310可以从第三输入穿通电极in_t3接收校准使能信号c_en，以产生第三内部使能信号c_en3。第五接收电路310可以从第四输入穿通电极in_t4接收校准周期信号c_rod，以产生第三内部周期信号c_rod3。
第三半导体器件300的第三内部电路320可以将第三内部读取信号ird3延迟响应于低阶编码信号cdd<1:n>而确定的内部延迟时间d3，以产生低阶选通信号std。可以在从时间点“t1”起经过内部延迟时间d3的时间点“t2”处产生低阶选通信号std。
第三半导体器件300的第四传输电路340可以响应于低阶传输控制信号tcd<1:3>，而将低阶选通信号std输出至第三输出穿通电极out_t3。
接下来，在下文中将描述通过比较高阶选通信号stu的相位、中阶选通信号stm的相位和低阶选通信号std的相位来控制内部命令rd的输入时间点的操作。
在时间点“t2”处，第一半导体器件100的第二接收电路170可以从第三输出穿通电极out_t3接收低阶选通信号std，以产生具有逻辑“高”电平的第三高阶传输选通信号stu3。第一检测电路180的逻辑电路183可以响应于具有逻辑“高”电平的第三高阶传输选通信号stu3，而产生具有逻辑“低”电平的第一合成信号sum1。
在时间点“t3”处，第一半导体器件100的第二接收电路170可以从第一输出穿通电极out_t1接收高阶选通信号stu，以产生具有逻辑“高”电平的第一高阶传输选通信号stu1。第一检测电路180的第三选择/传输电路181可以根据芯片识别信息cid来输出第一高阶传输选通信号stu1作为第一选择信号sel1。
在时间点“t4”处，第一检测电路180的单元延迟电路182可以延迟在时间点“t3”处创建的第一选择信号sel1，以产生具有逻辑“高”电平的第一延迟选择信号dsel1。
在时间点“t5”处，第一半导体器件100的第二接收电路170可以从第二输出穿通电极out_t2接收中阶选通信号stm，以产生具有逻辑“高”电平的第二高阶传输选通信号stu2。
在时间点“t7”处，第一检测电路180的检测信号发生电路184可以响应于其逻辑电平从逻辑“低”电平改变为逻辑“高”电平的第一合成信号sum1，而输出具有逻辑“低”电平的第一延迟选择信号dsel1作为第一检测信号det1。
第一半导体器件100的第一校准电路150可以响应于具有逻辑“低”电平的第一检测信号det1，而对高阶编码信号cdu<1:n>进行计数。
第一半导体器件100的第一内部电路140可以将第一内部读取信号ird1延迟一延迟时间，以控制内部命令rd被输入至存储电路142的时间点，所述延迟时间根据被计数的高阶编码信号cdu<1:n>而增加。
在以上描述中，由于高阶选通信号stu的相位、中阶选通信号stm的相位和低阶选通信号std的相位的比较结果在预定时间段的范围内，所以第一半导体器件100可以控制内部命令rd的输入时间点。预定时间段可以被设定为第一合成信号sum1保持逻辑“低”电平的时间段。
在时间点“t2”处，第二半导体器件200的第三接收电路210可以从第三输出穿通电极out_t3接收低阶选通信号std，以产生具有逻辑“高”电平的第三中阶传输选通信号stm3。第二检测电路260的逻辑电路(未示出)可以响应于具有逻辑“高”电平的第三中阶传输选通信号stm3，而产生具有逻辑“低”电平的第二合成信号sum2。
在时间点“t3”处，第二半导体器件200的第三接收电路210可以从第一输出穿通电极out_t1接收高阶选通信号stu，以产生具有逻辑“高”电平的第一中阶传输选通信号stm1。
在时间点“t5”处，第二半导体器件200的第四接收电路250可以从第二输出穿通电极out_t2接收中阶选通信号stm，以产生具有逻辑“高”电平的第二中阶传输选通信号stm2。第二检测电路260可以根据芯片识别信息cid来输出第二中阶传输选通信号stm2作为第二选择信号sel2。
在时间点“t6”处，第二检测电路260可以延迟在时间点“t5”处创建的第二选择信号sel2，以产生具有逻辑“高”电平的第二延迟选择信号dsel2。
在时间点“t7”处，第二检测电路260的检测信号发生电路(未示出)可以响应于其逻辑电平从逻辑“低”电平改变为逻辑“高”电平的第二合成信号sum2，而输出具有逻辑“高”电平的第二延迟选择信号dsel2作为第二检测信号det2。
第二半导体器件200的第二校准电路230可以响应于具有逻辑“高”电平的第二检测信号det2，而不对中阶编码信号cdm<1:n>进行计数。
第二半导体器件200的第二内部电路220的延迟时间可以根据未被计数的中阶编码信号cdm<1:n>而不增加。
在以上描述中，由于高阶选通信号stu的相位、中阶选通信号stm的相位和低阶选通信号std的相位的比较结果在预定时间段的范围之外，所以第二半导体器件200不能控制内部命令rd的输入时间点。预定时间段可以被设定为第二合成信号sum2保持逻辑“低”电平的时间段。
下面将结合第二半导体器件200的内部延迟时间正常的情况，参照图8来描述根据实施例的集成电路的校准操作。
在时间点“t11”处，第一半导体器件100的控制电路110可以产生响应于在启动操作之后被禁止为具有逻辑“低”电平的启动信号bten而被使能的校准使能信号c_en。控制电路110可以产生响应于校准使能信号c_en而被使能的内部命令rd。控制电路110可以产生响应于校准使能信号c_en而被切换的校准周期信号c_rod。
第一半导体器件100的第一内部电路140可以在从时间点“t11”起经过内部延迟时间d1的时间点处产生高阶选通信号stu。
第二半导体器件200的第二内部电路220可以在从时间点“t11”起经过内部延迟时间d2的时间点处产生中阶选通信号stm。
第三半导体器件300的第三内部电路320可以在从时间点“t11”起经过内部延迟时间d3的时间点处产生低阶选通信号std。
在时间点“t12”处，第一半导体器件100的第一检测电路180可以检测从高阶选通信号stu产生的第一高阶传输选通信号stu1、从中阶选通信号stm产生的第二高阶传输选通信号stu2、以及从低阶选通信号std产生的第三高阶传输选通信号stu3之间的相位差，以产生具有逻辑“低”电平的第一检测信号det1。
第二半导体器件200的第二检测电路260可以检测从高阶选通信号stu产生的第一中阶传输选通信号stm1、从中阶选通信号stm产生的第二中阶传输选通信号stm2、以及从低阶选通信号std产生的第三中阶传输选通信号stm3之间的相位差，以产生具有逻辑“高”电平的第二检测信号det2。
第三半导体器件300的第三检测电路360可以检测从高阶选通信号stu产生的第一低阶传输选通信号std1、从中阶选通信号stm产生的第二低阶传输选通信号std2、以及从低阶选通信号std产生的第三低阶传输选通信号std3之间的相位差，以产生具有逻辑“低”电平的第三检测信号det3。
第一检测信号det1、第二检测信号det2和第三检测信号det3可以使用与参照图7所描述的相同的方式来产生。因此，下面将省略产生第一检测信号det1、第二检测信号det2和第三检测信号det3的操作，以避免重复的说明。
在时间点“t13”处，第一半导体器件100的第一校准电路150可以在校准周期信号c_rod的下降沿处响应于具有逻辑“低”电平的第一检测信号det1而对高阶编码信号cdu<1:n>进行计数。
第一半导体器件100的第一内部电路140的延迟时间可以根据被计数的高阶编码信号cdu<1:n>而被另外地增加延迟时间a1。
第二半导体器件200的第二校准电路230可以在校准周期信号c_rod的下降沿处响应于具有逻辑“高”电平的第二检测信号det2而不对中阶编码信号cdm<1:n>进行计数。
第二半导体器件200的第二内部电路220的延迟时间可以根据未被计数的中阶编码信号cdm<1:n>而不增加。
第三半导体器件300的第三校准电路330可以在校准周期信号c_rod的下降沿处响应于具有逻辑“低”电平的第三检测信号det3而对低阶编码信号cdd<1:n>进行计数。
第三半导体器件300的第三内部电路320的延迟时间可以根据被计数的低阶编码信号cdd<1:n>而被另外地增加延迟时间a1。
在时间点“t14”处，第一半导体器件100的控制电路110可以产生响应于校准使能信号c_en而被使能的内部命令rd。控制电路110可以产生响应于校准使能信号c_en而被切换的校准周期信号c_rod。
第一半导体器件100的第一内部电路140可以在从时间点“t14”起经过内部延迟时间d1和延迟时间a1之和的时间点处产生高阶选通信号stu。
第二半导体器件200的第二内部电路220可以在从时间点“t14”起经过内部延迟时间d2的时间点处产生中阶选通信号stm。
第三半导体器件300的第三内部电路320可以在从时间点“t14”起经过内部延迟时间d3和延迟时间a1之和的时间点处产生低阶选通信号std。
在时间点“t15”处，第一半导体器件100的第一检测电路180可以检测从高阶选通信号stu产生的第一高阶传输选通信号stu1、从中阶选通信号stm产生的第二高阶传输选通信号stu2、以及从低阶选通信号std产生的第三高阶传输选通信号stu3之间的相位差，以产生具有逻辑“高”电平的第一检测信号det1。
第二半导体器件200的第二检测电路260可以检测从高阶选通信号stu产生的第一中阶传输选通信号stm1、从中阶选通信号stm产生的第二中阶传输选通信号stm2、以及从低阶选通信号std产生的第三中阶传输选通信号stm3之间的相位差，以产生具有逻辑“高”电平的第二检测信号det2。
第三半导体器件300的第三检测电路360可以检测从高阶选通信号stu产生的第一低阶传输选通信号std1、从中阶选通信号stm产生的第二低阶传输选通信号std2、以及从低阶选通信号std产生的第三低阶传输选通信号std3之间的相位差，以产生具有逻辑“低”电平的第三检测信号det3。
在时间点“t16”处，第一半导体器件100的第一校准电路150可以在校准周期信号c_rod的下降沿处响应于具有逻辑“高”电平的第一检测信号det1而不对高阶编码信号cdu<1:n>进行计数。
第一半导体器件100的第一内部电路140的延迟时间可以根据未被计数的高阶编码信号cdu<1:n>而不增加。
第二半导体器件200的第二校准电路230可以在校准周期信号c_rod的下降沿处响应于具有逻辑“高”电平的第二检测信号det2而不对中阶编码信号cdm<1:n>进行计数。
第二半导体器件200的第二内部电路220的延迟时间可以根据未被计数的中阶编码信号cdm<1:n>而不增加。
第三半导体器件300的第三校准电路330可以在校准周期信号c_rod的下降沿处响应于具有逻辑“低”电平的第三检测信号det3而对低阶编码信号cdd<1:n>进行计数。
第三半导体器件300的第三内部电路320的延迟时间可以根据被计数的低阶编码信号cdd<1:n>而被另外地增加延迟时间a2。
在时间点“t17”处，第一半导体器件100的控制电路110可以产生响应于校准使能信号c_en而被使能的内部命令rd。控制电路110可以产生响应于校准使能信号c_en而被切换的校准周期信号c_rod。
第一半导体器件100的第一内部电路140可以在从时间点“t17”起经过内部延迟时间d1和延迟时间a1之和的时间点处产生高阶选通信号stu。
第二半导体器件200的第二内部电路220可以在从时间点“t17”起经过内部延迟时间d2的时间点处产生中阶选通信号stm。
第三半导体器件300的第三内部电路320可以在从时间点“t17”起经过内部延迟时间d3和延迟时间a2之和的时间点处产生低阶选通信号std。
在时间点“t18”处，第一半导体器件100的第一检测电路180可以检测从高阶选通信号stu产生的第一高阶传输选通信号stu1、从中阶选通信号stm产生的第二高阶传输选通信号stu2、以及从低阶选通信号std产生的第三高阶传输选通信号stu3之间的相位差，以产生具有逻辑“高”电平的第一检测信号det1。
第二半导体器件200的第二检测电路260可以检测从高阶选通信号stu产生的第一中阶传输选通信号stm1、从中阶选通信号stm产生的第二中阶传输选通信号stm2、以及从低阶选通信号std产生的第三中阶传输选通信号stm3之间的相位差，以产生具有逻辑“高”电平的第二检测信号det2。
第三半导体器件300的第三检测电路360可以检测从高阶选通信号stu产生的第一低阶传输选通信号std1、从中阶选通信号stm产生的第二低阶传输选通信号std2、以及从低阶选通信号std产生的第三低阶传输选通信号std3之间的相位差，以产生具有逻辑“高”电平的第三检测信号det3。
随后，第一半导体器件100的第一校准电路150可以在校准周期信号c_rod的下降沿处响应于具有逻辑“高”电平的第一检测信号det1而不对高阶编码信号cdu<1:n>进行计数。
第一半导体器件100的第一内部电路140的延迟时间可以根据未被计数的高阶编码信号cdu<1:n>而不增加。
第二半导体器件200的第二校准电路230可以在校准周期信号c_rod的下降沿处响应于具有逻辑“高”电平的第二检测信号det2而不对中阶编码信号cdm<1:n>进行计数。
第二半导体器件200的第二内部电路220的延迟时间可以根据未被计数的中阶编码信号cdm<1:n>而不增加。
第三半导体器件300的第三校准电路330可以在校准周期信号c_rod的下降沿处响应于具有逻辑“高”电平的第三检测信号det3而不对低阶编码信号cdd<1:n>进行计数。
根据未被计数的低阶编码信号cdd<1:n>，第三半导体器件300的第三内部电路320的延迟时间可以不增加。
如上所述，根据一个实施例的集成电路可以比较根据层叠在封装体中的半导体器件的内部延迟时间产生的选通信号的相位，并且可以根据选通信号的相位的比较结果来控制内部命令被输入至半导体器件的内部电路的时间点。因此，可以补偿被输入至封装在单个封装体中的半导体器件的内部电路的信号之间的时间偏斜差。
参照图1至图8描述的集成电路可以应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图9所示，根据一个实施例的电子系统1000可以包括：数据储存电路1001、存储器控制器1002、缓冲存储器1003以及输入和输出(输入/输出)(i/o)接口1004。
数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以根据由存储器控制器1002产生的控制信号来读取储存的数据并将其输出至存储器控制器1002。数据储存电路1001可以包括图1所示的第一半导体器件100、第二半导体器件200和第三半导体器件300。数据储存电路1001可以包括即使在其电源中断时也可以保持其储存的数据的非易失性存储器。非易失性存储器可以是快闪存储器(诸如nor型快闪存储器或nand型快闪存储器)、相变随机存取存储器(pram)、阻变随机存取存储器(rram)、自旋转移力矩随机存取存储器(sttram)、磁性随机存取存储器(mram)等。
存储器控制器1002可以经由i/o接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以解码从主机设备输出的命令，以控制将数据输入至数据储存电路1001或缓冲存储器1003的操作或者输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。尽管图9以单个方块示出了存储器控制器1002，但是存储器控制器1002可以包括用于控制由非易失性存储器组成的数据储存电路1001的一个控制器和用于控制由易失性存储器组成的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时地储存由存储器控制器1002处理的数据。也就是说，缓冲存储器1003可以暂时地储存从数据储存电路1001输出或者输入至数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取储存的数据并将其输出至存储器控制器1002。缓冲存储器1003可以包括诸如动态随机存取存储器(dram)、移动dram或静态随机存取存储器(sram)的易失性存储器。
i/o接口1004可以将存储器控制器1002物理地和电连接至外部设备(即，主机)。因此，存储器控制器1002可以经由i/o接口1004接收从外部设备(即，主机)提供的控制信号和数据，并且可以经由i/o接口1004将由存储器控制器1002产生的数据输出至外部设备(即，主机)。也就是说，电子系统1000可以经由i/o接口1004与主机通信。i/o接口1004可以包括各种接口协议(诸如，通用串行总线(usb)、多媒体卡(mmc)、外围组件互连-快速(pci-e)、串行附件scsi(sas)、串行at附件(sata)、并行at附件(pata)、小型计算机系统接口(scsi)、增强型小型设备接口(esdi)和集成驱动电子设备(ide))中的任意一种。
电子系统1000可以用作外部储存设备或主机的辅助储存设备。电子系统1000可以包括固态盘(ssd)、usb存储器、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(微型sd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式多媒体卡(emmc)、紧凑型闪存(cf)卡等。