存储系统、存储装置及其执行的时钟同步方法与流程

[相关申请的交叉参考]

本申请基于35u.s.c§119主张在2016年10月7日在韩国知识产权局提出申请的韩国专利申请第10-2016-0129872号的优先权，所述韩国专利申请的公开内容全文并入本案供参考。

本发明概念涉及一种存储装置，且更具体来说，涉及一种利用具有动态频率的时钟信号执行时钟同步操作的存储系统、存储装置及其执行的时钟同步方法。

背景技术：

动态随机存取存储器(dynamicrandomaccessmemory，dram)可接收与主时钟信号同步的命令及地址。动态随机存取存储器还可接收或传送与数据时钟信号同步的数据。动态随机存取存储器执行两种主要操作。这两种主要操作包括将数据写入于在核心电路中所包括的存储胞元阵列中的操作以及从存取胞元阵列读取数据的操作。所产生的用以基于主时钟信号来控制核心电路的控制信号、与基于数据时钟信号而输入至核心电路/从核心电路输出的数据是在不同的时钟域中供应。因此，动态随机存取存储器使主时钟信号与数据时钟信号同步，以使得可响应于控制信号来稳定地锁存输入数据/输出数据。随着动态随机存取存储器的运行频率增大，在使主时钟信号与数据时钟信号同步时设置时间(setuptime)或保持时间(holdtime)的对齐裕量会减小。因此，这些信号可能无法相互同步。

技术实现要素：

本发明概念的示例性实施例提供一种存储装置，所述存储装置包括：第一时钟接收器，被配置成接收第一时钟信号；第二时钟接收器，被配置成在输入或输出数据时接收第二时钟信号，其中所述第二时钟信号在前同步码周期中具有第一时钟频率、且在所述前同步码周期之后具有与所述第一时钟频率不同的第二时钟频率；命令解码器，被配置成接收与所述第一时钟信号同步的时钟同步命令并产生时钟同步信号，其中所述时钟同步信号是在所述前同步码周期期间产生；以及时钟同步电路，被配置成响应于所述第二时钟信号而产生多个分频时钟信号，在所述前同步码周期期间锁存所述时钟同步信号，并根据所述锁存的结果而选择性地提供所述多个分频时钟信号作为内部数据时钟信号。

本发明概念的示例性实施例提供一种存储装置，所述存储装置包括：数据时钟接收器，被配置成在输入或输出数据时接收数据时钟信号，其中所述数据时钟信号在输入或输出所述数据的时间之前的前同步码周期中具有第一时钟频率、且在所述前同步码周期之后具有与所述第一时钟频率不同的第二时钟频率；命令解码器，被配置成在所述前同步码周期期间接收时钟同步命令以产生时钟同步信号；以及时钟同步电路，被配置成对所述数据时钟信号进行分频并产生多个分频时钟信号，响应于从所述多个分频时钟信号中选择的分频时钟信号来锁存所述时钟同步信号，并根据所述锁存的结果来选择性地输出所述多个分频时钟信号作为内部数据时钟信号。

本发明概念的示例性实施例提供一种由存储装置执行的时钟同步方法，所述时钟同步方法包括：接收第一时钟信号；接收第二时钟信号，所述第二时钟信号在输入或输出数据的时间之前的前同步码周期中具有第一时钟频率、且在所述前同步码周期之后具有与所述第一时钟频率不同的第二时钟频率；在所述前同步码周期期间接收与所述第一时钟信号同步的时钟同步命令并产生时钟同步信号；对所述第二时钟信号进行分频并产生多个分频时钟信号；响应于从所述多个分频时钟信号中选择的分频时钟信号来锁存所述时钟同步信号；以及根据所述锁存的结果而选择性地输出所述多个分频时钟信号作为内部数据时钟信号。

本发明概念的示例性实施例提供一种存储装置，所述存储装置包括：第一时钟接收器，被配置成接收第一时钟信号；第二时钟接收器，被配置成接收第二时钟信号，其中所述第二时钟信号在第一周期中具有第一频率且在所述第一周期之后的第二周期中具有第二频率；命令解码器，被配置成响应于命令而在所述第一周期中产生时钟同步信号；以及时钟同步电路，被配置成响应于所述时钟同步信号而将所述第二时钟信号分频成多个经分频时钟信号并输出所述经分频输出时钟信号作为内部数据时钟信号。

附图说明

通过参照附图详细阐述本发明概念的示例性实施例，将更清楚地理解本发明概念的以上及其他特征，在附图中：

图1是用于阐述包括根据本发明概念示例性实施例的多时钟域存储装置的存储系统的图；

图2是用于阐述根据本发明概念示例性实施例的图1所示存储装置的高速数据界面操作的时序图；

图3及图4是用于阐述根据本发明概念示例性实施例的图1所示存储装置的时钟同步操作的图；

图5a及图5b是用于阐述根据本发明概念示例性实施例的具有动态频率的数据时钟信号的时序图；

图6是用于阐述根据本发明概念示例性实施例的多时钟域存储装置的图；

图7是用于阐述根据本发明概念示例性实施例的图6所示时钟同步电路的图；

图8a及图8b是用于阐述根据本发明概念示例性实施例的图7所示第一相位检测器及第二相位检测器的图；

图9是用于阐述根据本发明概念示例性实施例的图7所示多路复用器的图；

图10及图11是用于阐述根据本发明概念示例性实施例的图7所示时钟同步电路的操作的时序图；

图12是根据本发明概念示例性实施例的由图6所示存储装置执行的时钟同步操作的流程图；

图13是说明其中根据本发明概念示例性实施例的用于执行时钟同步操作的存储系统被应用于计算系统的实例的方块图。

[符号的说明]

11：第一时钟信号线；

12：命令总线；

13：地址总线；

14：第二时钟信号线；

15：数据总线；

100：存储系统；

110：存储控制器；

120：存储装置；

610：命令解码器；

620：主时钟接收器；

630：核心电路；

632：存储胞元阵列；

640：数据时钟接收器；

650：时钟同步电路；

660：数据电路；

720：多相位产生器；

731：第一相位检测器；

732：第二相位检测器；

740：多路复用器电路；

810、820：双稳态触发器；

910：第一多路复用器；

920：第二多路复用器；

930：第三多路复用器；

940：第四多路复用器；

1300：移动装置；

1310：全球移动通信系统区块；

1311：天线；

1320：近场通信收发器；

1321：近场通信天线匹配网络系统；

1330：输入/输出区块；

1340：应用区块；

1350：存储装置；

1360：显示器；

addr：地址信号；

ck：主时钟信号；

ckb：反相主时钟信号；

cmd：命令；

cmd_sync：时钟同步命令；

din：写入数据；

dq：数据；

dout：读取数据；

h：保持时间；

i1：第一输入端子；

i2：第二输入端子；

icmd：内部命令信号；

ick：内部主时钟信号；

isync：时钟同步信号；

iwck：内部数据时钟信号；

iwck/2_0：第一内部数据时钟信号；

iwck/2_90：第二内部数据时钟信号；

iwck/2_180：第三内部数据时钟信号；

iwck/2_270：第四内部数据时钟信号；

pds_90：第一相位检测信号；

pds_270：第二相位检测信号；

s：设置时间；

s1210、s1220、s1230、s1240、s1250、s1260、s1270：操作；

t1、t2、t3、t4、t5、ta、tb、tc、td、te、ti：时间；

tck：时钟循环周期；

twck：时钟循环；

wck：数据时钟信号；

wck_0：第一经分频数据时钟信号；

wck_90：第二经分频数据时钟信号；

wck_180：第三经分频数据时钟信号；

wck_270：第四经分频数据时钟信号；

wck/2_0：第一分频时钟信号；

wck/2_90：第二分频时钟信号；

wck/2_180：第三分频时钟信号；

wck/2_270：第四分频时钟信号；

wckb：反相数据时钟信号。

具体实施方式

图1是包括根据本发明概念示例性实施例的多时钟域存储装置的存储系统100的图。

参照图1，存储系统100可包括存储控制器110及存储装置120。存储系统100可支持存储控制器110与存储装置120之间的数据通信且使用主时钟信号ck及数据时钟信号wck。

第一时钟信号线11、命令总线12、地址总线13、第二时钟信号线14、及数据总线15可连接在存储控制器110与存储装置120之间。根据本发明概念的示例性实施例，存储系统100可基于除了主时钟信号ck及数据时钟信号wck之外的各种时钟信号来支持数据通信。

由存储控制器110产生的主时钟信号ck可经由第一时钟信号线11供应至存储装置120。举例来说，主时钟信号ck可作为连续交替反转的信号与反相主时钟信号ckb一起供应。关于主时钟信号对ck和ckb，可以主时钟信号ck与反相主时钟信号ckb的交叉点为基准来检测上升沿/下降沿，且因此，时序准确度会提高。在本文中，主时钟信号ck可被称为第一时钟信号。

根据本发明概念的示例性实施例，可向第一时钟信号线11供应单个主时钟信号ck作为连续交替反转的信号。在这种情形中，为了区分主时钟信号ck的上升沿/下降沿，将主时钟信号ck与参考电压vref进行比较。然而，当在参考电压vref中出现噪声波动等时，在检测主时钟信号ck时会出现偏移，且因此，与使用主时钟信号对ck和ckb的情形相比，时序准确度会降低。

因此，第一时钟信号线11可基于主时钟信号对ck和ckb来传送互补的连续交替反转的信号。在这种情形中，第一时钟信号线11可包括用于传送主时钟信号ck及ckb的两条信号线。本文所述的主时钟信号ck可指代主时钟信号对ck和ckb。

从存储控制器110供应的命令cmd及地址信号addr可分别经由命令总线12及地址总线13被供应至存储装置120。根据本发明概念的示例性实施例，命令cmd及地址信号addr可经由共享命令/地址总线被供应至存储装置120。命令cmd或地址信号addr可沿共享命令/地址总线在时间上串行地递送。

数据时钟信号wck及数据dq可传送至存储控制器110与存储装置120之间的数据界面。由存储控制器110产生的数据时钟信号wck可经由第二时钟信号线14被供应至存储装置120。数据时钟信号wck可作为连续交替反转的信号与反相数据时钟信号wckb一起供应。关于数据时钟信号对wck和wckb，可以数据时钟信号wck与反相数据时钟信号wckb的交叉点为基准来检测上升沿/下降沿，且因此，时序准确度会提高。

第二时钟信号线14可基于数据时钟信号对wck和wckb传送互补的连续交替反转的信号。在这种情形中，第二时钟信号线14可被配置成包括用于传送数据时钟信号wck及wckb的两条信号线。本文所述的数据时钟信号wck可指代数据时钟信号对wck和wckb。在本文中，数据时钟信号wck可被称为第二时钟信号。

与数据时钟信号wck同步的数据dq可经由连接在存储控制器110与存储装置120之间的数据总线15来传送。举例来说，对应于脉冲串长度且从存储控制器110供应的数据dq(写入数据)可经由数据总线15与数据时钟信号wck同步地传送至存储装置120。对应于脉冲串长度且从存储装置120读取的数据dq(写入数据)可与数据时钟信号wck同步地被锁存且可经由数据总线15传送至存储控制器110。

因此，存储控制器110与存储装置120之间的数据界面速度会提高。

然而，如果存储装置120是由动态随机存取存储器实作，则动态随机存取存储器的核心电路可能无法根据高速数据界面的速度来运行。换句话说，在增大传送至动态随机存取存储器的核心电路的主时钟信号ck的频率方面存在限制。因此，动态随机存取存储器可使用在维持动态随机存取存储器的核心电路的运行速度的同时增大数据界面速度的方法。

图2是用于阐述根据本发明概念示例性实施例的图1所示存储装置的高速数据界面操作的时序图。

参照图2及图1，主时钟信号ck可由存储控制器110传送，且命令cmd及地址信号addr可基于主时钟信号ck传送。数据dq可基于数据时钟信号wck传送。对高速数据界面来说，数据时钟信号wck的频率可被设定成主时钟信号ck的频率的两倍。

假设数据写入操作是在存储装置120中执行。存储装置120可从时间t1开始接收主时钟信号ck且可在时间t2处基于主时钟信号ck接收命令cmd(写入命令)及写入地址信号addr。另外，在时间t2处，存储装置120可基于数据时钟信号wck来接收与脉冲串长度对应的数据dq(写入数据)。

在本实施例中，存储装置120被阐述为在时间t2处接收命令cmd(写入命令)及数据dq(写入数据)。然而，应理解，存储装置120可接收命令cmd(写入命令)，且接着，在写入延迟之后可接收数据dq(写入数据)。写入延迟可被表示成主时钟信号ck的循环周期的倍数。

在本发明概念的示例性实施例中，还假设数据读取操作是在存储装置120中执行。存储装置120可从时间t1开始接收主时钟信号ck，且可在时间t2处基于主时钟信号ck接收命令cmd(读取命令)及地址信号addr(读取地址信号)。另外，在接收到命令cmd(读取命令)之后，存储装置120可在读取延迟之后基于数据时钟信号wck接收数据dq(读取数据)。读取延迟可被表示成主时钟信号ck的循环周期的倍数。

在写入操作中，存储装置120可利用数据时钟信号wck对从存储控制器110输入的数据dq进行取样，且可利用主时钟信号ck将通过取样获得的数据存储在存储胞元阵列中。另外，在读取操作中，存储装置120可利用主时钟信号ck从存储胞元阵列读取数据且可利用数据时钟信号wck将读取数据传送至存储控制器110。如上所述，存储装置120可在不同的时钟域(例如，多时钟域)中运行。

在存储装置120中，在基于主时钟信号ck运行的域与基于数据时钟信号wck运行的域之间执行数据转移。换句话说，在主时钟信号ck与数据时钟信号wck之间会出现域交叉(domaincrossing)，且在这种情形中，可能会出现数据缺失。为了防止数据缺失，会在主时钟信号ck与数据时钟信号wck之间执行时钟同步操作。以下将参照图3及图4阐述主时钟信号ck与数据时钟信号wck之间的时钟同步操作。

图3及图4是用于阐述根据本发明概念示例性实施例的图1所示存储装置中的时钟同步操作的图。图3用于阐述其中在主时钟信号ck与数据时钟信号wck之间发生时钟同步的对齐状态。图4用于阐述其中不发生时钟同步的未对齐状态。

参照图3，存储装置120(参见图1)可接收到主时钟信号ck及数据时钟信号wck。数据时钟信号wck的频率可高于主时钟信号ck的频率。举例来说，数据时钟信号wck的频率可为主时钟信号ck的频率的两倍。

从时间t1开始可接收主时钟信号ck。在时间t1处可输入主时钟信号ck的下降沿，在时间t2处可输入主时钟信号ck的上升沿，在时间t3处可输入主时钟信号ck的下降沿，在时间t4处可输入主时钟信号ck的上升沿，且在时间t5处可输入主时钟信号ck的下降沿。

从时间t2开始可接收数据时钟信号wck。由于每当输入数据dq(写入数据)或输出数据dq(读取数据)时，均与对应的数据dq一起供应数据时钟信号wck，因此数据时钟信号wck可在时间t1处处于去激活状态，且接着，可在供应对应的数据dq时的时间t2处被激活。换句话说，不同于始终供应的主时钟信号ck，数据时钟信号wck可在需要时供应以便可降低功耗。

当在时间t2处接收到数据时钟信号wck时，存储装置120可对数据时钟信号wck进行分频以产生第一经分频数据时钟信号wck_0、第二经分频数据时钟信号wck_90、第三经分频数据时钟信号wck_180及第四经分频数据时钟信号wck_270。根据本发明概念的示例性实施例，存储装置120可对数据时钟信号wck进行二倍分频以产生第一经分频数据时钟信号wck_0、第二经分频数据时钟信号wck_90、第三经分频数据时钟信号wck_180及第四经分频数据时钟信号wck_270。第一经分频数据时钟信号wck_0、第二经分频数据时钟信号wck_90、第三经分频数据时钟信号wck_180及第四经分频数据时钟信号wck_270的频率可与主时钟信号ck的频率相同。

从接收到数据时钟信号wck时的时间t2开始，第一经分频数据时钟信号wck_0可被产生成具有与主时钟信号ck的相位相同的相位，第二经分频数据时钟信号wck_90可被产生成具有通过从主时钟信号ck的相位发生90度偏移而获得的相位，第三经分频数据时钟信号wck_180可被产生成具有通过从主时钟信号ck的相位发生180度偏移而获得的相位，且第四经分频数据时钟信号wck_270可被产生成具有通过从主时钟信号ck的相位发生270度偏移而获得的相位。

根据本发明概念的示例性实施例，就第一经分频数据时钟信号wck_0来说，在时间t2处，第一经分频数据时钟信号wck_0的上升沿可对应于主时钟信号ck的上升沿。在时间t3处，第一经分频数据时钟信号wck_0的下降沿可对应于主时钟信号ck的下降沿。在时间t4处，第一经分频数据时钟信号wck_0的上升沿可对应于主时钟信号ck的上升沿。另外，在时间t5处，第一经分频数据时钟信号wck_0的下降沿可对应于主时钟信号ck的下降沿。

当在时间t3处确定第一经分频数据时钟信号wck_0的下降沿时，存储装置120例如可具有包括为0.25tck的设置时间s及为0.25tck的保持时间h的对齐裕量。存储装置120可基于为0.25tck的设置时间s及为0.25tck的保持时间h，响应于主时钟信号ck的下降沿而确定第一经分频数据时钟信号wck_0的逻辑电平。当第一经分频数据时钟信号wck_0的所确定逻辑电平为逻辑低时，存储装置120可确定第一经分频数据时钟信号wck_0具有下降沿。

在时间t3处为0.25tck的设置时间s及为0.25tck的保持时间h可为理想的对齐裕量。此处，tck表示主时钟信号ck的时钟循环周期。然而，在设计存储装置120时，可严格地应用能够在实际上应用的对齐裕量。举例来说，对齐裕量可被界定为0.125tck的设置时间s及为0.125tck的保持时间h。

由于严格界定的为0.125tck的设置时间s及为0.125tck的保持时间h，在确定第一经分频数据时钟信号wck_0时，对齐裕量可能会变得不充分。因此，可能无法实现存储装置120的时钟同步操作。

在图3中，可以看出第一经分频数据时钟信号wck_0的上升沿对应于主时钟信号ck的上升沿，且第一经分频数据时钟信号wck_0的下降沿对应于主时钟信号ck的下降沿。这显示出其中在主时钟信号ck与数据时钟信号wck之间发生时钟同步的对齐状态。另一方面，图4显示出其中在主时钟信号ck与数据时钟信号wck之间未发生时钟同步的未对齐状态。

参照图4，如在图3中一样，存储装置120可接收主时钟信号ck及数据时钟信号wck，且可对数据时钟信号wck进行分频以产生第一经分频数据时钟信号wck_0、第二经分频数据时钟信号wck_90、第三经分频数据时钟信号wck_180及第四经分频数据时钟信号wck_270。

根据本发明概念的示例性实施例，关于图4中的第一经分频数据时钟信号wck_0，在接收到数据时钟信号wck的时间t2处，不同于主时钟信号ck的上升沿，可产生第一经分频数据时钟信号wck_0的下降沿。在时间t3处，不同于主时钟信号ck的下降沿，可产生第一经分频数据时钟信号wck_0的上升沿。在时间t4处，不同于主时钟信号ck的上升沿，可产生第一经分频数据时钟信号wck_0的下降沿。另外，在时间t5处，不同于主时钟信号ck的下降沿，可产生第一经分频数据时钟信号wck_0的上升沿。

关于图4，可以看出，第一经分频数据时钟信号wck_0的下降沿是在主时钟信号ck的上升沿中产生，且第一经分频数据时钟信号wck_0的上升沿是在主时钟信号ck的下降沿中产生。这显示出其中在主时钟信号ck与数据时钟信号wck之间未发生时钟同步的未对齐状态。

根据本发明概念的示例性实施例，在时间t3处，为了确定第一经分频数据时钟信号wck_0伴随着主时钟信号ck的下降沿而被产生为上升沿，存储装置120可基于为0.25tck的设置时间s及为0.25tck的保持时间h、响应于主时钟信号ck的下降沿来确定第一经分频数据时钟信号wck_0的逻辑电平。当第一经分频数据时钟信号wck_0的所确定逻辑电平为逻辑高时，存储装置120可确定第一经分频数据时钟信号wck_0具有上升沿。

与图3相似，时间t3处的为0.25tck的设置时间s及为0.25tck的保持时间h可为理想对齐裕量。然而，可严格地应用能够在实际上应用的对齐裕量。举例来说，对齐裕量可被界定为0.125tck的设置时间s及为0.125tck的保持时间h。在这种情形中，由于由被严格地界定的为0.125tck的设置时间s及为0.125tck的保持时间h造成对齐裕量不充分，因此可能无法实现存储装置120的时钟同步操作。

在本发明概念的示例性实施例中，使用一种利用具有可变频率(例如，动态频率)的数据时钟信号wck执行时钟同步操作的方法来纠正在时钟同步操作中对齐裕量的不充分。

图5a及图5b是用于阐述根据本发明概念示例性实施例的具有动态频率的数据时钟信号的时序图。

参照图5a，存储装置120(参见图1)可接收主时钟信号ck及数据时钟信号wck。数据时钟信号wck在输入/输出数据dq的时间之前可具有前同步码周期(preambleperiod)。数据时钟信号wck可被设定成具有可变的频率，以使得前同步码周期的频率与数据输入/数据输出周期的频率被设定成相互不同的。换句话说，数据时钟信号wck可被设定成具有动态频率。

从时间ta开始可接收主时钟信号ck。在时间ta处可输入主时钟信号ck的下降沿，在时间tb处可输入主时钟信号ck的上升沿，在时间tc处可输入主时钟信号ck的下降沿，在时间td处可输入主时钟信号ck的上升沿，且在时间te处可输入主时钟信号ck的下降沿。主时钟信号ck可具有为tck的时钟循环周期。

从时间tb开始可接收数据时钟信号wck。数据时钟信号wck可具有从时间tb到时间td的前同步码周期，且从时间td开始可作为连续交替反转的信号来供应。在前同步码周期期间，数据时钟信号wck可被设定成具有与主时钟信号ck的频率相同的为tck的一个时钟循环周期。在前同步码周期之后，从时间td开始，数据时钟信号wck可被设定成主时钟信号ck的频率的两倍。

根据本发明概念的示例性实施例，数据时钟信号wck可被设定成具有为各种频率的前同步码周期。举例来说，数据时钟信号wck的前同步码周期可被设定成一个tck时钟循环周期，或者可被设定成n(其中，n是等于2或大于2的自然数)个tck时钟循环周期。作为另外一种选择，数据时钟信号wck的前同步码周期可被设定成n(其中，n是等于2或大于2的自然数)个tck/2时钟循环周期。

在数据时钟信号wck的前同步码周期之后，可基于数据时钟信号wck来传送数据dq。举例来说，从前同步码周期之后的时间td开始，在经过数据时钟信号wck的一个时钟循环“twck”之后的时间te处，可基于数据时钟信号wck来传送数据dq。

作为另一实例，如图5b所示，从前同步码周期之后的时间td开始，在经过数据时钟信号wck的多个时钟循环“twck”之后的时间ti处，可基于数据时钟信号wck来传送数据dq。

在本实施例中，基于数据时钟信号wck的数据dq的传送时间(或输入/输出时间)可被设定成在数据时钟信号wck的前同步码周期之后经过数据时钟循环“twck”(例如，n*twck(其中n是等于1或大于1的自然数)时钟循环)的时间。

在本发明概念的示例性实施例中，基于数据时钟信号wck的数据dq的传送时间(或输入/输出时间)可被设定成在数据时钟信号wck的前同步码周期之后经过半个数据时钟循环“twck/2”(例如，n*twck/2(其中n是等于1或大于1的自然数)时钟循环)的时间。

在下文中，将参照图6至图12详细阐述利用图5所示具有动态频率的数据时钟信号wck执行时钟同步操作的存储装置及时钟同步方法。

图6是用于阐述根据本发明概念示例性实施例的多时钟域存储装置120的图。

参照图6，存储装置120可包括命令解码器610、主时钟接收器620、核心电路630、数据时钟接收器640、时钟同步电路650、及数据电路660。

命令解码器610可从存储控制器110(参见图1)接收经由命令总线12(参见图1)传送的命令cmd或时钟同步命令。命令解码器610可对所接收命令cmd进行解码以产生内部命令信号icmd及时钟同步信号isync。

命令解码器610可根据所接收读取命令或写入命令而产生包括读取信号或写入信号的内部命令信号icmd。内部命令信号icmd可被供应至核心电路630。内部命令信号icmd可控制由核心电路630执行的数据读取操作或数据写入操作。

命令解码器610可响应于所接收时钟同步命令或从主时钟接收器620供应的内部主时钟信号ick而产生时钟同步信号isync。时钟同步信号isync可作为具有与所接收时钟同步命令对应的周期的脉冲信号而产生。时钟同步信号isync可被供应至时钟同步电路650。

主时钟接收器620可从存储控制器110接收经由第一时钟信号线11(参见图1)传送的主时钟信号ck。主时钟接收器620可对所接收主时钟信号ck进行缓冲以产生内部主时钟信号ick且可将内部主时钟信号ick供应至命令解码器610及核心电路630。经缓冲内部主时钟信号ick的相位可近似等于主时钟信号ck的相位。

核心电路630可包括存储胞元阵列632。在存储装置120的读取操作中，核心电路630可响应于作为读取信号的内部命令信号icmd及内部主时钟信号ick来从存储胞元阵列632读取数据。在存储装置120的写入操作中，核心电路630可响应于作为写入信号的内部命令信号icmd及内部主时钟信号ick来将数据写入于存储胞元阵列632中。

核心电路630可进一步包括连接至存储胞元阵列632的行解码器及列解码器。存储胞元阵列632可包括排列成行及列的多个存储胞元。所述多个存储胞元中的每一个可由一个存取晶体管及一个存储电容器构造而成。所述存储胞元可具有其中将存储胞元置于形成矩阵的多条字线与多条位线的交叉点附近的排列结构。

行解码器可对经由地址总线13(参见图1)接收到的地址信号addr(行地址信号)进行解码，且可根据经解码行地址信号来驱动从连接至存储胞元阵列632的存储胞元的所述多条字线中选择的字线。列解码器可对经由地址总线13接收到的地址信号addr(列地址信号)进行解码且可根据经解码列地址信号执行列选通(columngating)以选择连接至存储胞元阵列632的存储胞元的位线。

数据时钟接收器640可从存储控制器110接收经由第二时钟信号线14(参见图1)传送的数据时钟信号wck。数据时钟接收器640可对所接收数据时钟信号wck进行缓冲以向时钟同步电路650供应经缓冲数据时钟信号wck。

时钟同步电路650可接收由数据时钟接收器640缓冲的数据时钟信号wck、及时钟同步信号isync以执行时钟同步操作。作为时钟同步操作的结果，时钟同步电路650可产生内部数据时钟信号iwck，内部数据时钟信号iwck包括第一内部数据时钟信号iwck/2_0、第二内部数据时钟信号iwck/2_90、第三内部数据时钟信号iwck/2_180及第四内部数据时钟信号iwck/2_270。内部数据时钟信号iwck可被供应至数据电路660。

数据电路660可包括数据输入电路及数据输出电路。响应于内部数据时钟信号iwck，数据输入电路可对经由数据总线15(参见图1)输入的数据dq(写入数据)进行对齐及锁存以将写入数据din供应至存储胞元阵列632。响应于内部数据时钟信号iwck，数据输出电路可将从存储胞元阵列632读取的读取数据dout作为输出的数据dq传送至存储控制器110。

在写入操作中，数据电路660可运行以利用内部数据时钟信号iwck对从存储控制器110输入的数据dq(写入数据)进行取样，且利用内部主时钟信号ick将通过取样获得的数据写入于存储胞元阵列632中。另外，在读取操作中，数据电路660可运行以利用内部主时钟信号ick从存储胞元阵列632读取数据，且利用内部数据时钟信号iwck将读取数据传送至存储控制器110。

在存储装置120中，由于通过时钟同步电路650而使内部主时钟信号ick与内部数据时钟信号iwck相互同步，因此可在基于内部主时钟信号ick运行的域(domain)与基于内部数据时钟信号iwck运行的域之间实现同步。因此，存储装置120可执行数据通信而不会在高速数据界面中丢失数据。

图7至图9是用于阐述根据本发明概念的示例性实施例的图6所示时钟同步电路的图。图8a及图8b是用于阐述根据本发明概念的示例性实施例的图7所示第一相位检测器731及第二相位检测器732的电路图。图9是用于阐述根据本发明概念的示例性实施例的图7所示多路复用器电路740的电路图。

参照图7，时钟同步电路650可对数据时钟信号wck进行分频以产生第一分频时钟信号wck/2_0、第二分频时钟信号wck/2_90、第三分频时钟信号wck/2_180、及第四分频时钟信号wck/2_270。时钟同步电路650可基于时钟同步信号isync产生与内部主时钟信号ick(参见图6)同步的内部数据时钟信号iwck。时钟同步电路650可包括多相位产生器720、第一相位检测器731及第二相位检测器732、及多路复用器电路740。数据时钟信号wck可为以上参照图5a及图5b所阐述的具有动态频率的数据时钟信号wck。

多相位产生器720可利用分频器使数据时钟信号wck的相位发生0度、90度、180度及270度的偏移以产生第一分频时钟信号wck/2_0、第二分频时钟信号wck/2_90、第三分频时钟信号wck/2_180、及第四分频时钟信号wck/2_270。举例来说，多相位产生器720可产生分别具有使分频器的输出发生0度、90度、180度及270度相位偏移而获得的相位的第一分频时钟信号wck/2_0、第二分频时钟信号wck/2_90、第三分频时钟信号wck/2_180及第四分频时钟信号wck/2_270，所述分频器接收数据时钟信号wck作为输入。

响应于第二分频时钟信号wck/2_90及第四分频时钟信号wck/2_270，第一相位检测器731及第二相位检测器732中的每一个可锁存时钟同步信号isync以产生第一相位检测信号pds_90及第二相位检测信号pds_270。

如图8a所说明，第一相位检测器731可包括双稳态触发器810，双稳态触发器810响应于第二分频时钟信号wck/2_90而锁存时钟同步信号isync以输出第一相位检测信号pds_90。如图8b所说明，第二相位检测器732可包括双稳态触发器820，双稳态触发器820响应于第四分频时钟信号wck/2_270而锁存时钟同步信号isync以输出第二相位检测信号pds_270。

举例来说，在其中第一相位检测器731响应于第二分频时钟信号wck/2_90而锁存时钟同步信号isync的情形中，当经锁存时钟同步信号isync的逻辑电平是逻辑高时，可产生处于逻辑高电平的第一相位检测信号pds_90。这表明时钟同步信号isync的逻辑高电平与第二分频时钟信号wck/2_90的上升沿对齐。

根据本发明概念的示例性实施例，第一相位检测器731可利用第二分频时钟信号wck/2_90的下降沿来获取时钟同步信号isync的逻辑电平。

此处，由于时钟同步信号isync是与内部主时钟信号ick(参见图6)相关联地产生，因此与时钟同步信号isync对齐的第二分频时钟信号wck/2_90可为与内部主时钟信号ick同步的信号。在这种情形中，第二相位检测器732可响应于第四分频时钟信号wck/2_270而锁存时钟同步信号isync以产生具有逻辑低电平的第二相位检测信号pds_270，其中第四分频时钟信号wck/2_270处于其相位相对于第二分频时钟信号wck/2_90反相180度的状态。

作为另一实例，当由第一相位检测器731响应于第二分频时钟信号wck/2_90而锁存的时钟同步信号isync的逻辑电平是逻辑低时，可产生处于逻辑低电平的第一相位检测信号pds_90。在这种情形中，第二相位检测器732可响应于第四分频时钟信号wck/2_270而锁存时钟同步信号isync以产生具有逻辑高电平的第二相位检测信号pds_270，其中第四分频时钟信号wck/2_270处于其相位相对于第二分频时钟信号wck/2_90反相180度的状态。这表明时钟同步信号isync的逻辑高电平与第四分频时钟信号wck/2_270的上升沿对齐，且第四分频时钟信号wck/2_270可为与内部主时钟信号ick同步的信号。

根据本发明概念的示例性实施例，第二相位检测器732可利用第四分频时钟信号wck/2_270的下降沿来获取时钟同步信号isync的逻辑电平。

第一相位检测信号pds_90及第二相位检测信号pds_270可被供应至图9所示多路复用器电路740且可用作用于产生第一内部数据时钟信号iwck/2_0、第二内部数据时钟信号iwck/2_90、第三内部数据时钟信号iwck/2_180及第四内部数据时钟信号iwck/2_270的控制信号。

参照图9，多路复用器电路740可包括第一多路复用器910、第二多路复用器920、第三多路复用器930及第四多路复用器940。第一多路复用器910可经由第一输入端子i1接收第一分频时钟信号wck/2_0，且可经由第二输入端子i2接收第三分频时钟信号wck/2_180，其中第三分频时钟信号wck/2_180处于其相位相对于第一分频时钟信号wck/2_0反相180度的状态。第一多路复用器910可响应于第一相位检测信号pds_90及第二相位检测信号pds_270而从第一输入端子i1处的第一分频时钟信号wck/2_0及第二输入端子i2处的第三分频时钟信号wck/2_180中选择一个信号，以输出所选择信号作为第一内部数据时钟信号iwck/2_0。

举例来说，当第一相位检测信号pds_90处于逻辑高电平且第二相位检测信号pds_270处于逻辑低电平时，第一多路复用器910可选择第一输入端子i1处的第一分频时钟信号wck/2_0来作为第一内部数据时钟信号iwck/2_0进行输出。另一方面，当第一相位检测信号pds_90处于逻辑低电平且第二相位检测信号pds_270处于逻辑高电平时，第一多路复用器910可选择第二输入端子i2处的第三分频时钟信号wck/2_180来作为第一内部数据时钟信号iwck/2_0进行输出。

第二多路复用器920可经由第一输入端子i1接收第二分频时钟信号wck/2_90，且可经由第二输入端子i2接收第四分频时钟信号wck/2_270，其中第四分频时钟信号wck/2_270处于其相位相对于第二分频时钟信号wck/2_90反相180度的状态。第二多路复用器920可响应于第一相位检测信号pds_90及第二相位检测信号pds_270而从第二分频时钟信号wck/2_90及第四分频时钟信号wck/2_270中选择一个信号来作为第二内部数据时钟信号iwck/2_90进行输出。

第二多路复用器920可响应于第一相位检测信号pds_90的逻辑高电平而选择第二分频时钟信号wck/2_90来作为第二内部数据时钟信号iwck/2_90进行输出。第二多路复用器920可响应于第二相位检测信号pds_270的逻辑高电平而选择第四分频时钟信号wck/2_270来作为第二内部数据时钟信号iwck/2_90进行输出。

第三多路复用器930可经由第一输入端子i1接收第三分频时钟信号wck/2_180，且可经由第二输入端子i2接收第一分频时钟信号wck/2_0，其中第一分频时钟信号wck/2_0处于其相位相对于第三分频时钟信号wck/2_180反相180度的状态。第三多路复用器930可响应于第一相位检测信号pds_90及第二相位检测信号pds_270而从第三分频时钟信号wck/2_180及第一分频时钟信号wck/2_0中选择一个信号来作为第三内部数据时钟信号iwck/2_180进行输出。

第三多路复用器930可响应于第一相位检测信号pds_90的逻辑高电平而选择第三分频时钟信号wck/2_180来作为第三内部数据时钟信号iwck/2_180进行输出。第三多路复用器930可响应于第二相位检测信号pds_270的逻辑高电平而选择第一分频时钟信号wck/2_0来作为第三内部数据时钟信号iwck/2_180进行输出。

第四多路复用器940可经由第一输入端子i1接收第四分频时钟信号wck/2_270，且可经由第二输入端子i2接收第二分频时钟信号wck/2_90，其中第二分频时钟信号wck/2_90处于其相位相对于第四分频时钟信号wck/2_270反相180度的状态。第四多路复用器940可响应于第一相位检测信号pds_90及第二相位检测信号pds_270而从第四分频时钟信号wck/2_270及第二分频时钟信号wck/2_90中选择一个信号来作为第四内部数据时钟信号iwck/2_270进行输出。

第四多路复用器940可响应于第一相位检测信号pds_90的逻辑高电平而选择第四分频时钟信号wck/2_270来作为第四内部数据时钟信号iwck/2_270进行输出。第四多路复用器940可响应于第二相位检测信号pds_270的逻辑高电平而选择第二分频时钟信号wck/2_90来作为第四内部数据时钟信号iwck/2_270进行输出。

在本实施例中，响应于第一相位检测信号pds_90的逻辑高电平，多路复用器电路740可接收经由第一多路复用器910至第四多路复用器940的相应的第一输入端子i1输入的第一分频时钟信号wck/2_0、第二分频时钟信号wck/2_90、第三分频时钟信号wck/2_180及第四分频时钟信号wck/2_270，以输出第一内部数据时钟信号iwck/2_0、第二内部数据时钟信号iwck/2_90、第三内部数据时钟信号iwck/2_180及第四内部数据时钟信号iwck/2_270。响应于第二相位检测信号pds_270的逻辑高电平，多路复用器电路740可输出分别对应于各分频时钟信号的第一内部数据时钟信号iwck/2_0、第二内部数据时钟信号iwck/2_90、第三内部数据时钟信号iwck/2_180及第四内部数据时钟信号iwck/2_270，所述各分频时钟信号处于其相位相对于向多路复用器电路740的第一输入端子i1提供的分频时钟信号反相180度的状态。

图10及图11是用于阐述根据本发明概念示例性实施例的图7所示时钟同步电路的操作的时序图。图10用于阐述其中在主时钟信号ck与数据时钟信号wck之间未实现时钟同步的未对齐状态。图11用于阐述其中在主时钟信号ck与数据时钟信号wck之间实现时钟同步的对齐状态。将参照图1、图5、图6、图7、图8、及图9阐述图10及图11。

参照图10，存储装置120(参见图1)可接收主时钟信号ck及数据时钟信号wck。

从时间ta开始可接收到具有为tck的时钟循环周期的主时钟信号ck。在时间ta处可输入主时钟信号ck的下降沿，在时间tb处可输入主时钟信号ck的上升沿，在时间tc处可输入主时钟信号ck的下降沿，在时间td处可输入主时钟信号ck的上升沿，且在时间te处可输入主时钟信号ck的下降沿。

在时间ta处，可与主时钟信号ck一起接收到时钟同步命令cmd_sync。

从时间tb开始可接收到具有前同步码周期的数据时钟信号wck。数据时钟信号wck可具有从时间tb到时间td的前同步码周期且可具有从时间td开始的数据输入/数据输出周期。数据时钟信号wck的前同步码周期可具有与主时钟信号ck的时钟频率相同的时钟频率。数据时钟信号wck的数据输入/数据输出周期可具有为主时钟信号ck的频率的两倍的时钟频率。数据时钟信号wck可被设定成具有可变的频率(例如，动态频率)，以使得前同步码周期的频率与数据输入/数据输出周期的频率不同。

在时间tb处，命令解码器610(参见图6)可从与主时钟信号ck同步的时钟同步命令cmd_sync产生时钟同步信号isync。多相位产生器720(参见图7)可从数据时钟信号wck产生第一分频时钟信号wck/2_0、第二分频时钟信号wck/2_90、第三分频时钟信号wck/2_180、及第四分频时钟信号wck/2_270。

第一分频时钟信号wck/2_0可具有与分频时钟信号wck/2的相位相同的相位，第二分频时钟信号wck/2_90可具有通过从分频时钟信号wck/2发生90度偏移而获得的相位，第三分频时钟信号wck/2_180可具有通过从分频时钟信号wck/2发生180度偏移而获得的相位，且第四分频时钟信号wck/2_270可具有通过从分频时钟信号wck/2发生270度偏移而获得的相位。

在时间tc处，当主时钟信号ck具有下降沿时，时钟同步电路650可响应于第二分频时钟信号wck/2_90的上升沿及/或第四分频时钟信号wck/2_270的下降沿而锁存时钟同步信号isync。举例来说，当基于第四分频时钟信号wck/2_270的下降沿而锁存的时钟同步信号isync的逻辑电平是逻辑高时，时钟同步电路650可输出具有逻辑高电平的第二相位检测信号pds_270。这代表其中在主时钟信号ck与数据时钟信号wck之间未实现时钟同步的未对齐状态。

响应于具有逻辑高电平的第二相位检测信号pds_270，时钟同步电路650可输出对应于各分频时钟信号的第一内部数据时钟信号iwck/2_0、第二内部数据时钟信号iwck/2_90、第三内部数据时钟信号iwck/2_180、及第四内部数据时钟信号iwck/2_270，所述各分频时钟信号处于其中相位分别相对于第一分频时钟信号wck/2_0、第二分频时钟信号wck/2_90、第三分频时钟信号wck/2_180及第四分频时钟信号wck/2_270反相180度的状态。

根据本发明概念的示例性实施例，在时间tc处，时钟同步电路650可响应于第二分频时钟信号wck/2_90的上升沿及/或第四分频时钟信号wck/2_270的下降沿而锁存时钟同步信号isync。

当响应于第四分频时钟信号wck/2_270来确定时钟同步信号isync的逻辑电平时，时钟同步电路650可具有包括为0.5tck的设置时间s及为0.5tck的保持时间h的对齐裕量。即使在更严格地应用对齐裕量时，所述对齐裕量仍可包括为0.25tck的设置时间s及为0.25tck的保持时间h。

因此，即使在严格地应用包括为0.25tck的设置时间s及为0.25tck的保持时间h的对齐裕量时，与为0.125tck的设置时间s及为0.125tck的保持时间h相比，存储装置120仍确保两倍于所述对齐裕量。因此，当利用具有动态频率的数据时钟信号wck执行时钟同步操作时，存储装置120仍会确保具有增大的对齐裕量。

参照图11，与图10相似，从时间ta开始可接收具有为tck的时钟循环周期的主时钟信号ck，且从时间tb开始可接收具有前同步码周期的数据时钟信号wck。在时间tb处，响应于时钟同步命令cmd_sync，时钟同步电路650可从数据时钟信号wck产生第一分频时钟信号wck/2_0、第二分频时钟信号wck/2_90、第三分频时钟信号wck/2_180及第四分频时钟信号wck/2_270。

在时间tc处，当主时钟信号ck具有下降沿时，时钟同步电路650可响应于第二分频时钟信号wck/2_90的下降沿及/或第四分频时钟信号wck/2_270的上升沿而锁存时钟同步信号isync。当基于第二分频时钟信号wck/2_90的下降沿锁存的时钟同步信号isync的逻辑电平是逻辑高时，时钟同步电路650可输出具有逻辑高电平的第一相位检测信号pds_90。这代表其中在主时钟信号ck与数据时钟信号wck之间实现时钟同步的对齐状态。

根据本发明概念的示例性实施例，在时间tc处，时钟同步电路650可响应于第二分频时钟信号wck/2_90的下降沿及/或第四分频时钟信号wck/2_270的上升沿而锁存时钟同步信号isync。

响应于具有逻辑高电平的第一相位检测信号pds_90，时钟同步电路650可利用第一分频时钟信号wck/2_0、第二分频时钟信号wck/2_90、第三分频时钟信号wck/2_180及第四分频时钟信号wck/2_270而输出第一内部数据时钟信号iwck/2_0、第二内部数据时钟信号iwck/2_90、第三内部数据时钟信号iwck/2_180及第四内部数据时钟信号iwck/2_270。

当响应于第二分频时钟信号wck/2_90来确定时钟同步信号isync的逻辑电平时，时钟同步电路650可具有包括为0.5tck的设置时间s及为0.5tck的保持时间h的对齐裕量。即使在更严格地应用对齐裕量时，所述对齐裕量仍可包括为0.25tck的设置时间s及为0.25tck的保持时间h。

图12是用于阐述根据本发明概念示例性实施例的由图6所示存储装置执行的时钟同步操作的流程图。

联系图6参照图12，在操作s1210中，存储装置120可从存储控制器110(参见图1)接收经由第一时钟信号线11(参见图1)传送的主时钟信号ck。

在操作s1220中，存储装置120可从存储控制器110接收经由第二时钟信号线14(参见图1)传送的数据时钟信号wck。数据时钟信号wck在输入/输出数据dq的时间之前可具有前同步码周期，且可被设定成具有动态频率，以使得前同步码周期的频率与数据输入/数据输出周期的频率被设定成不同的。在数据时钟信号wck中，前同步码周期可被设定成具有与主时钟信号ck的时钟频率相同的时钟频率，且数据输入/数据输出周期可被设定成具有为主时钟信号ck的时钟频率的两倍的时钟频率。

在操作s1230中，存储装置120可从存储控制器110(参见图1)接收经由命令总线12(参见图1)传送的时钟同步命令cmd_sync。存储装置120可根据时钟同步命令cmd_sync产生时钟同步信号isync。

在操作s1240中，存储装置120可基于数据时钟信号wck产生第一分频时钟信号wck/2_0、第二分频时钟信号wck/2_90、第三分频时钟信号wck/2_180及第四分频时钟信号wck/2_270。第一分频时钟信号wck/2_0可具有通过将数据时钟信号wck进行二倍分频而获得的相位，第二分频时钟信号wck/2_90可具有通过从第一分频时钟信号wck/2_0发生90度偏移而获得的相位，第三分频时钟信号wck/2_180可具有通过从第一分频时钟信号wck/2_0发生180度偏移而获得的相位，且第四分频时钟信号wck/2_270可具有通过从第一分频时钟信号wck/2_0发生270度偏移而获得的相位。

在操作s1250中，存储装置120可将时钟同步信号isync与第二分频时钟信号wck/2_90及第四分频时钟信号wck/2_270中的每一者进行比较，且可基于比较的结果而产生第一相位检测信号pds_90及第二相位检测信号pds_270。响应于第二分频时钟信号wck/2_90的下降沿，存储装置120可确定时钟同步信号isync的逻辑电平以产生第一相位检测信号pds_90，且响应于第四分频时钟信号wck/2_270的下降沿，存储装置120可确定时钟同步信号isync的逻辑电平以产生第二相位检测信号pds_270。

根据本发明概念的示例性实施例，响应于第二分频时钟信号wck/2_90的上升沿，存储装置120可确定时钟同步信号isync的逻辑电平以产生第一相位检测信号pds_90，且响应于第四分频时钟信号wck/2_270的上升沿，存储装置120可确定时钟同步信号isync的逻辑电平以产生第二相位检测信号pds_270。

在存储装置120中，当基于第二分频时钟信号wck/2_90锁存的时钟同步信号isync的逻辑电平是逻辑高时，时钟同步电路650可输出具有逻辑高电平的第一相位检测信号pds_90。在存储装置120中，当基于第四分频时钟信号wck/2_270锁存的时钟同步信号isync的逻辑电平是逻辑高时，时钟同步电路650可输出具有逻辑高电平的第二相位检测信号pds_270。

在操作s1260中，存储装置120可根据第一相位检测信号pds_90及第二相位检测信号pds_270产生第一内部数据时钟信号iwck/2_0、第二内部数据时钟信号iwck/2_90、第三内部数据时钟信号iwck/2_180及第四内部数据时钟信号iwck/2_270。响应于第一相位检测信号pds_90的逻辑高电平，存储装置120可接收第一分频时钟信号wck/2_0、第二分频时钟信号wck/2_90、第三分频时钟信号wck/2_180及第四分频时钟信号wck/2_270并输出第一分频时钟信号wck/2_0、第二分频时钟信号wck/2_90、第三分频时钟信号wck/2_180及第四分频时钟信号wck/2_270分别作为第一内部数据时钟信号iwck/2_0、第二内部数据时钟信号iwck/2_90、第三内部数据时钟信号iwck/2_180及第四内部数据时钟信号iwck/2_270。响应于第二相位检测信号pds_270的逻辑高电平，存储装置120可输出对应于各分频时钟信号的第一内部数据时钟信号iwck/2_0、第二内部数据时钟信号iwck/2_90、第三内部数据时钟信号iwck/2_180及第四内部数据时钟信号iwck/2_270，所述各分频时钟信号处于其中相位分别相对于第一分频时钟信号wck/2_0、第二分频时钟信号wck/2_90、第三分频时钟信号wck/2_180及第四分频时钟信号wck/2_270反相180度的状态。举例来说，第一内部数据时钟信号iwck/2_0对应于第三分频时钟信号wck/2_180，且第二内部数据时钟信号iwck/2_90对应于第四分频时钟信号wck/2_270。

在操作s1270中，存储装置120可使用在操作s1260中产生的第一内部数据时钟信号iwck/2_0、第二内部数据时钟信号iwck/2_90、第三内部数据时钟信号iwck/2_180及第四内部数据时钟信号iwck/2_270，从而结束主时钟信号ck与数据时钟信号wck之间的时钟同步操作。

随后，存储装置120可利用第一内部数据时钟信号iwck/2_0、第二内部数据时钟信号iwck/2_90、第三内部数据时钟信号iwck/2_180及第四内部数据时钟信号iwck/2_270执行数据写入操作及数据读取操作。在写入操作中，存储装置120可运行以利用第一内部数据时钟信号iwck/2_0、第二内部数据时钟信号iwck/2_90、第三内部数据时钟信号iwck/2_180及第四内部数据时钟信号iwck/2_270对从存储控制器110输入的写入数据dq进行取样，且利用主时钟信号ck将通过取样获得的数据写入于存储胞元阵列632中。另外，在读取操作中，存储装置120可运行以利用主时钟信号ck从存储胞元阵列632读取数据，且利用第一内部数据时钟信号iwck/2_0、第二内部数据时钟信号iwck/2_90、第三内部数据时钟信号iwck/2_180及第四内部数据时钟信号iwck/2_270将读取数据传送至存储控制器110。

图13是说明其中根据本发明概念示例性实施例的用于执行时钟同步操作的存储装置被应用于移动装置1300的实例的方块图。移动装置1300可为手机或智能手机。

参照图13，移动装置1300可包括全球移动通信系统(globalsystemformobilecommunication，gsm)区块1310、近场通信(nearfieldcommunication，nfc)收发器1320、输入/输出(input/output，i/o)区块1330、应用区块1340、存储装置1350、及显示器1360。应理解，图13所说明的移动装置1300可包括或多或少的元件/区块。另外，在本实施例中，说明的是使用全球移动通信系统技术的情况，但移动装置1300还可利用例如码分多址(codedivisionmultipleaccess，cdma)等其他技术来实作。图13所示元件/区块可被实作为集成电路(integratedcircuit，ic)型。另外，所述元件/区块中的某些元件/区块可被实作为集成电路型，但其他元件/区块可单独地实现。

全球移动通信系统区块1310可连接至天线1311且可以习知方法执行无线电话操作。全球移动通信系统区块1310可在内部包括接收器及发送器且可执行与接收器及发送器对应的接收操作及发送操作。

近场通信收发器1320可被配置成通过感应耦合(inductivecoupling)来传送或接收近场通信信号以实现无线通信。近场通信收发器1320可向近场通信天线匹配网络系统1321供应近场通信信号，且近场通信天线匹配网络系统1321可通过感应耦合传送近场通信信号。近场通信天线匹配网络系统1321可接收从另一近场通信装置供应的近场通信信号且可将所接收近场通信信号供应至近场通信收发器1320。

近场通信收发器1320进行的近场通信信号的传送及接收可以分时方式执行。因此，近场通信收发器1320传送近场通信信号的时间周期可被称为“传送周期”，且近场通信收发器1320的对应的操作模式可被视为“传送模式”或“近场通信读取器(reader)传送模式”。同样，近场通信收发器1320接收近场通信信号的时间周期可被称为“接收周期”，且近场通信收发器1320的对应的操作模式可被视为“接收模式”或“近场通信标签(tag)接收模式”。

近场通信收发器1320可根据在近场通信界面及协议-1(nfcinterfaceandprotocol-1，nfcip-1)及近场通信界面及协议-2(nfcinterfaceandprotocol-2，nfcip-2)中阐述的ecma-340、iso/iec18092、etsits102190、iso21481、ecma352、及etsits102312中加以标准化的规则来运行。

应用区块1340可包括硬件电路(例如，一个或多个处理器)且可运行以提供由移动装置1300提供的各种用户应用。用户应用可包括语音呼叫操作、数据传送、数据交换(dataswap)等。应用区块1340可与全球移动通信系统区块1310及/或近场通信收发器1320一起运行以提供全球移动通信系统区块1310及/或近场通信收发器1320的操作特征。另外，应用区块1340可包括用于销售点(pointofsale，pos)的程序。所述程序可使用手机(例如，智能手机)提供信用卡购买及支付功能。

显示器1360可响应于从应用区块1340接收到的显示信号来显示图像。所述图像可由应用区块1340提供或可由内置在移动装置1300中的照相机产生。显示器1360在内部可包括用于暂时地存储像素值的帧缓存器且可由由显示屏与相关控制电路一起构造而成。

输入/输出区块1330可向用户提供输入功能且可提供将通过应用区块1340接收的输出。

存储装置1350可存储将由应用区块1340使用的程序(例如，命令)及/或数据，且可由随机存取存储器(randomaccessmemory，ram)、只读存储器(read-onlymemory，rom)、快闪存储器等实作。因此，存储装置1350可包括非易失性存储装置以及易失性存储装置。举例来说，存储装置1350可对应于图6所说明的存储装置120。

存储装置1350可执行从连接至存储胞元阵列的核心电路供应的第一时钟信号(主时钟信号ck)与从数据电路供应的第二时钟信号(数据时钟信号wck)之间的时钟同步操作。可在每当输入数据或输出数据时供应第二时钟信号，第二时钟信号在输入数据或输出数据的时间之前可具有具有第一时钟频率的前同步码周期，且第二时钟信号在前同步码周期之后可具有与第一时钟频率不同的第二时钟频率。

利用命令解码器，存储装置1350可在第二时钟信号的前同步码周期期间接收时钟同步命令以产生时钟同步信号。利用分频器，存储装置1350可对第二时钟信号进行分频以产生分别具有通过从分频器的输出发生0度、90度、180度及270度相位偏移而获得的相位的第一分频时钟信号至第四分频时钟信号。利用时钟同步电路，存储装置1350可响应于第一分频时钟信号至第四分频时钟信号中的第二分频时钟信号及第四分频时钟信号而锁存时钟同步信号，所述第二分频时钟信号及第四分频时钟信号处于其中它们之间的相位是反相的状态。基于锁存的结果，存储装置1350可输出第一分频时钟信号至第四分频时钟信号作为内部数据时钟信号或可输出分频时钟信号作为内部数据时钟信号，所述分频时钟信号处于其中相位分别相对于第一分频时钟信号至第四分频时钟信号反相180度的状态。

尽管已参照本发明概念的示例性实施例特别示出并阐述了本发明概念，然而应理解，在不背离由以上权利要求界定的本发明概念的精神及范围的条件下，可在本文中作出形式及细节上的各种改变。