电源电路以及半导体存储装置的制作方法

本发明涉及一种电源电路，尤其涉及一种具备进行电源电压的升压的电荷泵(chargepump)的电源电路、以及形成有该电源电路的半导体存储装置。

背景技术：

在快闪存储器(flashmemory)等非易失性半导体存储器中，作为进行数据(data)的读出、写入或擦除时施加至存储胞元(memorycell)的电压，需要比外部供给的电源电压高的电压。因此，在非易失性半导体存储器中，通过电荷泵等升压电路，使外部供给的电源电压升压至数据的读出、写入或擦除所需的电压值。而且，为了使由电荷泵所生成的升压电压维持在目标值，已知有设有分压电路和比较器(comparator)者，所述分压电路检测升压电压的电压值，所述比较器对由该分压电路检测出的电压值与基准电压的大小进行比较判定，并基于该比较判定的结果来控制电荷泵的动作及停止(例如参照专利文献1)。

现有技术文献

专利文献

专利文献1：日本专利特开2005-20971号公报

但是，此种电荷泵电路中，由于设有消耗相对较大电流的分压电路和比较器，因此存在低功耗化困难的问题。

本发明的目的在于提供一种对于包含电荷泵电路的电源电路能够实现低功耗化的电源电路、以及包含该电源电路的半导体存储装置。

技术实现要素：

本发明实施例的电源电路包含电荷泵部，所述电荷泵部对电源电压进行升压以生成升压电压并予以输出，所述电源电路包括：电压监测部，对由所述升压电压进行分压所得的分压电压与规定的参考电压的电压大小进行比较判定；电荷泵控制部，若所述比较判定的结果是所述分压电压为所述参考电压以下，则使所述电荷泵部进行动作，另一方面，若所述比较判定的结果是所述分压电压大于所述参考电压，则使所述电荷泵部的动作停止；以及电压监测控制部，使所述电压监测部间歇地停止。

而且，本发明实施例的半导体存储装置包括：电源电路，包含电荷泵部，所述电荷泵部对电源电压进行升压以生成升压电压；存储胞元阵列，在多条字线(wordline)与多条位线(bitline)的交叉部形成有存储胞元，所述多条位线与所述多条字线分别交叉；以及行解码器(rowdecoder)，基于所述升压电压，对所述字线分别供给选择电压，其中，所述电源电路包括：电压监测部，对由所述升压电压进行分压所得的分压电压与规定的参考电压的电压大小进行比较判定；电荷泵控制部，若所述比较判定的结果是所述分压电压为所述参考电压以下，则使所述电荷泵部进行动作，另一方面，若所述比较判定的结果是所述分压电压大于所述参考电压，则使所述电荷泵部的动作停止；以及电压监测控制部，使所述电压监测部间歇地停止。

本发明实施例中，使电压监测部间歇地停止，该电压监测部是为了使通过电荷泵部而升压的升压电压的电压值收敛为规定的目标电压而设。由此，无须大幅降低升压电压的电压值，而可实现电源电路的低功耗化。

附图说明

图1是表示包含本发明实施例的电源电路的半导体存储装置200的结构的框图。

图2是表示本发明实施例的电源电路300的结构的一例的框图。

图3是表示电源电路300的内部动作的一例的时间图。

图4是表示电源电路300的结构的另一例的框图。

图5是表示采用图4所示的结构时的电源电路300的内部动作的一例的时间图。

图6是表示电源电路300的结构的另一例的框图。

图7是表示行解码器102中所含的驱动电路drv的结构的电路图。

[符号的说明]

11：振荡电路

12：升压时钟信号生成电路

13：电荷泵部

14、33：分压电路

15、301：比较器

16、16a：参考电压生成电路

17：恒电流电路

18、18a：时序控制电路

19：高温传感器

20：或门

30：降压电路

100：电源部

101：存储胞元阵列

102：行解码器

103：存储器控制部

104：列解码器

200：半导体存储装置

300：电源电路

302、n1～n4：n沟道mos型晶体管

ad：地址

bl、bl1～blm：位线

cmd：存储器控制信号

dd：输出部

dpd：深度掉电信号

drv：驱动电路

dt：数据

ens：电压监测激活信号

fmd、fms：读出模式信号

gck：驱动时钟信号

gnd：接地电位

ing：初始升压期间

iv：逆变器

ns1～ns4、q1～q8：晶体管

ll、ll2：电压供给线

osc：基准时钟信号

p1～p4：p沟道mos型晶体管

sao：电压监测信号

sel、sev：选择信号

sft：电平移动电路

stp：电流阻断电路

t1：规定周期

t2：激活期间

th：高温探测信号

vbs：偏压电压

vcc、vl：电源电压

vcp：升压电压

vd2：检测电压

vde：分压电压

vrf、vrf2：参考电压

vrg：(选择电压用的)电压

vwl：目标电压

wl、wl1～wln：字线

具体实施方式

以下，参照附图来详细说明本发明的实施例。

图1是表示包含本发明实施例的电源电路的半导体存储装置200的概略结构的框图。半导体存储装置200例如为nand型快闪存储器，具有电源部100、存储胞元阵列101、行解码器102、存储器控制部103及列解码器(columndecoder)104。

存储胞元阵列101包含：沿列方向排列的多条位线bl1～blm(m为2以上的整数)；及与这些位线bl1～blm交叉地沿行方向排列的多条字线wl1～wln(n为2以上的整数)，在位线bl及字线wl的各交叉部形成有存储胞元(未图示)。存储胞元各自根据经由字线wl而供给的选择电压、及经由一对位线bl而供给的写入电压或读出电压，来进行二值或多值数据的写入及读出。

行解码器102根据从存储器控制部103供给的控制信号，来对存储胞元阵列101的字线wl1～wln施加数据读出用或写入用的选择电压。

列解码器104根据从存储器控制部103供给的控制信号，来对存储胞元阵列101的位线bl1～blm施加接地电位、读出电压或写入电压。

存储器控制部103根据从外部供给的各种存储器控制信号cmd(芯片使能(chipenable)信号、写入使能信号、读出使能信号、地址锁存(addresslatch)使能信号、命令锁存(commandlatch)使能信号等)，将用于指示数据的读出、写入或擦除的各种控制信号供给至行解码器102及列解码器104。此处，例如在数据读出时，存储器控制部103将选择信号供给至行解码器102，所述选择信号表示对与以地址ad所示的地址对应的字线wl施加选择电压。进而，在此期间，存储器控制部103将控制信号供给至列解码器104(读出控制)，所述控制信号表示使接地电位或读出电压施加至位线bl1～blm。通过该读出控制，存储胞元将与自身蓄积的电荷相应的电流送出至位线bl上。此时，列解码器104将表示送出至位线bl上的电流值的读出电流值供给至存储器控制部103。存储器控制部103基于该读出电流值来判定数据的值，并输出表示该值的读出数据以作为数据dt。

电源部100基于从外部电源(未图示)供给的电源电压vcc，生成用于使存储器控制部103进行动作的内部电源电压，并将其供给至存储器控制部103。而且，电源部100基于电源电压vcc，生成具有比该电源电压vcc高的电压值的写入电压、读出电压及擦除电压用的电压，并供给至列解码器104。

进而，电源部100基于电源电压vcc，生成具有比该电源电压vcc高的电压值的选择电压用的电压，并将其供给至行解码器102。

图2是表示包含在电源部100中，生成数据读出用的选择电压来作为升压电压vcp的电源电路300的结构的一例的框图。

图2中，振荡电路11接收表示逻辑电平0或1的二值的电压监测信号sao，若该电压监测信号sao表示例如逻辑电平1，则进行振荡动作，将具有规定振荡频率的基准时钟(clock)信号osc供给至升压时钟信号生成电路12。另一方面，若电压监测信号sao表示例如逻辑电平0，则振荡电路11停止该振荡动作而将固定为逻辑电平0及1中的其中任一种状态的基准时钟信号osc供给至升压时钟信号生成电路12。

升压时钟信号生成电路12仅在基准时钟信号osc处于振荡状态时，将该基准时钟信号osc转换为具有电荷泵驱动用的电平的驱动时钟信号gck，并将其供给至电荷泵部13。

即，包含振荡电路11及升压时钟信号生成电路12的电荷泵控制部根据电压监测信号sao，来进行电荷泵部13的动作及停止控制。

电荷泵部13进行根据驱动时钟信号gck来断续地将电压施加至电压供给线ll的所谓电荷泵动作，由此，使该电压供给线ll的电压逐渐增加。另一方面，在未供给驱动时钟信号gck的期间，即，在电压监测信号sao表示例如逻辑电平0的情况下，电荷泵部13停止如上所述的电荷泵动作。因而，在电荷泵动作的停止后，电压供给线ll的电压逐渐下降。

通过此种电荷泵部13的动作而在电压供给线ll上生成的电压作为升压电压vcp而供给至行解码器102。

分压电路14例如包含各自经二极管连接的p沟道(channel)金属氧化物半导体(metaloxidesemiconductor，mos)型晶体管p1～p4。晶体管p1～p4彼此级联连接，晶体管p1～p4中的一端的晶体管p1的源极(source)端连接于电压供给线ll。而且，在晶体管p1～p4中的另一端的晶体管p4的漏极(drain)端，连接有n沟道mos型晶体管n1的漏极端。另外，作为分压电路14，也可采用将多个电阻元件串联连接而成的梯形(ladder)电阻。

对于晶体管n1的栅极(gate)端，供给有对流至分压电路14的电流的电流值进行决定的偏压(bias)电压vbs，在源极端，连接有n沟道mos型晶体管ns1的漏极端。

对于晶体管ns1的栅极端，供给有具有逻辑电平0或1的电压监测激活信号ens，对于源极端，施加有接地电位gnd。晶体管ns1根据逻辑电平1的电压监测激活信号ens而成为导通(on)状态，将与接地电位gnd对应的电压供给至晶体管n1的源极端。另一方面，在供给有逻辑电平0的电压监测激活信号ens的情况下，晶体管ns1成为断开(off)状态，停止对晶体管n1的源极端的电压供给。

通过所述结构，在分压电路14中，仅在根据逻辑电平1的电压监测激活信号ens而晶体管ns1成为导通状态的期间，有与偏压电压vbs对应的大小的电流流经。因而，在此期间，分压电路14将晶体管p4的源极端的电压，即，将对电压供给线ll的升压电压vcp进行分压所得的电压，作为分压电压vde而供给至比较器15。另一方面，在供给有逻辑电平0的电压监测激活信号ens的情况下，晶体管ns1成为断开状态，因此无电流流经分压电路14，分压电路14成为动作停止状态。

参考电压生成电路16接收从半导体存储装置200的外部供给的、表示待机(standby)模式或掉电(powerdown)模式的深度(deep)掉电信号dpd。另外，深度掉电信号dpd在对存储胞元阵列101进行低功率读出的情况下表示掉电模式，在未进行低功率读出的情况下表示待机模式。

参考电压生成电路16在深度掉电信号dpd由表示待机模式的状态转变为表示掉电模式的状态时，将参考电压vrf供给至比较器，该参考电压vrf具有与成为升压电压vcp的电压值的目标的目标电压对应的电压值。

比较器15例如包含算子比较器(operatorcomparator)等，对参考电压vrf与分压电压vde的电压值大小进行比较判定，若分压电压vde为参考电压vrf以下，则生成例如逻辑电平1的电压监测信号sao。另一方面，若分压电压vde大于参考电压vrf，则比较器15生成例如逻辑电平0的电压监测信号sao。比较器15将电压监测信号sao供给至振荡电路11及时序(timing)控制电路18。

总之，包含所述分压电路14、比较器15及参考电压生成电路16的电压监测部，对由升压电压vcp进行分压所得的分压电压vde与规定的参考电压vrf的电压值大小进行比较判定，并生成表示该比较判定结果的电压监测信号sao。

另外，在比较器15中，设有：差动对(未图示)，使与参考电压vrf对应的大小的电流流至第1线，并且使与分压电压vde对应的大小的电流流至第2线，由此生成与参考电压vrf及分压电压vde的电压值的差分对应的电压；以及偏压晶体管，对流至差动对的动作电流进行设定。图2中，为了明确地表示结构，将该偏压晶体管作为n沟道mos型晶体管n2而记载于比较器15的外部。

对于晶体管n2的栅极端，供给有对流至比较器15的动作电流的电流值进行决定的偏压电压vbs，在源极端连接有晶体管ns2的漏极端。

对于晶体管ns2的栅极端，供给有所述电压监测激活信号ens，对于源极端施加有接地电位gnd。晶体管ns2根据逻辑电平1的电压监测激活信号ens而成为导通状态，将与接地电位gnd对应的电压供给至晶体管n2的源极端。另一方面，在供给有逻辑电平0的电压监测激活信号ens的情况下，晶体管ns2成为断开状态，停止对晶体管n2的源极端的电压供给，从而使动作电流向比较器15的流入停止。由此，比较器15成为动作停止状态。

恒电流电路17在深度掉电信号dpd表示掉电模式的情况下，对连接于所述晶体管n1及晶体管n2各自的栅极端的线供给固定电流，由此生成具有规定的固定电压值的偏压电压vbs，并将其供给至晶体管n1及晶体管n2各自的栅极端。而且，恒电流电路17在深度掉电信号dpd表示待机模式的情况下，停止所述固定电流的供给。

时序控制电路18在深度掉电信号dpd表示待机模式的情况下，生成使针对升压电压vcp的电压监测动作停用的、逻辑电平0的电压监测激活信号ens。随后，深度掉电信号dpd转变为表示掉电模式的状态后，时序控制电路18将电压监测激活信号ens切换为使电压监测动作激活的逻辑电平1的状态。此处，时序控制电路18维持电压监测激活信号ens中的逻辑电平1的状态，直至电压监测信号sao由逻辑电平1转变为逻辑电平0的状态为止，即，直至分压电压vde变得高于参考电压vrf为止。即，时序控制电路18生成逻辑电平1的电压监测激活信号ens，直至升压电压vcp的电压值变得高于作为目标的目标电压vwl为止。并且，时序控制电路18在深度掉电信号dpd由待机模式转变为表示掉电模式的状态后，在电压监测信号sao由逻辑电平1的状态刚一转变为逻辑电平0的状态以后，生成如下所述的电压监测激活信号ens。

即，时序控制电路18在每个规定周期t1生成如下所述的电压监测激活信号ens，该电压监测激活信号ens仅在激活期间t2(t1＞t2)成为使电压监测动作激活的逻辑电平1的状态，而其他期间成为使电压监测动作停用的逻辑电平0的状态。另外，时序控制电路18具备定时器(timer)，该定时器对规定周期t1及激活期间t2进行计测。

时序控制电路18将电压监测激活信号ens供给至作为电流阻断电路stp的晶体管ns1及晶体管ns2。因而，在电压监测激活信号ens成为使电压监测动作停用的状态(例如逻辑电平0)的期间，晶体管ns1及晶体管ns2均为断开状态，流向分压电路14的电流及使比较器15进行动作的动作电流的供给被阻断。

以下，对于具有图2所示的结构的电源电路300的动作，参照图3所示的时间图来进行说明。

当深度掉电信号dpd由待机模式转变为表示掉电模式的状态时，偏压电压vbs被供给至晶体管n1及晶体管n2各自的栅极端，并且使电压监测动作激活的逻辑电平1的电压监测激活信号ens被供给至晶体管ns1及晶体管ns2各自的栅极端。

由此，分压电路14及比较器15开始动作。另外，在分压电路14及比较器15的动作开始时刻，分压电压vde低于参考电压vrf，即，如图3所示，升压电压vcp低于目标电压vwl，因此比较器15将逻辑电平1的电压监测信号sao供给至振荡电路11及时序控制电路18。于是，振荡电路11及升压时钟信号生成电路12将使电荷泵动作执行的驱动时钟信号gck供给至电荷泵部13。由此，电荷泵部13开始电荷泵动作，使升压电压vcp的电压值如图3所示般逐渐增加。

随后，当升压电压vcp的电压值达到目标电压vwl时，比较器15如图3所示，将电压监测信号sao由逻辑电平1切换为逻辑电平0。即，如图3所示，从深度掉电信号dpd由待机模式转变为表示掉电模式的状态的时刻，直至分压电压vde的电压值刚达到比参考电压vrf大的电压值为止的初始升压期间ing，比较器15生成催促电荷泵动作的执行的、逻辑电平1的电压监测信号sao。

此处，深度掉电信号dpd由待机模式转变为表示掉电模式的状态后，在经过了所述初始升压期间ing以后，时序控制电路18如图3所示，在每个规定周期t1，生成仅在规定的激活期间t2成为逻辑电平1的状态的电压监测激活信号ens。

即，包含时序控制电路18及电流阻断电路stp的电压监测控制部在经过了初始升压期间ing以后，将包含分压电路14、比较器15及参考电压生成电路16的电压监测部间歇地设定为停止状态。

另外，规定周期t1被设定为比下述时间长的时间，即，在分压电压vde的电压值大于参考电压vrf的状态下，电荷泵部13由动作状态转变为停止状态后，分压电压vde的电压值因升压电压vcp的供给目标的负载(行解码器102)的电流消耗而下降，直至达到该负载的容许最小电压为止所耗费的时间。

而且，激活期间t2被设定为下述时间以上的期间，即，将直至分压电路14生成与电压供给线ll的升压电压vcp对应的大小的分压电压vde为止所耗费的电路延迟时间、与电荷泵部13的升压动作期间相加所得的时间。另外，所谓升压动作期间，是指：在处于比参考电压vrf高的电压状态的分压电压vde转变为比参考电压vrf低的状态的情况下，从该转变时刻，直至通过电荷泵部13的升压动作而使分压电压vde的电压值达到参考电压vrf为止所耗费的时间。

如此，电源电路300中，如图3所示，在初始升压期间ing以后，在每个规定周期t1，仅以激活期间t2(t1＞t2)来进行分压电路14及比较器15的电压监测动作。即，在初始升压期间ing以后，间歇地停止分压电路14及比较器15的电压监测动作。

总之，在包含对电源电压vcc进行升压以生成升压电压vcp并予以输出的电荷泵部13的电源电路300中，通过包含分压电路14、比较器15及参考电压生成部16的电压监测部，来对由升压电压vcp进行分压所得的分压电压vde与规定的参考电压vrf的电压值大小进行比较判定。此处，包含振荡电路11及升压时钟信号生成电路12的电荷泵控制部在分压电压vde为参考电压vrf以下的情况下，使电荷泵部13进行动作。另一方面，在分压电压vde大于参考电压vrf的情况下，电荷泵控制部使电荷泵部13的动作停止。此时，包含时序控制电路18及电流阻断电路stp的电压监测控制部将电压监测部间歇地设定为停止状态。

因而，如图3所示，初始升压期间ing以后，在激活期间t2以外的期间，分压电路14及比较器15成为动作停止状态，因此，伴随在分压电路14及比较器15各自内流经的电流的电力消耗大幅减少，因此可使电力消耗量下降。

此外，图2所示的电源电路300中，为了控制分压电路14及比较器15的动作状态及停止状态，设有具有定时器功能的时序控制电路18，因该定时器的动作造成电力消耗量增加。但是，较之因该定时器的动作造成的电力消耗量的增加量，因图3所示的控制造成的、伴随流经分压电路14的电流的电力消耗量的削减量更大，因此作为电源电路整体而言，能够实现电力消耗量的降低。

而且，如图3所示，在初始升压期间ing以后，也间歇地激活分压电路14及比较器15，进行电荷泵部13的电荷泵动作。因而，根据图2所示的电源电路300，即使处于掉电模式的状态下，也能够使升压电压vcp的电压值维持在目标电压vwl附近。因而，作为生成快闪存储器的数据读出用的选择电压的电源电路，若采用图2所示的电源电路300，则即使在掉电模式时，也能够持续迅速地进行数据读出。

另外，所述实施例中，时序控制电路18在初始升压期间ing以后，在每个规定周期t1，遍及激活期间t2而使电压监测激活信号ens维持为逻辑电平1的状态。但是，在此期间，当通过电荷泵动作而升压电压vcp的电压值达到目标电压vwl时，时序控制电路18也可不等待激活期间t2，而将电压监测激活信号ens切换为逻辑电平0的状态。

图4是表示电源电路300的结构的另一例的框图，图5是表示在具有图4所示的结构的电源电路300中所实施的动作的一例的时间图。另外，图4所示的结构中，取代所述时序控制电路18而采用时序控制电路18a，且新追加了高温传感器19及或门(orgate)20，除此以外的其他结构与图2所示的相同。

高温传感器19检测自身周围的温度，若该温度高于规定温度，则将表示高温状态的逻辑电平1的高温探测信号th供给至或门20，若为规定温度以下，则将表示适温状态的逻辑电平0的高温探测信号th供给至或门20。

对于或门20，由半导体存储装置200的外部供给的读出模式信号fms与该高温探测信号th一同供给。读出模式信号fms在高速读出存储胞元阵列101中存储的数据的情况下，例如具有表示高速读出模式的逻辑电平1，在以低速进行读出的情况下，具有表示低速读出模式的逻辑电平0。

或门20在高温探测信号th为逻辑电平1、或者读出模式信号fmd为表示高速读出模式的逻辑电平1的情况下，将表示高速读出模式的逻辑电平1的读出模式信号fms供给至时序控制电路18a。另一方面，在高温探测信号th表示逻辑电平0，且读出模式信号fmd为表示低速读出模式的逻辑电平0的情况下，或门20将表示低速读出模式的逻辑电平0的读出模式信号fms供给至时序控制电路18a。

时序控制电路18a在读出模式信号fms具有表示低速读出模式的逻辑电平0的情况下，生成电压监测激活信号ens，该电压监测激活信号ens如图5所示，在初始升压期间ing以后，在每个规定周期t1，仅在激活期间t2成为逻辑电平1，而其他期间成为逻辑电平0。即，在电源电路内的温度处于规定温度以下的适温状态，且从外部供给有表示低速读出模式的读出模式信号fmd的期间，如图4所示，时序控制电路18a进行掉电处理，即，与图3所示的动作同样地，将分压电路14及比较器15间歇地设为停止状态。另外，通过该掉电处理而获得的效果，与实施图3所示的动作时同样。

另一方面，在读出模式信号fms具有表示高速读出模式的逻辑电平0的情况下，时序控制电路18a如图5所示，生成被固定为逻辑电平1的状态的电压监测激活信号ens。即，在电源电路内的温度处于比规定温度高的高温状态的情况下、或者从外部供给有表示高速读出模式的读出模式信号fmd的期间，时序控制电路18a将分压电路14及比较器15持续设定为动作状态。

由此，尽管掉电模式被解除，但一旦升压电压vcp低于目标电压vwl，则如图5所示，立即开始电荷泵动作。因而，与实施掉电处理的情况相比，能够抑制升压电压vcp的电压值的下降量，因此能够增大对存储胞元阵列101的读出动作余裕(margin)。

而且，若预先将分压电路14及比较器15持续设定为动作状态，则不再需要考虑直至分压电压vde稳定化为止的延迟时间，因此比较器15的响应性变高，且使升压电压vcp收敛至目标电压vwl的精度提高，能够增大读出余裕。

此处，在搭载有电荷泵的电源电路中，在存储器的低速读出模式时，相对于电源电路整体的电力消耗量，对升压电压的电压值进行监测的电压监测电路(比较器、分压电路)中的电力消耗量的比例变高。因而，在低速读出模式时，难以实现进一步的功耗降低。另一方面，在存储器的高速读出模式时，必须减小对字线施加的选择电压的电压变动幅度、即升压电压的电压变动幅度。

因此，图4所示的结构中，如图5所示，在低速读出模式时，通过使分压电路14及比较器15间歇地停止来抑制电力消耗量，另一方面，在高速读出模式时，使分压电路14及比较器15持续进行动作，以抑制升压电压的电压变动幅度。由此，低速读出模式及高速读出模式这两者所要求的条件得以满足。

而且，图4所示的结构中，为了抑制伴随半导体存储装置内的高温时增大的断开漏(off-leak)电流的、升压电压的下降，在装置内部的温度变得高于规定温度时，强制性地设定为高速读出模式，由此来使分压电路14及比较器15持续进行动作。由此，即使在高温时断开漏电流增大，也能够抑制升压电压的下降。

另外，所述实施例中，时序控制电路18a在高速读出模式时，如图5所示，将电压监测激活信号ens固定为逻辑电平1的状态，由此，将分压电路14及比较器15持续设定为动作状态。但是，即使在高速读出模式时，也可与低速读出模式时同样地，使分压电路14及比较器15间歇地激活。但是，此时，使规定周期t1的期间长度短于低速读出模式时，或者使激活期间t2长于低速读出模式时。

而且，所述实施例中，使用由电源电路300的电荷泵部13所生成的升压电压vcp，来作为对存储胞元阵列101的字线wl施加的选择电压的电压值。但是，也可通过电荷泵部13，首先生成比选择电压的电压值高的电压来作为升压电压vcp，随后生成将该升压电压vcp降压至选择电压的电压值为止的降压电压，并将该降压电压作为选择电压用的电压值而供给至行解码器102。

图6是表示有鉴于此点而完成的电源电路300的结构的框图。另外，图6所示的结构中，取代参考电压生成电路16而采用参考电压生成电路16a，且新设了降压电路30、分压电路33、n沟道mos型晶体管n3、n4、ns3及ns34，除此以外的结构与图2所示的相同。

图6中，参考电压生成电路16a与所述参考电压vrf一同生成参考电压vrf2，并将其供给至降压电路30，该参考电压vrf2具有与对升压电压vcp的电压值进行降压时的目标电压vwl对应的电压值。另外，参考电压生成电路16a生成比该参考电压vrf2高的电压来作为所述参考电压vrf，并将其供给至比较器15。因而，在采用图6所示的结构来作为电源电路300的情况下，升压电压vcp成为如下所述的电压，即，其电压值以比成为选择电压的电压值的目标的目标电压vwl高的电压值为中心而高低变动。

降压电路30包含比较器301及n沟道mos型晶体管302。比较器301例如包含运算放大器比较器(operationalamplifiercomparator)，生成误差电压，并将其供给至晶体管302的栅极端，该误差电压是与参考电压vrf2、和从分压电路33供给的检测电压vd2的电压值的差分对应。晶体管302的源极端连接于电压供给线ll，漏极端连接于电压供给线ll2及分压电路33。分压电路33是与图2所示的分压电路14同样地，包含由各自经二极管连接的多个晶体管级联连接而成的结构、或者由多个电阻元件串联连接而成的梯形电阻。分压电路33将对电压供给线ll2的电压进行分压所得的分压电压，作为所述检测电压vd2而供给至比较器301。

通过该结构，降压电路30及分压电路33将使升压电压vcp降压至以选择电压的电压值为目标的目标电压vwl为止的电压，作为选择电压用的电压vrg而经由电压供给线ll2供给至行解码器102。

另外，比较器301也与比较器15同样地，设有差动对(未图示)以及对流至差动对的动作电流进行设定的偏压晶体管，图6中，将该偏压晶体管作为晶体管n3而记载于比较器301的外部。对于晶体管n3的栅极端，供给有所述偏压电压vbs，在源极端连接有晶体管ns3的漏极端。对于晶体管ns3的栅极端，供给有所述电压监测激活信号ens，对源极端施加有接地电位gnd。此时，晶体管ns3亦与晶体管ns2同样地，根据逻辑电平1的电压监测激活信号ens而成为导通状态，将与接地电位gnd对应的电压供给至晶体管n3的源极端。另一方面，在供给有逻辑电平0的电压监测激活信号ens的情况下，晶体管ns3成为断开状态，停止对晶体管n3的源极端的电压供给，而使动作电流向比较器301的流入停止。由此，比较器301成为动作停止状态。

而且，在分压电路33上，亦与分压电路14同样地，连接有对流至分压电路33的电流量进行设定的晶体管n4。对于晶体管n4的栅极端，供给有对流至分压电路33的电流的电流值进行决定的偏压电压vbs，在源极端连接有晶体管ns4的漏极端。对于晶体管ns4的栅极端，供给有具有逻辑电平0或1的电压监测激活信号ens，对源极端施加有接地电位gnd。晶体管ns4根据逻辑电平1的电压监测激活信号ens而成为导通状态，将与接地电位gnd对应的电压供给至晶体管n4的源极端。另一方面，在供给有逻辑电平0的电压监测激活信号ens的情况下，晶体管ns4成为断开状态，停止对晶体管n4的源极端的电压供给。因而，通过该结构，在分压电路14中，仅在根据逻辑电平1的电压监测激活信号ens而晶体管ns4成为导通状态的期间，流动有与偏压电压vbs对应的大小的电流。在此期间，分压电路33将对电压供给线ll2的电压进行分压所得的分压电压，作为所述检测电压vd2而供给至比较器301。另一方面，在供给有逻辑电平0的电压监测激活信号ens的情况下，晶体管ns4成为断开状态，因此无电流流至分压电路33，分压电路33成为动作停止状态。

如此，图6所示的结构中，与晶体管ns1及晶体管ns2一同，晶体管ns3及晶体管ns4包含于电流阻断电路stp中。

此处，在采用图6所示的结构的情况下，从电源电路300输出的升压电压vcp及选择电压用的电压vrg被供给至行解码器102。

图7是在行解码器102内，摘选与字线wl1～wln各自对应地形成的n系统的驱动电路drv中的一个而表示的电路图。如图7所示，驱动电路drv包含逆变器iv、电平移动(levelshift)电路sft及输出部dd。

电平移动电路sft包含p沟道mos型晶体管q1～q4、以及n沟道mos型晶体管q5及n沟道mos型晶体管q6。

对于晶体管q1及晶体管q2各自的源极端，供给有从电源电路300输出的选择电压用的电压vrg。而且，晶体管q1的栅极端连接于晶体管q2的漏极端，晶体管q2的栅极端连接于晶体管q1的漏极端。

在晶体管q1的漏极端，连接有晶体管q3的源极端，在该晶体管q3的漏极端，连接有晶体管q5的漏极端。对晶体管q5的源极端施加有接地电位gnd。

而且，在晶体管q2的漏极端，连接有晶体管q4的源极端，在该晶体管q4的漏极端连接有晶体管q6的漏极端。对晶体管q6的源极端施加有接地电位gnd。

逆变器iv接受逻辑(logic)电路用的电源电压vl来进行动作，将从存储器控制部103供给的选择信号，即，将使指定是否选择字线wl的二值(逻辑电平0或1)的选择信号sel的逻辑电平反转的信号，供给至晶体管q4及晶体管q6各自的栅极端。对于晶体管q3及晶体管q5各自的栅极端，供给有该选择信号sel自身。

进而，对于晶体管q1～q4各自的背栅极，即，对于p沟道mos的n阱区域，施加有从电源电路300输出的升压电压vcp。

通过该结构，电平移动电路sft生成二值的选择信号sev，并将其供给至输出部dd，所述选择信号sev使与电源电压vl对应的选择信号sel的电平移动至选择电压的电压值的电平即电压vrg。

输出部包含p沟道mos型晶体管q7及n沟道mos型晶体管q8。对于晶体管q7的源极端，施加有从电源电路300输出的选择电压用的电压vrg，其栅极端与晶体管q8的栅极端连接。晶体管q7的漏极端连接于晶体管q8的漏极端及存储胞元阵列101的字线wl。对晶体管q8的源极端施加有接地电位gnd。进而，对晶体管q7的背栅极即p沟道mos的n阱区域，施加有从电源电路300输出的升压电压vcp。

输出部dd在晶体管q7及晶体管q8的栅极端接收二值的选择信号sev，并将使该选择信号sev的逻辑电平反转的二值的选择电压供给至字线wl。

根据该结构，与采用图2所示的结构的情况同样，在图3所示的初始升压期间ing以后，分压电路14及比较器15间歇地停止，因此可实现电力消耗量的降低。另外，因追加了降压电路30及分压电路33，功耗与图2所示的结构相比而变高。但是，通过图6所示的晶体管ns3及晶体管ns4，对于这些降压电路30及分压电路33，也与分压电路14及比较器15同样地将它们间歇地设为停止状态，由此，抑制了电力消耗的增加量。

进而，在图6及图7所示的结构中，使用通过降压电路30来对由电荷泵部13所生成的升压电压vcp进行降压所得的电压vrg，来作为选择电压用的电压。因而，与由电荷泵部13所生成的升压电压vcp相比，对该升压电压vcp进行降压所得的电压vrg中产生的电压变动量小。因而，与直接使用由电荷泵部13所生成的升压电压vcp来作为选择电压的电压的情况相比，选择电压的电压变动变少，能够进行切实的数据读出。

而且，在图6及图7所示的结构中，将比电压vrg高的升压电压vcp，施加至形成于驱动电路drv中的p沟道mos型晶体管各自的背栅极，即p沟道mos的n阱区域。因而，通过半导体基板的基板效果，能够抑制流至驱动器电路drv的p沟道mos晶体管的断开漏电流，因此能够实现功耗的进一步降低。

另外，也可取代图6所示的时序控制电路18，而采用图4所示的高温传感器19、或门20及时序控制电路18a，由此来引入基于读出模式信号fms及高温探测信号th的控制。此时，在图6及图7所示的结构中，也与图4所示的结构同样地，在低速读出模式时或适温状态时，使分压电路(14、33)及比较器(15、301)间歇地停止，由此来抑制电力消耗量。另一方面，在高速读出模式时或高温状态时，使这些分压电路及比较器持续进行动作，由此来抑制升压电压的电压变动幅度。由此，低速读出模式(适温状态)及高速读出模式(高温状态)这两者所要求的条件得以满足。