本申请要求2017年3月20日提交的申请号为10-2017-0034872的韩国申请的优先权，其全部内容通过引用合并于此。
本公开的实施例总体而言可以涉及一种包括输入缓冲器电路的半导体器件，所述输入缓冲器电路被配置用于接收数据选通信号。
背景技术：
近来，从数据选通信号生成的多个输入/输出(i/o)控制信号已被用于包括半导体器件的半导体系统的快速操作。i/o控制信号可以设定为彼此具有不同的相位，并且可以用于数据的输入和输出。例如，半导体器件可以生成具有90度的相位差的四个i/o控制信号，并且可以利用四个i/o控制信号来接收或输出数据。在这种情况下，半导体器件可以以比利用数据选通信号输入或输出数据的其它半导体器件更高的速度操作。
技术实现要素：
根据一个实施例，可以提供一种半导体器件。所述半导体器件可以包括时段码生成电路、码合成电路和缓冲器控制电路。时段码生成电路可以被配置为生成具有与第一命令或第二命令相对应的逻辑电平组合的时段码。码合成电路可以被配置为将时段码与前一合成码相加，来生成合成码。缓冲器控制电路可以被配置为将合成码与选择控制码进行比较，来生成用于控制数据选通信号的输入的缓冲器去激活信号。
根据一个实施例，可以提供一种半导体器件。所述半导体器件可以包括：码选择电路、码合成电路和缓冲器控制电路。码选择电路可以被配置为基于合成码来输出第一控制码或第二控制码作为选择控制码。码合成电路可以被配置为将具有与第一命令或第二命令相对应的逻辑电平组合的时段码与前一合成码相加，来生成合成码。缓冲器控制电路可以被配置为将合成码与选择控制码进行比较，来生成用于控制数据选通信号的输入的缓冲器去激活信号。
附图说明
图1是示出了根据本公开的实施例的半导体器件的配置的框图。
图2是示出了根据由命令执行的操作所生成的时段码的逻辑电平组合的表。
图3是示出了图1的半导体器件所包括的码合成电路的示例的配置的框图。
图4是示出了图1的半导体器件所包括的输入缓冲器电路的示例的电路图。
图5是示出了图1的半导体器件所包括的码选择电路的示例的电路图。
图6是示出了图1的半导体器件所包括的比较/控制信号生成电路的示例配置的框图。
图7是示出了图6所示的比较/控制信号生成电路的操作的时序图。
图8是示出了图1的半导体器件所包括的码比较电路的示例的电路图。
图9是示出了在图1的半导体器件所包括的缓冲器去激活信号生成电路的示例的电路图。
图10和图11是示出了图1至图9所示的半导体器件的操作的时序图。
图12是示出了采用参照图1至图11所描述的半导体器件的电子系统的配置的框图。
具体实施方式
下面将参照附图来描述本公开的各种实施例。然而，这里描述的实施例仅用于示例的目的，并非旨在限制本公开的范围。
各种实施例可以针对控制数据选通信号的输入的半导体器件。
供作参考，可以提供一个包括附加组件的实施例。此外，根据实施例，可以改变指示信号或电路的激活状态的高电平有效或低电平有效配置。此外，信号的逻辑电平可以与所描述的不同或相反。例如，描述为具有逻辑“高”电平的信号也可以具有逻辑“低”电平，并且被描述为具有逻辑“低”电平的信号也可以具有逻辑“高”电平。此外，可以修改用于实现相同功能或操作所需的一个逻辑门或多个逻辑门的配置。也就是说，根据具体情况，一种类型的操作的逻辑门配置和用于相同类型的操作的另一个逻辑门配置可以互相替换。如果需要，可以应用各种逻辑门来实现这些配置。
参见图1，根据一个实施例的半导体器件可以包括：命令解码器1、时段码生成电路2、码合成电路3、输入缓冲器电路4、分频电路(divisioncircuit)5、控制码生成电路6、码选择电路7和缓冲器控制电路8。
命令解码器1可以响应于外部控制信号ca<l:1>，来生成第一命令cmd1和第二命令cmd2。命令解码器1可以解码外部控制信号ca<l:1>，来生成第一命令cmd1和第二命令cmd2。外部控制信号ca<l:1>>可以包括命令和地址中的至少一个。外部控制信号ca<l:1>所包括的命令和地址可以经由相同的信号线传送，或者可以经由两个分开的信号线传送。外部控制信号ca<l:1>所包括的比特位数“l”可以根据实施例被设定为不同。第一命令cmd1可以被使能以执行第一写入操作。第一写入操作可以被定义为无前导码时段而执行的写入操作。第二命令cmd2可以被使能以执行第二写入操作。第二写入操作可以被定义为利用前导码时段执行的写入操作。
时段码生成电路2可以响应于第一命令cmd1和第二命令cmd2而生成包括三比特位的时段码pc<3:1>。时段码生成电路2可以响应于被使能以执行第一写入操作的第一命令cmd1，而生成具有第一逻辑电平组合的时段码pc<3:1>。时段码生成电路2可以响应于被使能以执行第二写入操作的第二命令cmd2，而生成具有第二逻辑电平组合的时段码pc<3:1>。根据实施例，时段码pc<3:1>的第一逻辑电平组合和第二逻辑电平组合可以被设定为不同。随后将参照图2来描述在第一写入操作和第二写入操作期间，由时段码生成电路2生成的时段码pc<3:1>的逻辑电平组合。
码合成电路3可以响应于时段码pc<3:1>和合成码sc<3:1>而生成包括三比特位的合成码sc<3:1>。码合成电路3可以将时段码pc<3:1>与合成码sc<3:1>相加，来生成合成码sc<3:1>。在一个实施例中，例如，码合成电路3可以被配置为将时段码pc<3:1>与前一合成码sc<3:1>相加，来生成合成码<3:1>。例如，如果合成码sc<3:1>具有‘101’的逻辑电平组合，并且时段码pc<3:1>具有‘100’的逻辑电平组合，则可以将‘101’的逻辑电平组合与‘100’的逻辑电平组合彼此相加，来生成具有‘001’的逻辑电平组合的合成码sc<3:1>。在合成码sc<3:1>中，‘101’的逻辑电平组合意味着第三合成码sc<3>具有逻辑“高”电平，第二合成码sc<2>具有逻辑“低”电平，以及第一合成码sc<1>具有逻辑“高”电平。在时段码pc<3:1>中，‘100’的逻辑电平组合意味着第三时段码pc<3>具有逻辑“高”电平，第二时段码pc<2>具有逻辑“低”电平，以及第一时段码pc<1>具有逻辑“低”电平。随后将参考图3来描述码合成电路3的配置和操作。
输入缓冲器电路4可以响应于缓冲器去激活信号bf_dis，由数据选通信号dqs和反相数据选通信号dqsb生成内部数据选通信号idqs。输入缓冲器电路4可以放大数据选通信号dqs与反相数据选通信号dqsb之间的电平差，来生成内部数据选通信号idqs。如果缓冲器去激活信号bf_dis被使能，则输入缓冲器电路4可以终止内部数据选通信号idqs的生成。随后将参照图4来描述输入缓冲器电路4的配置和操作。
分频电路5可以响应于内部数据选通信号idqs而生成第一输入/输出至第四输入/输出(i/o)控制信号dqs1、dqs2、dqs3和dqs4。分频电路5可以对内部数据选通信号idqs进行分频，以生成第一i/o控制信号至第四i/o控制信号dqs1、dqs2、dqs3和dqs4。第一i/o控制信号至第四i/o控制信号dqs1、dqs2、dqs3和dqs4的周期时间可以被设定为内部数据选通信号idqs的周期时间的两倍。第一i/o控制信号dqs1的相位可以被设定为超前第二i/o控制信号dqs2的相位90度，第二i/o控制信号dqs2的相位可以被设定为超前第三个i/o控制信号dqs3的相位90度，并且第三i/o控制信号dqs3的相位可以被设定为超前第四i/o控制信号dqs4的相位90度。根据各实施例，第一i/o控制信号至第四i/o控制信号dqs1、dqs2、dqs3和dqs4的相位可以被设定为不同。
控制码生成电路6可以包括第一计数器61和第二计数器62。第一计数器61可以响应于第一i/o控制信号dqs1而生成第一控制码cntc1<3:1>。如果第一i/o控制信号dqs1被触发，则第一计数器61可以输出被计数的第一控制码cntc1<3:1>。每当对第一控制码cntc1<3:1>进行计数时，第一控制码cntc1<3:1>的逻辑电平组合可以逐位增加。例如，如果对具有‘101’的逻辑电平组合的第一控制码cntc1<3:1>计数一次，则第一控制码cntc1<3:1>可以被设定为具有‘110’的逻辑电平组合。第二计数器62可以响应于第三i/o控制信号dqs3而生成第二控制码cntc2<3:1>。如果第三i/o控制信号dqs3被触发，则第二计数器62可以输出被计数的第二控制码cntc2<3:1>。每当对第二控制码cntc2<3:1>进行计数时，第二控制码cntc2<3:1>的逻辑电平组合可以逐位增加。
码选择电路7可以响应于第一合成码sc<1>，而由第一控制码cntc1<3:1>和第二控制码cntc2<3:1>生成选择控制码scntc<3:1>。如果第一合成码sc<1>具有第一逻辑电平，则码选择电路7可以选择并输出第一控制码cntc1<3:1>作为选择控制码scntc<3:1>。如果第一合成码sc<1>具有第二逻辑电平，则码选择电路7可以选择并输出第二控制码cntc2<3:1>作为选择控制码scntc<3:1>。根据各实施例，第一合成码sc<1>的第一逻辑电平和第二逻辑电平可以被设定为不同。随后将参照图5来描述码选择电路7的配置和操作。
缓冲器控制电路8可以包括：比较/控制信号生成电路81、码比较电路82和缓冲器去激活信号生成电路83。
比较/控制信号生成电路81可以响应于前导码信号prea、第一命令cmd1和第二命令cmd2，来生成比较/控制信号cenb。如果执行第一写入操作或第二写入操作，则前导码信号prea可以具有用于选择预潜伏(pre-latency)时段的逻辑电平。比较/控制信号生成电路81可以生成具有在一个时间点变化的电平的比较/控制信号cenb，如果通过第一命令cmd1执行第一写入操作或者通过第二命令cmd2执行第二写入操作，则根据潜伏(latency)信息来设定所述时间点。在一些实施例中，第一写入操作可以连续地执行两次，并且第二写入操作也可以连续地执行两次。例如，在第一写入操作连续执行两次的情况下，比较/控制信号生成电路81可以生成具有在第二次执行第一写入操作的时间点改变的电平的比较/控制信号cenb。在一些其他实施例中，可以顺序地执行第一写入操作和第二写入操作。在顺序地执行第一写入操作和第二写入操作的情况下，比较/控制信号生成电路81可以生成具有在执行第二写入操作的时间点改变的电平的比较/控制信号cenb。随后将参照图6和图7来描述比较/控制信号生成电路81的配置和操作。
码比较电路82可以响应于比较/控制信号cenb，而将选择控制码scntc<3:1>与第二和第三合成码sc<3:2>进行比较，来生成比较信号com。码比较电路82可以将从选择控制码scntc<3:1>中选择的两个比特位与第二和第三合成码sc<3:2>进行比较，来生成比较信号com，而比较/控制信号cenb具有预定的逻辑电平。例如，码比较电路82可以生成比较信号com，如果第一和第二选择控制码scntc<2:1>具有与第二和第三合成码sc<3:2>相同的逻辑电平组合，则比较信号com被使能。根据各实施例，被使能的比较信号com的逻辑电平可以被设定为不同。随后将参照图8来描述码比较电路82的配置和操作。
缓冲器去激活信号生成电路83可以响应于比较信号com、第二i/o控制信号dqs2、第四i/o控制信号dqs4和第一合成码sc<1>，来生成缓冲器去激活信号bf_dis。缓冲器去激活信号生成电路83可以根据第一合成码sc<1>的逻辑电平，与第二i/o控制信号dqs2或第四i/o控制信号dqs4同步地锁存比较信号com，来输出锁存的比较信号作为缓冲器去激活信号bf_dis。如果第一合成码sc<1>具有第一逻辑电平，则缓冲器去激活信号生成电路83可以与第四i/o控制信号dqs4同步地锁存比较信号com，来输出锁存的比较信号作为缓冲器去激活信号bf_dis。如果第一合成码sc<1>具有第二逻辑电平，则缓冲器去激活信号生成电路83可以与第二i/o控制信号dqs2同步地锁存比较信号com，以输出锁存的比较信号作为缓冲器去激活信号bf_dis。根据各实施例，第一合成码sc<1>的第一逻辑电平和第二逻辑电平可以被设定为不同。随后将参照图9来描述缓冲器去激活信号生成电路83的配置和操作。
参见图2，列出了在第一写入操作和第二写入操作期间设定的时段码pc<3:1>的逻辑电平组合。可以通过在执行第一写入操作时被使能为具有逻辑“高”电平的第一命令cmd1，将时段码pc<3:1>设定为具有‘100’的逻辑电平组合。在时段码pc<3:1>中，‘100’的逻辑电平组合意味着第三时段码pc<3>具有逻辑“高”电平，第二时段码pc<2>具有逻辑“低”电平，以及第一时段码pc<1>具有逻辑“低”电平。可以通过在执行第二写入操作时被使能为具有逻辑“高”电平的第二命令cmd2，将时段码pc<3:1>设定为具有‘101’的逻辑电平组合。在时段码pc<3:1>中，‘101’的逻辑电平组合意味着第三时段码pc<3>具有逻辑“高”电平，第二时段码pc<2>具有逻辑“低”电平，以及第一时段码pc<1>具有逻辑“高”电平。
参见图3，码合成电路3可以包括加法器31和码锁存电路32。
加法器31可以响应于时段码pc<3:1>和合成码sc<3:1>来生成包括三比特位的合成时段码spc<3:1>。例如，如果合成码sc<3:1>具有‘101’的逻辑电平组合，并且时段码pc<3:1>具有‘100’的逻辑电平组合，合成时段码spc<3:1>可以生成为具有与‘101’的逻辑电平组合和‘100’的逻辑电平组合之和相对应的‘001’的逻辑电平组合。
码锁存电路32可以锁存和存储合成时段码spc<3:1>。码锁存电路32可以输出存储的合成时段码作为合成码sc<3:1>。
参见图4，输入缓冲器电路4可以包括：输入驱动器41、内部控制电路42和信号输出单元43。
输入驱动器41可以响应于数据选通信号dqs和反相数据选通信号dqsb，来生成驱动信号drvs。输入驱动器41可以放大数据选通信号dqs与反相数据选通信号dqsb之间的电平差，来生成驱动信号drvs。输入驱动器41可以利用(例如但不限于)差分放大电路来实现。
内部控制电路42可以响应于缓冲器激活信号bf_en和缓冲器去激活信号bf_dis，来生成内部控制信号icnt。内部控制电路42可以生成内部控制信号icnt，如果缓冲器激活信号bf_en被使能为具有逻辑“高”电平，则内部控制信号icnt被使能为具有逻辑“高”电平。内部控制电路42可以生成内部控制信号icnt，如果缓冲器去激活信号bf_dis被使能为具有逻辑“高”电平，则内部控制信号icnt被禁止具有逻辑“低”电平。根据各实施例，缓冲器激活信号bf_en可以由半导体器件所包括的内部电路生成，或者可以由外部设备提供。内部控制电路可以利用(例如但不限于)sr锁存器和反相逻辑门来实现，二者例如但不限于或非门s-r锁存器和反相器。
信号输出单元43可以响应于驱动信号drvs和内部控制信号icnt，来生成内部数据选通信号idqs。信号输出单元43可以缓冲驱动信号drvs，以输出缓冲的驱动信号作为内部数据选通信号idqs，同时内部控制信号icnt被使能为具有逻辑“高”电平。信号输出单元43可以利用(例如但不限于)与运算器来实现，与运算器例如但不限于与门。
参见图5，码选择电路7可以包括反相器iv71和iv72、以及传输门t71和t72。如果第一合成码sc<1>具有逻辑“低”电平，则传输门t71可以导通，以输出第一控制码cntc1<3:1>作为选择控制码scntc<3:1>。如果第一合成码sc<1>具有逻辑“高”电平，则传输门t72可以导通，以输出第二控制码cntc2<3:1>作为选择控制码scntc<3:1>。
参见图6，比较/控制信号生成电路81可以包括潜伏信号生成电路811、潜伏选择电路812和锁存电路813。
潜伏信号生成电路811可以响应于第一命令cmd1和第二命令cmd2，来生成第一预潜伏信号wlpre1、第二预潜伏信号wlpre2和潜伏信号wls。
如果通过第一命令cmd1执行第一写入操作，则潜伏信号生成电路811可以生成第一预潜伏信号wlpre1、第二预潜伏信号wlpre2和潜伏信号wls。在执行第一写入操作的时间点之前的特定时段期间第一预潜伏信号wlpre1可以被使能。例如，从比第一写入操作开始的时间点早数据选通信号dqs的六个周期的时间点，直到比第一写入操作开始的时间点早数据选通信号dqs的两个周期的时间点，第一预潜伏信号wlpre1可以被使能。在执行第一写入操作的时间点之前的特定时段期间第二预潜伏信号wlpre2可以被使能。例如，从比第一写入操作的开始的时间点早数据选通信号dqs的五个周期的时间点，直到比第一写入操作的开始的时间点早数据选通信号dqs的一个周期的时间点，第二预潜伏信号wlpre2可以被使能。可以在执行第一写入操作的时间点生成潜伏信号wls。
如果通过第二命令cmd2执行第二写入操作，则潜伏信号生成电路811可以生成第一预潜伏信号wlpre1、第二预潜伏信号wlpre2和潜伏信号wls。在执行第二写入操作的时间点之前的特定时段期间第一预潜伏信号wlpre1可以被使能。例如，从比第二写入操作的开始的时间点早数据选通信号dqs的六个周期的时间点，直到比第二写入操作的开始的时间点早数据选通信号dqs的两个周期的时间点，第一预潜伏信号wlpre1可以被使能。在执行第二写入操作的时间点之前的特定时段期间第二预潜伏信号wlpre2可以被使能。例如，从比第二写入操作的开始的时间点早数据选通信号dqs的五个周期的时间点，直到比第二写入操作的开始的时间点早数据选通信号dqs的一个周期的时间点，第二预潜伏信号wlpre2可以被使能。可以在执行第二写入操作的时间点生成潜伏信号wls。
潜伏选择电路812可以响应于前导码信号prea，而由第一预潜伏信号wlpre1和第二预潜伏信号wlpre2生成选择潜伏信号wlsel。潜伏选择电路812可以根据前导码信号prea的逻辑电平，输出第一预潜伏信号wlpre1或第二预潜伏信号wlpre2作为选择潜伏信号wlsel。如果前导码信号prea具有第一逻辑电平，则潜伏选择电路812可以输出第一预潜伏信号wlpre1作为选择潜伏信号wlsel。如果前导码信号prea具有第二逻辑电平，则潜伏选择电路812可以输出第二预潜伏信号wlpre2作为选择潜伏信号wlsel。根据各实施例，前导码信号prea的第一逻辑电平和第二逻辑电平可以被设定为不同。
锁存电路813可以响应于选择潜伏信号wlsel和潜伏信号wls而生成比较/控制信号cenb。锁存电路813可以响应于潜伏信号wls而锁存选择潜伏信号wlsel，来输出锁存信号作为比较/控制信号cenb。锁存电路813可以锁存选择潜伏信号wlsel，以在生成潜伏信号wls的时间点输出锁存信号作为比较/控制信号cenb。
参见图7，当在时间“t13”和时间点“t16”执行写入操作wt时，比较/控制信号生成电路81可以如下操作。在从时间点“t11”到时间点“t14”的时段期间，通过在时间点t16执行的写入操作wt，第一预潜伏信号wlpre1可以被使能为具有逻辑“高”电平，并且在从时间点“t12”直到时间点“t15”的时段期间，通过在时间点“t16”执行的写入操作wt，第二预潜伏信号wlpre2可以被使能为具有逻辑“高”电平。可以与执行写入操作wt的时间点“t13”和“t16”同步地生成潜伏信号wls。因此，比较/控制信号cenb可以通过在时间点“t14”具有逻辑“高”电平的第一预潜伏信号wlpre1或第二预潜伏信号wlpre2而具有逻辑“高”电平。此外，比较/控制信号cenb可以通过在时间点“t16”具有逻辑“低”电平的第一预潜伏信号wlpre1或者第二预潜伏信号wlpre2而具有逻辑“低”电平。参见图7，还示出了数据选通信号dqs和潜伏信号wls。
参见图8，码比较电路82可以包括：异或运算器、或非运算器和与非运算器。在一个实施例中，码比较电路82可以包括(例如但不限于)异或门xor81和xor82、或非门nor81和nor82以及与非门nand81。如果第一和第二选择控制码scntc<2:1>的逻辑电平组合与第二和第三合成码sc<3:2>的逻辑电平组合相同，同时比较/控制信号cenb具有逻辑“低”电平，则码比较电路82可以生成具有逻辑“低”电平的比较信号com。如果第一和第二选择控制码scntc<2:1>的逻辑电平组合与第二和第三合成码sc<3:2>的逻辑电平组合不同，同时比较/控制信号cenb具有逻辑“低”电平，则码比较电路82可以生成具有逻辑“高”电平的比较信号com。
参见图9，缓冲器去激活信号生成电路83可以包括：第一锁存器831、第二锁存器832和选择器833。第一锁存器831可以与第二i/o控制信号dqs2同步地锁存并输出比较信号com。第二锁存器832可以与第四i/o控制信号dqs4同步地锁存并输出比较信号com。如果第一合成码sc<1>具有逻辑“低”电平，则选择器833可以输出第一锁存器831的输出信号作为缓冲器去激活信号bf_dis。如果第一合成码sc<1>具有逻辑“高”电平，则选择器833可以输出第二锁存器832的输出信号作为缓冲器去激活信号bf_dis。
下面将结合顺序地执行利用前导码时段的写入操作和无前导码时段的写入操作的示例、以及连续地两次执行利用前导码时段的写入操作的示例，参照图10和图11来描述具有上述配置的半导体器件的操作。
参见图10，如果在时间点“t21”执行包括前导码时段twpre的写入操作，则时段码pc<3:1>和合成码sc<3:1>可以被设定为从自时间点“t21”起经过前导码时段twpre的时间点“t22”具有‘101’的逻辑电平组合。‘101’的逻辑电平组合(即，二进制数‘101’)可以对应于十进制数‘5’。如果在时间点“t23”执行无前导码时段twpre的写入操作，则时段码pc<3:1>可以被设定为具有‘100’的逻辑电平组合，并且可以通过将具有‘101’的逻辑电平组合的前一合成码sc<3:1>与具有‘100’的逻辑电平组合的时段码pc<3:1>相加，来生成合成码sc<3:1>。因此，合成码sc<3:1>可以生成为具有‘001’的逻辑电平组合。‘100’的逻辑电平组合(即，二进制数‘100’)可以对应于十进制数‘4’，并且‘001’的逻辑电平组合(即，二进制数‘001’)可以对应于十进制数‘1’或‘9’。如果与第三i/o控制信号dqs3同步触发的第二控制码cntc2<3:1>被设定为具有‘100’的逻辑电平组合，同时第一合成码sc<1>具有逻辑“高”电平(h)，则第一和第二选择控制码scntc<2:1>可以具有‘00’的逻辑电平组合。因而，由于第一和第二选择控制码scntc<2:1>具有与第二和第三合成码sc<3:2>相同的逻辑电平组合，所以比较信号com可以被生成为具有逻辑“高”电平。在第二控制码cntc2<3:1>被设定为具有‘100’的逻辑电平组合之后、第二i/o控制信号dqs2的电平从逻辑“低”电平变为逻辑“高”电平的时间点“t24”，可以缓冲比较信号com，并且可以将缓冲的比较信号作为缓冲器去激活信号bf_dis输出。在缓冲器去激活信号bf_dis被使能为具有逻辑“高”电平的时间点“t24”，可以终止用于生成内部数据选通信号idqs的输入缓冲器电路4的操作。从时间点“t24”起直到时间点“t25”的时段可以被设定为后导码时段twpst。参见图10，也示出了数据选通信号dqs、反相数据选通信号dqsb、第一i/o控制信号dqs1、第一控制码cntc1<3:1>、第四i/o控制信号dqs4和比较/控制信号cenb。
参见图11，如果在时间点“t31”执行包括前导码时段twpre的写入操作，则时段码pc<3:1>和合成码sc<3:1>可以被设定为从自时间点“t31”起经过前导码时段twpre的时间点“t32”具有‘101’的逻辑电平组合。如果在时间点“t33”再次执行包括前导码时段twpre的写入操作，则时段码pc<3:1>可以被设定为从自时间点“t33”起经过前导码时段twpre的时间点“t34”具有‘101’的逻辑电平组合，并且可以通过将具有‘101’的逻辑电平组合的前一合成码sc<3:1>与从时间点“t34”起具有‘101’的逻辑电平组合的时段码pc<3:1>相加，来生成合成码sc<3:1>。因此，合成码sc<3:1>可以被生成为从时间点“t34”起具有‘010’的逻辑电平组合。‘010’的逻辑电平组合(即，二进制数‘010’)可以对应于十进制数‘2’或‘10’。如果与第一i/o控制信号dqs1同步触发的第一控制码cntc1<3:1>被设定为具有‘101’的逻辑电平组合，同时第一合成码sc<1>具有逻辑“低”电平(l)，则第一和第二选择控制码scntc<2:1>可以具有‘01’的逻辑电平组合。因此，由于第一和第二选择控制码scntc<2:1>具有与第二和第三合成码sc<3:2>相同的逻辑电平组合，所以比较信号com可以被生成为具有逻辑“高”电平。在第二控制码cntc2<3:1>被设定为具有‘101’的逻辑电平组合之后、第四i/o控制信号dqs4的电平从逻辑“低”电平变为逻辑“高”电平的时间点“t35”，可以缓冲比较信号com，并且可以将缓冲的比较信号作为缓冲器去激活信号bf_dis输出。在缓冲器去激活信号bf_dis被使能为具有逻辑“高”电平的时间点“t35”，可以终止用于生成内部数据选通信号idqs的输入缓冲器电路4的操作。从时间点“t35”直到时间点“t36”的时段可以被设定为后导码时段twpst。参见图11，还示出了数据选通信号dqs、反相数据选通信号dqsb、第二i/o控制信号dqs2和第三i/o控制信号dqs3、以及比较/控制信号cenb。
如上所述，根据一个实施例的半导体器件可以根据写入操作来调整数据选通信号的输入，以稳定地控制输入缓冲器电路的操作。半导体器件可以根据利用前导码时段执行的写入操作和无前导码时段而执行的另一个写入操作，来调整数据选通信号的输入。在这种情况下，数据选通信号可以利用前导码时段被输入至半导体器件。
参照图1至图11描述的半导体器件可以被应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图12所示，根据一个实施例的电子系统1000可以包括：数据存储电路1001、存储器控制器1002、缓冲存储器1003以及输入/输出(i/o)接口1004。
数据存储电路1001可以根据由存储器控制器1002生成的控制信号，存储从存储器控制器1002输出的数据，或者将存储的数据读取并输出到存储器控制器1002。数据存储电路1001可以包括图1所示的半导体器件。数据存储电路1001可以包括即使在其电源中断时也可以保持所存储的数据的非易失性存储器。非易失性存储器可以是诸如或非型快闪存储器或与非型快闪存储器的快闪存储器、相变随机存取存储器(pram)、阻变随机存取存储器(rram)、自旋转移力矩随机存取存储器(sttram)、磁阻变随机存取存储器(mram)等。
存储器控制器1002可以接收经由i/o接口1004从外部设备(例如，主机设备)输出的命令，并且可以解码从主机设备输出的命令，以控制用于将数据输入至数据存储电路1001或缓冲存储器1003的操作，或者用于输出存储在数据存储电路1001或缓冲存储器1003中的数据的操作。尽管图12以单个块示出了存储器控制器1002，存储器控制器1002也可以包括用于控制由非易失性存储器组成的数据存储电路1001的一个控制器，以及用于控制由易失性存储器组成的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时地存储要由存储器控制器1002处理的数据。也就是说，缓冲存储器1003可以暂时地存储从数据存储电路1001输出或输入至数据存储电路1001的数据。缓冲存储器1003可以根据控制信号存储从存储器控制器1002输出的数据。缓冲存储器1003可以将存储的数据读取并输出至存储器控制器1002。缓冲存储器1003可以包括诸如动态随机存取存储器(dram)、移动dram或静态随机存取存储器(sram)的易失性存储器。
i/o接口1004可以将存储器控制器1002物理地和电连接至外部设备(即，主机)。因此，存储器控制器1002可以经由i/o接口1004接收从外部设备(即，主机)提供的控制信号和数据，并且可以经由i/o接口1004将从存储器控制器1002生成的数据输出至外部设备(即，主机)。即，电子系统1000可以经由i/o接口1004与主机通信。i/o接口1004可以包括如下各种接口协议中的任何一种：通用串行总线(usb)、多媒体卡(mmc)、外围组件快速互连(pci-e)、串行附接scsi(sas)、串行at附件(sata)、并行at附件(pata)、小型计算机系统接口(scsi)、增强型小型设备接口(esdi)和电子集成驱动器(ide)。
电子系统1000可以用作主机的辅助存储设备或外部存储设备。电子系统1000可以包括：固态盘(ssd)、usb存储器、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(微型sd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式多媒体卡(emmc)、紧凑型闪存(cf)卡等。