本申请要求于2017年3月20日提交的编号为10-2017-0034874的韩国专利申请的优先权，其整体内容通过引用合并于此。
本公开的实施例涉及具有错误检测功能的半导体器件。
背景技术：
近来，在每个时钟周期时间期间接收和输出四比特数据或八比特数据的ddr2方案或ddr3方案已经用来提升半导体器件的工作速度。如果半导体器件的数据传输速度变得更快，当数据在半导体器件中传输时出现错误的概率可能增加。相应地，已经提出了新型设计方案来提升数据传输的可靠性。
每当数据在半导体器件中传输时，能够检测错误的出现的错误码可以产生且与数据一起传输来提升数据传输的可靠性。错误码可以包括能够检测错误的错误检测码(edc)和能够通过自身来校正错误的错误校正码(ecc)。
技术实现要素：
根据一个实施例，一种半导体器件包括错误计数信号发生电路和行错误控制电路。错误计数信号发生电路产生如果被选择用来执行错误刷洗操作的单元的出错数据的数量等于预定数量则被使能的错误计数信号。如果出错数据的数量大于或等于所述预定数量，则行错误控制电路响应于错误计数信号而储存关于出错数据的数量的信息，或者在比所述预定数量更多的出错数据被检测到之后，行错误控制电路响应于错误计数信号而储存关于呈现出错数据的行路径的数量的信息。
根据另一实施例，一种半导体器件包括：脉冲选择电路，被配置成响应于脉冲选择信号而将临界错误脉冲或行临界错误脉冲输出作为选中的错误脉冲；锁存信息发生电路，被配置成输出同步于所述选中的错误脉冲而被计数的锁存信息信号；以及信息储存电路，被配置成同步于储存控制脉冲而储存锁存信息信号。从在错误刷洗操作期间选中的单元的出错数据的数量等于预定数量的时间点开始，每当检测到额外的出错数据时，临界错误脉冲产生。从在错误刷洗操作期间选中的单元的出错数据的数量等于所述预定数量的时间点开始，每当针对每个行路径检测到额外的出错数据时，行临界错误脉冲产生。
根据又一实施例，一种半导体器件包括：行计数器，被配置成产生行码，行码包括针对每个行路径而被错误刷洗操作选中的单元中包括的出错数据的数量的计数；行锁存电路，被配置成如果行码被设置成比锁存码大则锁存行码以输出锁存的行码作为锁存码；以及地址锁存电路，被配置成如果行码被设置成比锁存码大则锁存关于行路径的信息。
附图说明
基于附图和所附的详细说明，本公开的各种实施例将变得更加明显，在附图中：
图1是图示根据本公开的一个实施例的半导体器件的配置的框图；
图2是图示包括在图1的半导体器件中的模式信号发生电路的示例的电路图；
图3是图示图2中所示的模式信号发生电路的操作的时序图；
图4是图示包括在图1的半导体器件中的地址发生电路的示例的电路图；
图5是图示图4中所示的地址发生电路的操作的时序图；
图6是图示包括在图1的半导体器件中的错误计数信号发生电路的示例的电路图；
图7是图示包括在图6的错误计数信号发生电路中的比较电路的示例的电路图；
图8是图示包括在图6的错误计数信号发生电路中的输出锁存电路的示例的电路图；
图9是图示图6至图8中所示的错误计数信号发生电路的操作的时序图；
图10是图示包括在图1的半导体器件中的控制脉冲发生电路的示例的电路图；
图11是图示图10中所示的控制脉冲发生电路的操作的时序图；
图12是图示包括在图1的半导体器件中的行错误控制电路的示例的电路图；
图13是图示包括在图1的半导体器件中的行错误信息储存电路的示例的配置的框图；以及
图14是图示采用图1至图13中所示的半导体器件的电子系统的示例的配置的框图。
具体实施方式
在下文中将参照附图来描述本公开的各种实施例。然而，本文中所描述的实施例仅用于说明的目的，而非意图限制本公开的范围。
如图1中所示，根据一个实施例的半导体器件可以包括模式信号发生电路1、地址发生电路2、错误计数信号发生电路3、控制脉冲发生电路4、行错误控制电路5和行错误信息储存电路6。
模式信号发生电路1可以响应于错误刷洗(scrub)命令ecs_cmd和预充电命令pcg_cmd而产生错误刷洗模式信号ecs_mode和预充电模式信号pcg_mode。模式信号发生电路1可以产生同步于接收到错误刷洗命令ecs_cmd的时间点而被使能的错误刷洗模式信号ecs_mode。模式信号发生电路1可以同步于接收预充电命令pcg_cmd而产生预充电模式信号pcg_mode。预充电模式信号pcg_mode可以同步于预充电命令pcg_cmd被使能的时间点而被使能，以及预充电模式信号pcg_mode可以同步于预充电命令pcg_cmd被禁止的时间点而被禁止。模式信号发生电路1可以产生同步于预充电命令pcg_cmd被禁止的时间点而被禁止的错误刷洗模式信号ecs_mode。错误刷洗模式信号ecs_mode可以在错误刷洗操作被执行的时段期间被使能。错误刷洗操作可以通过确定是否出错数据储存在半导体器件的存储单元中、通过如果出错数据储存在存储单元中则校正出错数据、以及通过将校正过的数据储存到对应的存储单元中来执行。预充电模式信号pcg_mode可以同步于错误刷洗操作终止的时间而被使能以执行预充电操作。预充电操作可以被执行以终止错误刷洗操作。在一些实施例中，执行错误刷洗操作的时段的一部分可以与执行预充电操作的时段的一部分交叠。可选地，错误刷洗操作可以与预充电操作分开执行。即，执行错误刷洗操作的时段可以与执行预充电操作的时段不交叠。之后将参照图2和图3来更充分地描述模式信号发生电路1的配置和操作。
地址发生电路2可以响应于错误刷洗模式信号ecs_mode而产生错误刷洗列地址ecs_yadd<1:2>、错误刷洗行地址ecs_xadd<1:2>、错误刷洗存储体地址ecs_badd<1:2>和错误刷洗存储体组地址ecs_bgadd<1:2>。
地址发生电路2可以产生同步于错误刷洗模式信号ecs_mode的预定边沿而被计数的错误刷洗列地址ecs_yadd<1:2>，在所述预定边沿处错误刷洗模式信号ecs_mode的电平从第一逻辑电平变成第二逻辑电平。错误刷洗模式信号ecs_mode的预定边沿可以同步于选中的存储单元(未示出)的错误刷洗操作终止的时间点而被建立。第一逻辑电平和第二逻辑电平可以根据实施例而设置得不同。错误刷洗列地址ecs_yadd<1:2>被计数是指错误刷洗列地址ecs_yadd<1:2>逐位地递增计数或递减计数。例如，错误刷洗列地址ecs_yadd<1:2>可以逐位地递增计数以顺序地具有逻辑电平组合“00”、“01”、“10”和“11”。在错误刷洗列地址ecs_yadd<1:2>中，逻辑电平组合“01”意思是错误刷洗列地址ecs_yadd<1:2>的第一比特位(即，第一错误刷洗列地址ecs_yadd<1>)具有逻辑“高”电平，而错误刷洗列地址ecs_yadd<1:2>的第二比特位(即，第二错误刷洗列地址ecs_yadd<2>)具有逻辑“低”电平。
地址发生电路2可以产生同步于第二错误刷洗列地址ecs_yadd<2>的预定边沿而被计数的错误刷洗行地址ecs_xadd<1:2>。第二错误刷洗列地址ecs_yadd<2>的预定边沿可以在半导体器件中包括的全部列路径(未示出)都被选中之后建立。在一个实施例中，列路径可以包括位线。虽然本实施例出于易于和便于解释的目的而描述了这样的示例：四个列路径(未示出)由具有两比特位的错误刷洗列地址ecs_yadd<1:2>来顺序地选择，但是错误刷洗列地址中包括的比特位数可以根据实施例而设置得不同。
地址发生电路2可以产生同步于错误刷洗行地址ecs_xadd<1:2>的第二比特位(即，第二错误刷洗行地址ecs_xass<2>)的预定边沿而被计数的错误刷洗存储体地址ecs_badd<1:2>。第二错误刷洗行地址ecs_xadd<2>的预定边沿可以在半导体器件中包括的全部行路径(未示出)都被选中之后建立。在一个实施例中，行路径可以包括字线。虽然本实施例出于易于和便于解释的目的而描述了这样的示例：四个行路径(未示出)通过具有两比特位的错误刷洗行地址ecs_xadd<1:2>来顺序地选择，但是错误刷洗行地址中包括的比特位数可以根据实施例而设置得不同。
地址发生电路2可以产生同步于错误刷洗存储体地址ecs_badd<1:2>的第二比特位(即，第二错误刷洗存储体地址ecs_badd<2>)的预定边沿而被计数的错误刷洗存储体组地址ecs_bgadd<1:2>。第二错误刷洗存储体地址ecs_badd<2>的预定边沿可以在半导体器件中包括的全部存储体(未示出)都被选中之后建立。虽然本实施例出于易于和便于解释的目的而描述了这样的示例：四个存储体(未示出)通过具有两比特位的错误刷洗存储体地址ecs_badd<1:2>来顺序地选择，但是错误刷洗存储体地址中包括的比特位数可以根据实施例而设置得不同。虽然本实施例出于易于和便于解释的目的而描述了这样的示例：四个存储体组(未示出)通过具有两比特位的错误刷洗存储体组地址ecs_bgadd<1:2>来顺序地选择，但是错误刷洗存储体组地址中包括的比特位数可以根据实施例而设置得不同。之后将参照图4和图5来更充分地描述地址发生电路2的配置和操作。
错误计数信号发生电路3可以响应于预充电模式信号pcg_mode、设置码set<1:2>、错误标志err_flag和复位脉冲rstpb中的一种或多种而产生错误计数信号ecnt。错误计数信号发生电路3可以确定出错数据是否储存在半导体器件的存储单元(未示出)中，以及可以产生如果出错数据的数量等于由设置码set<1:2>设定的值则被使能的错误计数信号ecnt。如果复位脉冲rstpb建立，则错误计数信号发生电路3可以禁止错误计数信号ecnt。如果出错数据储存在被选中用于错误刷洗操作的存储单元中，则错误标志err_flag可以被使能。之后将参照图6至图9来更充分地描述错误计数信号发生电路3的配置和操作。
控制脉冲发生电路4可以响应于错误计数信号ecnt和错误刷洗存储体组地址ecs_bgadd<1:2>的第二位(即，第二错误刷洗存储体组地址ecs_bgadd<2>)而产生储存控制脉冲scntp和复位脉冲rstpb。控制脉冲发生电路4可以在错误计数信号ecnt被使能时同步于第二错误刷洗存储体组地址ecs_bgadd<2>的预定边沿而产生储存控制脉冲scntp。如果选中的存储单元中的出错数据的数量大于或等于预定数量，则控制脉冲发生电路4可以在半导体器件中包括的全部存储单元都被选中用于错误刷洗操作之后产生储存控制脉冲scntp。控制脉冲发生电路4可以同步于第二错误刷洗存储体组地址ecs_bgadd<2>的预定边沿而产生复位脉冲rstpb。控制脉冲发生电路4可以在对半导体器件中包括的全部存储单元执行错误刷洗操作之后产生复位脉冲rstpb。控制脉冲发生电路4可以为每个行路径产生复位脉冲rstpb，以及可以在错误计数信号ecnt被使能时为每个行路径产生储存控制脉冲scntp。之后将参照图10和图11来更充分地描述控制脉冲发生电路4的配置和操作。
行错误控制电路5可以响应于第二错误刷洗列地址ecs_yadd<2>、储存控制脉冲scntp、复位脉冲rstpb、脉冲选择信号psel、错误计数信号ecnt和错误标志err_flag而产生延迟的标志检测脉冲fdetpd、锁存控制脉冲latcntp和行错误复位脉冲rerstp。如果脉冲选择信号psel具有第一逻辑电平且出错数据的数量大于或等于预定数量，则行错误控制电路5可以响应于错误计数信号ecnt和错误标志err_flag中的至少一种来储存关于出错数据的数量的信息。如果脉冲选择信号psel具有第二逻辑电平，则行错误控制电路5可以响应于第二错误刷洗列地址ecs_yadd<2>、错误计数信号ecnt和错误标志err_flag而在相比于预定数量更多的出错数据被检测到之后储存关于呈现出错数据的行路径(未示出)的数量的信息。行错误控制电路5可以在从错误标志err_flag被使能的时间点开始经过预定延迟时间之后产生延迟的标志检测脉冲fdetpd。行错误控制电路5可以与第二错误刷洗列地址ecs_yadd<2>的预定边沿同步来顺序地为每个行路径(未示出)产生锁存控制脉冲latcntp和行错误复位脉冲rerstp。之后将参照图12来更充分地描述行错误控制电路5的配置和操作。
行错误信息储存电路6可以响应于储存控制脉冲scntp、复位脉冲rstpb、延迟的标志检测脉冲fdetpd、锁存控制脉冲latcntp和行错误复位脉冲rerstp而接收和储存错误刷洗行地址ecs_xadd<1:2>、错误刷洗存储体地址ecs_badd<1:2>和错误刷洗存储体组地址ecs_bgadd<1:2>。行错误信息储存电路6可以为每个行路径(未示出)储存在错误刷洗操作期间选中的存储单元的出错数据的数量，以及可以利用错误刷洗操作来检测行路径之中的呈现最多出错数据的一个行路径以储存关于被检测行路径的信息以及关于连接到被检测行路径的存储单元的出错数据的数量的信息。之后将参照图13来更充分地描述行错误信息储存电路6的配置和操作。
参见图2，模式信号发生电路1可以包括错误刷洗模式信号发生电路11和预充电模式信号发生电路12。
错误刷洗模式信号发生电路11可以响应于错误刷洗命令ecs_cmd和模式复位脉冲mrstp而产生错误刷洗模式信号ecs_mode。错误刷洗模式信号发生电路11可以产生如果错误刷洗命令ecs_cmd具有逻辑“高”电平则被使能成具有逻辑“高”电平的错误刷洗模式信号ecs_mode。错误刷洗模式信号发生电路11可以产生在错误刷洗命令ecs_cmd具有逻辑“低”电平时如果模式复位脉冲mrstp具有逻辑“高”电平则被禁止成具有逻辑“低”电平的错误刷洗模式信号ecs_mode。错误刷洗模式信号发生电路11可以产生在执行错误刷洗操作的时段期间被使能的错误刷洗模式信号ecs_mode。
预充电模式信号发生电路12可以包括模式锁存信号发生电路121、信号综合电路122、模式信号输出电路123和复位信号发生电路124。模式锁存信号发生电路121可以响应于预充电命令pcg_cmd而锁存和输出错误刷洗模式信号ecs_mode作为模式锁存信号mlat。模式锁存信号发生电路121可以在预充电命令pcg_cmd具有逻辑“低”电平时锁存和输出错误刷洗模式信号ecs_mode作为模式锁存信号mlat。如果预充电命令pcg_cmd具有逻辑“高”电平，则模式锁存信号发生电路121可以终止用于锁存错误刷洗模式信号ecs_mode的操作。信号综合电路122可以响应于模式锁存信号mlat和预充电命令pcg_cmd而产生模式信号ms。如果模式锁存信号mlat和预充电命令pcg_cmd二者都具有逻辑“高”电平，则信号综合电路122可以产生具有逻辑“低”电平的模式信号ms。如果预充电命令pcg_cmd具有逻辑“低”电平，则信号综合电路122可以产生具有逻辑“高”电平的模式信号ms。模式信号输出电路123可以反相地缓冲模式信号ms以产生预充电模式信号pcg_mode。复位信号发生电路124可以响应于模式信号ms而产生模式复位脉冲mrstp。如果模式信号ms的电平从逻辑“低”电平变成逻辑“高”电平，则复位信号发生电路124可以产生模式复位脉冲mrstp。
预充电模式信号发生电路12可以响应于错误刷洗模式信号ecs_mode和预充电命令pcg_cmd而产生预充电模式信号pcg_mode和模式复位脉冲mrstp。预充电模式信号发生电路12可以产生如果预充电命令pcg_cmd具有逻辑“高”电平则被使能成具有逻辑“高”电平的预充电模式信号pcg_mode。预充电模式信号发生电路12可以产生在预充电操作期间被使能的预充电模式信号pcg_mode。预充电模式信号发生电路12可以同步于预充电命令pcg_cmd的电平从逻辑“高”电平变成逻辑“低”电平的时间点而产生模式复位脉冲mrstp。预充电模式信号发生电路12可以同步于预充电操作终止的时间点而产生模式复位脉冲mrstp。
在下文中将参照图3来描述模式信号发生电路1的操作。
错误刷洗模式信号ecs_mode和模式锁存信号mlat可以同步于错误刷洗命令ecs_cmd被建立的时间点而被使能成具有逻辑“高”电平。当模式锁存信号mlat具有逻辑“高”电平(参见由虚线表示的部分)时，如果预充电命令pcg_cmd被建立，则预充电模式信号pcg_mode可以被使能成具有逻辑“高”电平。同步于预充电命令pcg_cmd的电平从逻辑“高”电平变成逻辑“低”电平的时间点，预充电模式信号pcg_mode可以被禁止成具有逻辑“低”电平、而模式复位脉冲mrstp可以产生。错误刷洗模式信号ecs_mode可以通过模式复位脉冲mrstp而被禁止成具有逻辑“低”电平。
参见图4，地址发生电路2可以包括第一地址计数器21、第二地址计数器22、第三地址计数器23和第四地址计数器24。
第一地址计数器21可以输出响应于错误刷洗模式信号ecs_mode而被计数的错误刷洗列地址ecs_yadd<1:2>。第一地址计数器21可以同步于错误刷洗模式信号ecs_mode的电平从逻辑“高”电平变成逻辑“低”电平的时间点(定义成下降沿)而对错误刷洗列地址ecs_yadd<1:2>计数。每当错误刷洗列地址ecs_yadd<1:2>被计数时，错误刷洗列地址ecs_yadd<1:2>的逻辑电平组合可以增加一比特。例如，如果具有逻辑电平组合“01”的错误刷洗列地址ecs_yadd<1:2>被计数一次，则错误刷洗列地址ecs_yadd<1:2>可以被设置成具有逻辑电平组合“10”。在错误刷洗列地址ecs_yadd<1:2>中，逻辑电平组合“01”意思是第一错误刷洗列地址ecs_yadd<1>具有逻辑“高”电平，而第二错误刷洗列地址ecs_yadd<2>具有逻辑“低”电平。第一地址计数器21可以使用触发器来实现。
第二地址计数器22可以输出响应于第二错误刷洗列地址ecs_yadd<2>而被计数的错误刷洗行地址ecs_xadd<1:2>。第二地址计数器22可以同步于第二错误刷洗列地址ecs_yadd<2>的下降沿而对错误刷洗行地址ecs_xadd<1:2>计数。每当错误刷洗行地址ecs_xadd<1:2>被计数时，错误刷洗行地址ecs_xadd<1:2>的逻辑电平组合可以增加一比特。第二地址计数器22可以使用触发器来实现。
第三地址计数器23可以输出响应于第二错误刷洗行地址ecs_xadd<2>而被计数的错误刷洗存储体地址ecs_badd<1:2>。第三地址计数器23可以同步于第二错误刷洗行地址ecs_xadd<2>的下降沿而对错误刷洗存储体地址ecs_badd<1:2>计数。每当错误刷洗存储体地址ecs_badd<1:2>被计数时，错误刷洗存储体地址ecs_badd<1:2>的逻辑电平组合可以增加一个比特。第三地址计数器23可以使用触发器来实现。
第四地址计数器24可以输出响应于第二错误刷洗存储体地址ecs_badd<2>而被计数的错误刷洗存储体组地址ecs_bgadd<1:2>。第四地址计数器24可以同步于第二错误刷洗存储体地址ecs_badd<2>的下降沿而对错误刷洗存储体组地址ecs_bgadd<1:2>计数。每当错误刷洗存储体组地址ecs_bgadd<1:2>被计数时，错误刷洗存储体组地址ecs_bgadd<1:2>的逻辑电平组合可以增加一个比特。第四地址计数器24可以使用触发器来实现。
在下文中将在假设半导体包括四个存储体组(即，第一存储体组至第四存储体组)的情况下参照图5来描述地址发生电路2的操作，每个存储体组包括四个存储体(即，第一存储体至第四存储体)，且每个存储体包括四个行路径(即，第一行路径至第四行路径)和四个列路径(即，第一列路径至第四列路径)。
连接到第一存储体组中包括的第一存储体的第一行路径和第一列路径的存储单元的错误刷洗操作可以通过被使能的错误刷洗模式信号ecs_mode来执行，直到时间点“t11”为止。第一存储体组可以通过具有逻辑电平组合“00”的错误刷洗存储体组地址ecs_bgadd<1:2>来选择，而第一存储体可以通过具有逻辑电平组合“00”的错误刷洗存储体地址ecs_badd<1:2>来选择。此外，第一行路径可以通过具有逻辑电平组合“00”的错误刷洗行地址ecs_xadd<1:2>来选择，而第一列路径可以通过具有逻辑电平组合“00”的错误刷洗列地址ecs_yadd<1:2>来选择。
在时间点“t11”处，具有逻辑电平组合“00”的错误刷洗列地址ecs_yadd<1:2>可以被计数成具有逻辑电平组合“01”。在从时间点“t11”直到时间点“t12”的时段中，连接到第一存储体组中包括的第一存储体的第一行路径和第二列路径的存储单元的错误刷洗操作可以在错误刷洗模式信号ecs_mode被使能时被执行。第二列路径可以通过被设置成具有逻辑电平组合“01”的错误刷洗列地址ecs_yadd<1:2>来选择。
在时间点“t12”处，具有逻辑电平组合“01”的错误刷洗列地址ecs_yadd<1:2>可以被计数成具有逻辑电平组合“10”。当在时间点“t12”之后错误刷洗模式信号ecs_mode被使能时，被连接到第一存储体组中包括的第一存储体的第一行路径和第三列路径的存储单元的操作可以被执行。第三列路径可以通过被设置成具有逻辑电平组合“10”的错误刷洗列地址ecs_yadd<1:2>来选择。
连接到第一存储体组中包括的第一存储体的第一行路径和第四列路径的存储单元的错误刷洗操作可以通过被使能的错误刷洗模式信号ecs_mode来执行，直到时间点“t13”为止。在时间点“t13”处，具有逻辑电平组合“00”的错误刷洗行地址ecs_xadd<1:2>可以被计数成具有逻辑电平组合“01”，而具有逻辑电平组合“11”的错误刷洗列地址ecs_yadd<1:2>可以被计数成具有逻辑电平组合“00”。在当第一存储体组中包括的第一存储体的第一行路径被选中时第一列路径至第四列路径被顺序地选择之后，可以选择在第一存储体组中包括的第一存储体的第二行路径。当在时间点“t13”之后错误刷洗模式信号ecs_mode被使能时，连接到第一存储体组中包括的第一存储体的第二行路径和第一列路径的存储单元的错误刷洗操作可以被执行。
连接到第一存储体组中包括的第一存储体的第四行路径和第四列路径的存储单元的错误刷洗操作可以通过被使能的错误刷洗模式信号ecs_mode来执行，直到时间点“t14”为止。在时间点“t14”处，具有逻辑电平组合“00”的错误刷洗存储体地址ecs_badd<1:2>可以被计数成具有逻辑电平组合“01”，具有逻辑电平组合“11”的错误刷洗行地址ecs_xadd<1:2>可以被计数成具有逻辑电平组合“00”，而具有逻辑电平组合“11”的错误刷洗列地址ecs_yadd<1:2>可以被计数成具有逻辑电平组合“00”。在第一存储体组中包括的第一存储体的第一行路径至第四行路径以及第一列路径至第四列路径被顺序地选择之后，可以选择第一存储体组中包括的第二存储体。当在时间点“t14”之后错误刷洗模式信号ecs_mode被使能时，连接到第一存储体组中包括的第二存储体的第一行路径和第一列路径的存储单元的错误刷洗操作可以被执行。
连接到第一存储体组中包括的第四存储体的第四行路径和第四列路径的存储单元的错误刷洗操作可以通过被使能的错误刷洗模式信号ecs_mode来执行，直到时间点“t15”为止。在时间点“t15”处，具有逻辑电平组合“00”的错误刷洗存储体组地址ecs_bgadd<1:2>可以被计数成具有逻辑电平组合“01”，具有逻辑电平组合“11”的错误刷洗存储体地址ecs_badd<1:2>可以被计数成具有逻辑电平组合“00”，具有逻辑电平组合“11”的错误刷洗行地址ecs_xadd<1:2>可以被计数成具有逻辑电平组合“00”，而具有逻辑电平组合“11”的错误刷洗列地址ecs_yadd<1:2>可以被计数成具有逻辑电平组合“00”。在第一存储体组中包括的第一存储体至第四存储体的第一行路径至第四行路径以及第一列路径至第四列路径被顺序地选择之后，可以选择第二存储体组。当在时间点“t15”之后错误刷洗模式信号ecs_mode被使能时，连接到第二存储体组中包括的第一存储体的第一行路径和第一列路径的存储单元的错误刷洗操作可以被执行。
连接到第四存储体组中包括的第四存储体的第四行路径和第四列路径的存储单元的错误刷洗操作可以通过被使能的错误刷洗模式信号ecs_mode来执行，直到时间点“t16”为止。在时间点“t16”处，具有逻辑电平组合“11”的错误刷洗存储体组地址ecs_bgadd<1:2>可以被计数成具有逻辑电平组合“00”，具有逻辑电平组合“11”的错误刷洗存储体地址ecs_badd<1:2>可以被计数成具有逻辑电平组合“00”，具有逻辑电平组合“11”的错误刷洗行地址ecs_xadd<1:2>可以被计数成具有逻辑电平组合“00”，而具有逻辑电平组合“11”的错误刷洗列地址ecs_yadd<1:2>可以被计数成具有逻辑电平组合“00”。在半导体器件中包括的全部存储单元的错误刷洗操作都被执行了之后，可以从连接到第一存储体组中包括的第一存储体的第一行路径和第一列路径的存储单元到连接到第四存储体组中包括的第四存储体的第四行路径和第四列路径的存储单元再次执行错误刷洗操作。
参见图6，错误计数信号发生电路3可以包括第一错误脉冲发生电路31、第二错误脉冲发生电路32、设置脉冲发生电路33和错误输出锁存电路34。
第一错误脉冲发生电路31可以响应于预充电模式信号pcg_mode和错误标志err_flag而产生第一错误脉冲epul1。在预充电模式信号pcg_mode和错误标志err_flag二者都被设置成具有逻辑“高”电平之后，如果预充电模式信号pcg_mode和错误标志err_flag中的一种的电平从逻辑“高”电平变成逻辑“低”电平，则第一错误脉冲发生电路31可以产生第一错误脉冲epul1。在预充电操作被执行时预充电模式信号pcg_mode可以被使能成具有逻辑“高”电平。如果选中的存储单元的错误刷洗操作被执行且选中的存储单元具有出错数据，则错误标志err_flag可以被使能成具有逻辑“高”电平。第一错误脉冲发生电路31可以响应于预充电模式信号pcg_mode而产生第一错误脉冲epul1，第一错误脉冲epul1同步于选中的存储单元中的每个的错误刷洗操作终止的时间点而被使能。
第二错误脉冲发生电路32可以响应于错误计数信号ecnt和第一错误脉冲epul1而产生第二错误脉冲epul2。第二错误脉冲发生电路32可以包括计数信号锁存电路321。计数信号锁存电路321可以在第一错误脉冲epul1未被建立时锁存和输出错误计数信号ecnt。如果第一错误脉冲epul1被建立，则第二错误脉冲发生电路32可以产生第二错误脉冲epul2。
设置脉冲发生电路33可以响应于第二错误脉冲epul2而产生设置脉冲setpb。在一个示例中，如果与当选中的单元包括出错数据时被计数的错误码相对应的出错数据的数量等于预定数量，则设置脉冲发生电路33可以产生设置脉冲setpb。设置脉冲发生电路33可以包括脉冲延迟电路331、错误码发生电路332、比较电路333和设置脉冲输出电路334。脉冲延迟电路331可以将第二错误脉冲epul2延迟预定延迟时间以产生延迟的脉冲dpul。脉冲延迟电路331可以使用反相器链电路来实现。错误码发生电路332可以与第二错误脉冲epul2同步来产生错误码errc<1:2>。错误码发生电路332可以输出如果第二错误脉冲epul2被建立则被计数的错误码errc<1:2>。错误码errc<1:2>可以逐位地计数来顺序地具有逻辑电平组合“00”、“01”、“10”和“11”。如果复位脉冲rstpb被建立，则错误码发生电路332可以将错误码errc<1:2>初始化。比较电路333可以将错误码errc<1:2>与设置码set<1:2>相比较来产生比较信号com。比较电路333可以产生比较信号com，如果错误码errc<1:2>与设置码set<1:2>相同，则比较信号com被使能成具有逻辑“高”电平。之后将参照图7来更充分地描述比较电路333的配置和操作。设置脉冲输出电路334可以响应于延迟的脉冲dpul和比较信号com而产生设置脉冲setpb。设置脉冲输出电路334可以对延迟的脉冲dpul和比较信号com执行与非运算以产生设置脉冲setpb。如果延迟的脉冲dpul和比较信号com二者都具有逻辑“高”电平，则设置脉冲输出电路334可以产生被使能成具有逻辑“低”电平的设置脉冲setpb。
错误输出锁存电路34可以响应于设置脉冲setpb和复位脉冲rstpb而产生错误计数信号ecnt。如果设置脉冲setpb被建立，则错误输出锁存电路34可以产生被使能成具有逻辑“高”电平的错误计数信号ecnt。如果复位脉冲rstpb被建立，则错误输出锁存电路34可以产生被禁止成具有逻辑“低”电平的错误计数信号ecnt。之后将参照图8来更充分地描述错误输出锁存电路34的配置和操作。
参见图7，比较电路333可以包括同门xnor31。如果错误码errc<1:2>与设置码set<1:2>具有相同的逻辑电平组合，则比较电路333可以产生被使能成具有逻辑“高”电平的比较信号com。虽然图7图示了单个同门，但是同门的数量可以等于错误码errc<1:2>或设置码set<1:2>中包括的位数。
参见图8，错误输出锁存电路34可以包括与非门nand32和nand33。如果设置脉冲setpb被建立，则错误输出锁存电路34可以产生被使能成具有逻辑“高”电平的错误计数信号ecnt。如果复位脉冲rstpb被建立，则错误输出锁存电路34可以产生被禁止成具有逻辑“低”电平的错误计数信号ecnt。错误输出锁存电路34可以同步于设置脉冲setpb和复位脉冲rstpb而产生错误计数信号ecnt。
在下文中将参照图9来描述错误计数信号发生电路3的操作。
错误刷洗模式信号ecs_mode和预充电模式信号pcg_mode可以顺序地且反复地跳变(toggle)来执行选中的存储单元的错误刷洗操作，且如果选中的存储单元具有出错数据则错误标志err_flag可以被使能。在预充电模式信号pcg_mode和错误标志err_flag二者都被设置成具有逻辑“高”电平时，第一错误脉冲epul1和第二错误脉冲epul2可以同步于预充电模式信号pcg_mode或错误标志err_flag的电平从逻辑“高”电平变成逻辑“低”电平的时间点而被顺序地建立。初始化成具有逻辑电平组合“00”的错误码errc<1:2>可以同步于第二错误脉冲epul2而被计数成顺序地具有逻辑电平组合“01”和“10”。如果错误码errc<1:2>被设置成具有逻辑电平组合“10”，则比较信号com可以被使能成具有逻辑“高”电平，因为错误码errc<1:2>具有与设置码set<1:2>相同的逻辑电平组合。设置脉冲setpb可以通过在比较信号com具有逻辑“高”电平时建立的延迟的脉冲dpul来产生，而错误计数信号ecnt可以被设置脉冲setpb使能成具有逻辑“高”电平。如果为每个行路径建立了复位脉冲rstpb，则错误计数信号ecnt可以被禁止成具有逻辑“低”电平。
错误计数信号发生电路3可以确定选中的存储单元是否具有出错数据，以及如果半导体器件中包括的存储单元的出错数据的数量等于根据设置码set<1:2>而设定的预定数量，则错误计数信号发生电路3可以产生被使能的错误计数信号ecnt。
参见图10，控制脉冲发生电路4可以包括检测脉冲发生电路41、复位脉冲输出电路42和储存控制脉冲输出电路43。
检测脉冲发生电路41可以响应于第二错误刷洗存储体组地址ecs_bgadd<2>而产生检测信号det和检测脉冲detp。如果存储体组(未示出)中包括的全部存储单元的错误刷洗操作终止，则第二错误刷洗存储体组地址ecs_bgadd<2>的电平可以从逻辑“高”电平变成逻辑“低”电平。检测脉冲发生电路41可以将第二错误刷洗存储体组地址ecs_bgadd<2>延迟预定延迟时间以产生检测信号det。检测脉冲发生电路41可以与第二错误刷洗存储体组地址ecs_bgadd<2>的下降沿同步来产生检测脉冲detp。
复位脉冲输出电路42可以响应于检测信号det而产生复位脉冲rstpb。复位脉冲输出电路42可以与检测信号det的下降沿同步以产生复位脉冲rstpb。
储存控制脉冲输出电路43可以响应于检测脉冲detp和错误计数信号ecnt而产生储存控制脉冲scntp。当错误计数信号ecnt被使能成具有逻辑“高”电平时，储存控制脉冲输出电路43可以同步于检测脉冲detp被建立成具有逻辑“高”电平的时间点而产生具有逻辑“高”电平的储存控制脉冲scntp。
在下文中将参照图11来描述控制脉冲发生电路4的操作。
在错误刷洗存储体组地址ecs_bgadd<1:2>被计数成顺序地具有逻辑电平组合“00”、“01”、“10”和“11”以执行存储体组(未示出)中包括的全部存储单元的错误刷洗操作之后，错误刷洗存储体组地址ecs_bgadd<1:2>可以再次被计数成具有逻辑电平组合“00”。同步于第二错误刷洗存储体组地址ecs_bgadd<2>的电平从逻辑“高”电平变成逻辑“低”电平的时间点，检测信号det的电平也可以从逻辑“高”电平变成逻辑“低”电平。同步于第二错误刷洗存储体组地址ecs_bgadd<2>的电平从逻辑“高”电平变成逻辑“低”电平的时间点，检测脉冲detp可以被建立。具有逻辑“低”电平的复位脉冲rstpb可以同步于检测信号det的电平从逻辑“高”电平变成逻辑“低”电平的时间点而被建立。当错误计数信号ecnt被使能成具有逻辑“高”电平时，具有逻辑“高”电平的储存控制脉冲scntp可以同步于具有逻辑“高”电平的检测脉冲detp被建立的时间点而被建立。
参见图12，行错误控制电路5可以包括标志检测脉冲发生电路51、临界(critical)错误脉冲发生电路52、地址检测脉冲发生电路53、锁存控制脉冲输出电路54、行错误复位脉冲输出电路55、锁存临界错误脉冲发生电路56、行临界错误脉冲发生电路57、脉冲选择电路58、锁存信息发生电路59和信息储存电路591。
标志检测脉冲发生电路51可以响应于错误标志err_flag而产生标志检测脉冲fdetp和延迟的标志检测脉冲fdetpd。当选中的存储单元具有出错数据时，标志检测脉冲发生电路51可以同步于错误标志err_flag的电平从逻辑“低”电平变成逻辑“高”电平的时间点而产生标志检测脉冲fdetp。标志检测脉冲发生电路51可以将标志检测脉冲fdetp延迟预定延迟时间来产生延迟的标志检测脉冲fdetpd。与从标志检测脉冲fdetp被建立的时间点开始直到延迟的标志检测脉冲fdetpd被建立的时间点的时段相对应的所述预定延迟时间可以根据实施例而设置得不同。
临界错误脉冲发生电路52可以响应于标志检测脉冲fdetp和错误计数信号ecnt而产生临界错误脉冲terrp。当错误计数信号ecnt被使能成逻辑“高”电平时，如果标志检测脉冲fdetp被建立，则临界错误脉冲发生电路52可以产生具有逻辑“低”电平的反相临界错误脉冲terrpb和具有逻辑“高”电平的临界错误脉冲terrp。从被执行了错误刷洗操作的存储单元的出错数据的数量等于预定数量的时间点开始，临界错误脉冲发生电路52可以同步于如果选中的存储单元具有额外的出错数据则被建立的标志检测脉冲fdetp而产生反相临界错误脉冲terrpb和临界错误脉冲terrp。
地址检测脉冲发生电路53可以响应于第二错误刷洗列地址ecs_yadd<2>而产生延迟的地址addd和地址检测脉冲adetp。在连接到选中的存储体中包括的一个行路径的全部存储单元都被顺序地选择之后，第二错误刷洗列地址ecs_yadd<2>的电平可以从逻辑“高”电平变成逻辑“低”电平以选择所述选中的存储体中包括的另一行路径。地址检测脉冲发生电路53可以将第二错误刷洗列地址ecs_yadd<2>延迟预定延迟时间以产生延迟的地址addd。地址检测脉冲发生电路53可以与第二错误刷洗列地址ecs_yadd<2>的下降沿同步以产生具有逻辑“低”电平的地址检测脉冲adetp。
锁存控制脉冲输出电路54可以响应于地址检测脉冲adetp而产生锁存控制脉冲latcntp。锁存控制脉冲输出电路54可以同步于地址检测脉冲adetp被建立的时间点而产生锁存控制脉冲latcntp。
行错误复位脉冲输出电路55可以响应于延迟的地址addd而产生行错误复位脉冲rerstp。行错误复位脉冲输出电路55可以同步于延迟的地址addd的下降沿而产生行错误复位脉冲rerstp。
锁存临界错误脉冲发生电路56可以响应于反相临界错误脉冲terrpb和地址检测脉冲adetp而产生锁存临界错误脉冲lerrp。如果具有逻辑“低”电平的反相临界错误脉冲terrpb被建立，则锁存临界错误脉冲发生电路56可以产生具有逻辑“高”电平的锁存临界错误脉冲lerrp。如果具有逻辑“低”电平的地址检测脉冲adetp被建立，则锁存临界错误脉冲发生电路56可以产生具有逻辑“低”电平的锁存临界错误脉冲lerrp。
行临界错误脉冲发生电路57可以响应于锁存临界错误脉冲lerrp和错误计数信号ecnt而产生行临界错误脉冲rterrp。从在错误刷洗操作期间选中的单元的出错数据的数量等于预定数量的时间点开始，当对于每个行路径检测到额外的出错数据时，行临界错误脉冲rterrp可以产生。在错误计数信号ecnt具有逻辑“高”电平时，行临界错误脉冲发生电路57可以缓冲锁存临界错误脉冲lerrp以产生行临界错误脉冲rterrp。
脉冲选择电路58可以响应于脉冲选择信号psel而输出临界错误脉冲terrp或行临界错误脉冲rterrp作为选中的错误脉冲sel_erp。如果脉冲选择信号psel具有逻辑“低”电平，则脉冲选择电路58可以输出临界错误脉冲terrp作为选中的错误脉冲sel_erp。如果脉冲选择信号psel具有逻辑“高”电平，则脉冲选择电路58可以输出行临界错误脉冲rterrp作为选中的错误脉冲sel_erp。如果关于比预定数量多的出错数据的数量的信息储存在行错误信息储存电路6中，则脉冲选择信号psel可以被设置成具有逻辑“低”电平，而如果在多于预定数量的出错数据出现之后关于呈现出错数据的行路径的数量的信息储存在行错误信息储存电路6中，则脉冲选择信号psel可以被设置成具有逻辑“高”电平。脉冲选择信号psel的逻辑电平可以根据实施例而被设置得不同。
锁存信息发生电路59可以输出同步于选中的错误脉冲sel_erp而被计数的锁存信息信号lip<1:m>。每当选中的错误脉冲sel_erp被建立时，锁存信息发生电路59可以将锁存信息信号lip<1:m>的逻辑电平组合增加一比特。锁存信息发生电路59可以响应于复位脉冲rstpb而将锁存信息信号lip<1:m>初始化。在这种情况下，锁存信息信号lip<1:m>中包括的全部比特位可以被初始化成具有逻辑“低”电平。初始化的锁存信息信号lip<1:m>的逻辑电平组合可以根据实施例而设置得不同。锁存信息信号lip<1:m>中包括的位数“m”可以根据实施例而设置得不同。
信息储存电路591可以响应于储存控制脉冲scntp而储存锁存信息信号lip<1:m>。信息储存电路591可以包括多个锁存电路来储存具有多个比特位的锁存信息信号lip<1:m>。信息储存电路591可以同步于储存控制脉冲scntp被建立的时间点而将锁存信息信号lip<1:m>储存在其中。
参见图13，行错误信息储存电路6可以包括行计数器61、行锁存电路62、锁存码储存电路63、行比较电路64、行输出锁存电路65、行锁存控制脉冲发生电路66和地址锁存电路67。
行计数器61可以响应于延迟的标志检测脉冲fdetpd和行错误复位脉冲rerstp而产生行码rcd<1:n>。如果延迟的标志检测脉冲fdetpd被建立，则行计数器61可以对行码rcd<1:n>计数。在一个实施例中，行计数器61可以产生包括针对每个行路径而被错误刷洗操作选中的单元中包括的出错数据的数量的计数的行码rcd<1:n>。每当延迟的标志检测脉冲fdetpd被建立时，行计数器61可以将行码rcd<1:n>的逻辑电平组合增加一比特。如果行错误复位脉冲rerstp被建立，则行计数器61可以将行码rcd<1:n>初始化。在这种情况下，如果行错误复位脉冲rerstp被建立，则行码rcd<1:n>中包括的全部比特位可以被初始化成具有逻辑“低”电平。初始化的行码rcd<1:n>的逻辑电平组合可以根据实施例而设置得不同。行码rcd<1:n>中包括的位数“n”可以根据实施例而设置得不同。
行锁存电路62可以响应于行锁存控制脉冲rlcntp而锁存行码rcd<1:n>。如果行锁存控制脉冲rlcntp被建立，则行锁存电路62可以锁存行码rcd<1:n>。在一个示例中，如果行码rcd<1:n>大于锁存码lcd<1:n>，则行锁存电路62可以输出锁存的行码作为锁存码lcd<1:n>。行锁存电路62可以响应于复位脉冲rstpb而将锁存码lcd<1:n>初始化。初始化的锁存码lcd<1:n>的逻辑电平组合可以根据实施例而设置得不同。锁存码lcd<1:n>中包括的位数“n”可以根据实施例而设置得不同。
锁存码储存电路63可以响应于储存控制脉冲scntp而接收和储存锁存码lcd<1:n>。锁存码储存电路63可以包括多个锁存电路来储存具有多个比特位的锁存码lcd<1:n>。如果储存控制脉冲scntp被建立，则锁存码储存电路63可以接收和储存锁存码lcd<1:n>。
行比较电路64可以响应于行码rcd<1:n>和锁存码lcd<1:n>而产生行比较信号rcom。如果行码rcd<1:n>被设置成具有比锁存码lcd<1:n>的逻辑电平组合大的逻辑电平组合，则行比较电路64可以产生被使能的行比较信号rcom。如果行码rcd<1:n>和锁存码lcd<1:n>中的每个都具有三比特位，则在锁存码lcd<1:n>被设置成具有逻辑电平组合“100”时，行比较信号rcom可以在当行码rcd<1:n>具有逻辑电平组合“101”、“110”和“111”时被使能。使能的行比较信号rcom的逻辑电平可以根据实施例而设置得不同。
行输出锁存电路65可以响应于锁存控制脉冲latcntp和行比较信号rcom而产生锁存比较信号lcom。如果锁存控制脉冲latcntp被建立，则行输出锁存电路65可以锁存行比较信号rcom，以及可以输出锁存的行比较信号作为锁存比较信号lcom。
行锁存控制脉冲发生电路66可以响应于锁存控制脉冲latcntp和锁存比较信号lcom而产生行锁存控制脉冲rlcntp。当锁存比较信号lcom被使能成具有逻辑“高”电平时，行锁存控制脉冲发生电路66可以响应于锁存控制脉冲latcntp而缓冲锁存比较信号lcom以将缓冲的锁存控制脉冲输出作为行锁存控制脉冲rlcntp。
地址锁存电路67可以响应于行锁存控制脉冲rlcntp而锁存错误刷洗行地址ecs_xadd<1:2>、错误刷洗存储体地址ecs_badd<1:2>和错误刷洗存储体组地址ecs_bgadd<1:2>。如果行锁存控制脉冲rlcntp被建立，则地址锁存电路67可以锁存错误刷洗行地址ecs_xadd<1:2>、错误刷洗存储体地址ecs_badd<1:2>和错误刷洗存储体组地址ecs_bgadd<1:2>。地址锁存电路67可以响应于复位脉冲rstpb而被初始化。如果地址锁存电路67被初始化，则储存在地址锁存电路67中的关于错误刷洗行地址ecs_xadd<1:2>、错误刷洗存储体地址ecs_badd<1:2>和错误刷洗存储体组地址ecs_bgadd<1:2>的信息可以删除。如果行码rcd<1:n>被设置成比锁存码lcd<1:n>大，则地址锁存电路67可以锁存关于行路径的信息。
如上所述，根据一个实施例的半导体器件可以对其中包括的存储单元顺序地执行错误刷洗操作以确定存储单元是否具有出错数据，以及如果存储单元的出错数据的数量大于或等于预定数量，则可以储存关于出错数据的数量的信息，或者如果针对至少一个行地址的出错数据的数量大于或等于预定数量，则可以储存关于针对所述至少一个行地址的出错数据的数量的信息。此外，半导体器件可以检测和储存关于针对每个行路径的具有最多出错数据的行地址的信息和关于最多出错数据的数量的信息。相应地，可以使用储存在半导体器件中的信息来正确地监控半导体器件中包括的存储单元的状态。
参照图1至图13而描述的半导体器件可以应用于包括存储系统、图形系统、计算系统、或移动系统等的电子系统。例如，如图14中所示，根据一个实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(i/o)接口1004。
根据从存储器控制器1002输出的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以将储存的数据读取和输出给存储器控制器1002。数据储存电路1001可以包括图1中所示的半导体器件。同时，数据储存电路1001可以包括即使在其电源被中断时仍能保持储存的数据的非易失性存储器。非易失性存储器可以为诸如nor型闪存或nand型闪存的闪存、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋力矩随机存取存储器(sttram)、或磁随机存取存储器(mram)等。
存储器控制器1002可以经由i/o接口1004来接收从外部设备(例如，主机设备)输出的命令，以及可以将从主机设备输出的命令解码来控制用于将数据输入至数据储存电路1001或缓冲存储器1003中的操作或者控制用于将储存在数据储存电路1001或缓冲存储器1003中的数据输出的操作。虽然图14用单个块图示了存储器控制器1002，但是存储器控制器1002可以包括用于控制由非易失性存储器组成的数据储存电路1001的一个控制器和用于控制由易失性存储器组成的缓冲存储器1003的另一控制器。
缓冲存储器1003可以暂时地储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时地储存从数据储存电路1001输出或输入给数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以将储存的数据读取和输出给存储器控制器1002。缓冲存储器1003可以包括诸如动态随机存取存储器(dram)、移动dram或静态随机存取存储器(sram)的易失性存储器。
i/o接口1004可以将存储器控制器1002物理地和电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以经由i/o接口1004来接收从外部设备(即，主机)供应的控制信号和数据，以及可以经由i/o接口1004而将从存储器控制器1002产生的数据输出给外部设备(即，主机)。即，电子系统1000可以经由i/o接口1004来与主机通信。i/o接口1004可以包括各种接口协议中的任意一种，诸如通用串行总线(usb)、多媒体卡(mmc)、外围组件互联快速(pci-e)、串行连接scsi(sas)、串行at连接(sata)、并行at连接(pata)、小计算机系统接口(scsi)、增强型小设备接口(esdi)和集成驱动电路(ide)。
电子系统1000可以用作主机的辅助储存设备或者外部储存设备。电子系统1000可以包括固体盘(ssd)、usb存储器、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(微型sd)卡、安全数字大容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式多媒体卡(emmc)、或紧凑式闪存(cf)卡等。