非易失性存储器装置的操作方法与流程

发明构思涉及一种半导体存储器，更具体地，涉及一种非易失性存储器装置及一种非易失性存储器装置的操作方法。

背景技术：

存储装置可以响应于主机装置(诸如计算机、智能电话、智能平板等)的控制来存储数据。存储装置可以包括在磁盘上存储数据的硬盘驱动器(hdd)，或者在非易失性存储器中存储数据的半导体存储器。半导体存储器可以是固态驱动器(ssd)或存储卡。

非易失性存储器可以包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪存、相变随机存取存储器(pram)、电阻ram(rram)、铁电ram(fram)等。

技术实现要素：

根据本发明构思的实施例涉及一种操作非易失性存储器装置的方法。所述非易失性存储器装置包括多个串，每个串包括沿着与基底的其上设置有单元串的表面垂直的方向堆叠的至少一个串选择晶体管、多个存储器单元、至少一个虚设存储器单元以及至少一个地选择晶体管。所述方法包括：对所述多个单元串中的第一虚设存储器单元执行第一编程操作，在第一编程操作后，第一虚设存储器单元具有第一阈值电压；使用验证电压对第一虚设存储器单元执行验证操作，验证电压是第一虚设存储器单元在第一编程操作后的目标阈值电压的上限；确定第一阈值电压是否高于验证电压；在确定第一阈值电压高于验证电压的情况下，对第一虚设存储器单元执行第二编程操作以将第一虚设存储器单元的阈值电压从第一阈值电压降低，在第二编程操作后，第一虚设存储器单元具有第二阈值电压。第二阈值电压低于第一阈值电压。

根据本发明构思的另一实施例涉及一种操作非易失性存储器装置的方法。所述非易失性存储器装置包括多个串，每个串包括沿着与基底的其上设置有单元串的表面垂直的方向堆叠的至少一个串选择晶体管、多个存储器单元、至少一个虚设存储器单元以及至少一个地选择晶体管。所述方法包括：确定是否满足检查条件；在确定满足检查条件的情况下，使用第一验证电压对所述多个单元串中的第一地选择晶体管执行验证读取操作；确定第一地选择晶体管的第一阈值电压是否高于第一验证电压；在确定第一地选择晶体管的第一阈值电压高于第一验证电压的情况下，对第一地选择晶体管执行第一编程操作，以降低第一地选择晶体管的第一阈值电压。

根据本发明构思的又一实施例涉及一种操作非易失性存储器装置的方法。所述非易失性存储器装置包括多个串，每个串包括沿着与基底的其上设置有单元串的表面垂直的方向堆叠的至少一个串选择晶体管、多个存储器单元、至少一个虚设存储器单元以及至少一个地选择晶体管。所述方法包括：对所述多个单元串中的存储器单元执行第一编程操作，以提高存储器单元的第一阈值电压，根据所编程的第一阈值电压，被编程的存储器单元具有擦除状态和多个编程状态中的一种状态；当所述多个单元串中的地选择晶体管、串选择晶体管和虚设存储器单元中的至少一个的至少一个第二阈值电压高于第一验证电压时，对地选择晶体管、串选择晶体管和虚设存储器单元中的所述至少一个执行第二编程操作，以降低地选择晶体管、串选择晶体管和虚设存储器单元中的所述至少一个的所述至少一个第二阈值电压；当所述至少一个第二阈值电压低于第二验证电压时，对地选择晶体管、串选择晶体管和虚设存储器单元中的所述至少一个执行第三编程操作，以提高所述至少一个第二阈值电压。

附图说明

通过参照附图详细地描述发明构思的示例性实施例，发明构思的上述和其他特征将变得更清楚。

图1是示出根据发明构思的示例性实施例的非易失性存储器的框图。

图2是示出根据发明构思的示例性实施例的存储器块的电路图。

图3是示出根据发明构思的示例性实施例的非易失性存储器的操作方法的流程图。

图4示出根据发明构思的示例性实施例的图3的操作方法中的单元晶体管的阈值电压的变化。

图5是示出根据发明构思的示例性实施例的第一编程操作的流程图。

图6是示出根据发明构思的示例性实施例在第一编程操作中供应至存储器块的电压的表。

图7是示出根据发明构思的示例性实施例在第一编程操作中供应至存储器块的电压的表。

图8是示出根据发明构思的示例性实施例的第二编程操作的流程图。

图9是示出根据发明构思的示例性实施例在第二编程操作中供应至存储器块的电压的表。

图10示出根据发明构思的示例性实施例在第二编程操作中施加至选择的单元串的电压。

图11示出根据发明构思的示例性实施例在第二编程操作中施加到未选择的单元串的电压。

图12示出根据发明构思的示例性实施例在第二编程操作中施加到未选择的单元串的电压。

图13示出根据发明构思的示例性实施例在第二编程操作中施加到未选择的单元串的电压。

图14是示出根据发明构思的示例性实施例在第二编程操作中供应至存储器块的电压的表。

图15示出根据发明构思的示例性实施例在第二编程操作中施加至选择的单元串的电压。

图16是示出根据发明构思的示例性实施例的第二编程操作的流程图。

图17是示出根据发明构思的示例性实施例在第二编程操作中通过电压的电平的控制的时序图。

图18是示出根据发明构思的示例性实施例的非易失性存储器的操作方法的流程图。

图19是示出根据发明构思的示例性实施例的非易失性存储器的操作方法的流程图。

图20示出根据发明构思的示例性实施例的图19的操作方法中单元晶体管的阈值电压的改变。

图21是示出根据发明构思的示例性实施例的存储装置的框图。

图22是示出根据发明构思的示例性实施例的存储器控制器的框图。

图23是示出根据发明构思的示例性实施例的计算装置的框图。

图24示出了示出根据发明构思的实施例的存储器块的结构的透视图。

图25是示出根据发明构思的实施例的存储器块的结构的剖视图。

图26示出与连接部对应的单元晶体管用作虚设存储器单元的示例。

图27示出当对存储器单元执行编程操作和擦除操作时存储器单元的阈值电压的变化。

图28是示出对存储器单元执行编程操作的方法的流程图。

图29是示出对存储器单元执行擦除操作的方法的流程图。

图30示出当执行第一编程操作时虚设存储器单元、地选择晶体管或串选择晶体管的阈值电压的变化。

图31是示出非易失性存储器检查虚设存储器单元、地选择晶体管或串选择晶体管的阈值电压并执行第一编程操作的方法的流程图。

图32示出将施加到存储器块的电压的示例。

图33示出当执行第二编程操作时虚设存储器单元、地选择晶体管或串选择晶体管的阈值电压的变化。

图34是示出非易失性存储器检查虚设存储器单元、地选择晶体管或串选择晶体管的阈值电压并执行第二编程操作的方法的流程图。

图35示出将施加到存储器块的电压的示例。

图36示出根据发明构思的实施例的检查条件的示例。

图37示出图26的存储器块的应用示例。

具体实施方式

现在在下文中将参照示出发明构思的示例性实施例的附图更充分地描述发明构思。然而，此发明构思可以以很多不同的形式实施并且不应该被解释为受限于在这里阐述的实施例。在附图中，为清楚起见，可以夸大层和区域的尺寸和相对尺寸。同样的附图标记在附图和书面说明中始终表示同样的元件。

图1是示出根据发明构思的示例性实施例的非易失性存储器110的框图。参照图1，非易失性存储器110包括存储器单元阵列111、地址(addr)解码器电路113、页缓冲器电路115、数据输入/输出(i/o)电路117和控制逻辑电路119。

存储器单元阵列111包括多个存储器块blk1-blkz，多个存储器块blk1-blkz中的每个存储器块具有多个存储器单元。每个存储器块可以通过至少一条地选择线gsl、多条字线wl和至少一条串选择线ssl连接至地址解码器电路113。每个存储器块可以通过多条位线bl连接至页缓冲器电路115。存储器块blk1-blkz可以共同连接至位线bl。存储器块blk1-blkz的存储器单元可以具有相同结构。存储器块blk1-blkz中的每个可以是擦除操作单元。存储器单元阵列111中的存储器单元可以按照一个存储器块单元擦除。属于同一存储器块的存储器单元可以被一次性全部擦除。在发明构思的示例性实施例中，每个存储器块可以被分为多个子块。每个子块可以是擦除操作单元。

地址解码器电路113通过多条地选择线gsl、多条字线wl和多条串选择线ssl连接至存储器单元阵列111。地址解码器电路113根据控制逻辑电路119的控制来操作。地址解码器电路113能够从存储器控制器接收第一地址addr1。地址解码器电路113将接收到的第一地址addr1解码并根据解码的地址控制施加到字线wl的电压。

例如，在编程操作中，地址解码器电路113可以将编程电压vpgm施加到由第一地址addr1指示的选择的存储器块的选择的字线，并将通过电压vpass施加到选择的存储器块的未选择的字线。在读取操作中，地址解码器电路113可以将选择读取电压vrd施加到由第一地址addr1指示的选择的存储器块的选择的字线，并将非选择电压vread施加到选择的存储器块的未选择的字线。在擦除操作中，地址解码器电路113可以将擦除电压(例如，地电压或具有与地电压相似的电平的低电压)施加到由第一地址addr1指示的选择的存储器块的选择的字线。

页缓冲器电路115通过多条位线bl连接至存储器单元阵列111。页缓冲器电路115通过多条数据线dl连接至数据输入/输出电路117。页缓冲器电路115根据控制逻辑电路119的控制操作。

页缓冲器电路115能够存储将在存储器单元阵列111的存储器单元中编程的数据或从存储器单元阵列111的存储器单元读取的数据。在编程操作中，页缓冲器电路115能够存储将在存储器单元中编程的数据。页缓冲器电路115能够在存储的数据的基础上使位线bl偏置。在编程操作中，页缓冲器电路115能够用作写入驱动器。在读取操作中，页缓冲器电路115能够感测位线bl的电压并存储感测结果。在读取操作中，页缓冲器电路115能够用作感测放大器。

数据输入/输出电路117通过多条数据线dl连接至页缓冲器电路115。数据输入/输出电路117能够与存储器控制器交换第一数据data1。

数据输入/输出电路117能够临时存储从存储器控制器接收的第一数据data1。数据输入/输出电路117能够将存储的第一数据data1传输到存储器控制器。数据输入/输出电路117能够用作缓冲存储器。

控制逻辑电路119从存储器控制器接收第一命令cmd1和控制信号ctrl。控制逻辑电路119将接收的第一命令cmd1解码并能够根据解码的命令控制非易失性存储器110的整体操作。

在读取操作中，逻辑控制电路119能够从接收的控制信号ctrl中的读取使能信号/re生成数据选通信号dqs并输出数据选通信号dqs。在写入操作中，控制逻辑电路119能够接收包括在控制信号ctrl中的数据选通信号dqs。

控制逻辑电路119包括编程控制电路pc。编程控制电路pc能够通过控制地址解码器电路113和页缓冲器电路115来控制非易失性存储器110的编程操作。例如，编程控制电路pc能够控制地址解码器电路113和页缓冲器电路115使得根据按照发明构思的示例性实施例的编程方法执行编程。

图2是示出根据发明构思的示例性实施例的存储器块blka的电路图。参照图2，存储器块blka包括多个单元串cs11-cs21和cs12-cs22。单元串cs11-cs21和cs12-cs22可以沿行方向和列方向布置以形成行和列。

例如，沿行方向布置的单元串cs11和cs12可以形成第一行，沿行方向布置的单元串cs21和cs22可以形成第二行。沿列方向布置的单元串cs11和cs21可以形成第一列，沿列方向布置的单元串cs12和cs22可以形成第二列。

每个单元串cs11-cs21和cs12-cs22可以包括多个单元晶体管。单元晶体管包括地选择晶体管gsta和gstb、存储器单元mc1-mc6以及串选择晶体管ssta和sstb。每个单元串的地选择晶体管gsta和gstb、存储器单元mc1-mc6以及串选择晶体管ssta和sstb可以在与其上沿行和列布置有单元串cs11-cs21和cs12-cs22的平面(例如，与基底的形成有存储器块blka的表面对应的平面)垂直的方向上堆叠。例如，单元串的晶体管可以在高度方向上堆叠。

单元晶体管可以是具有根据由绝缘层俘获的电荷的数量而改变的阈值电压的电荷捕获型晶体管。

最下面的地选择晶体管gsta的源极可以共同连接至共源线csl。

单元串cs11-cs21和cs12-cs22的地选择晶体管gsta和gstb的控制栅极可以分别连接至地选择线gsla和gslb。同一高度(或顺序)的地选择晶体管可以连接至同一条地选择线，不同高度(或顺序)的地选择晶体管可以连接至不同的地选择线。例如，第一高度的地选择晶体管gsta共同连接至地选择线gsla，第二高度的地选择晶体管gstb共同连接至地选择线gslb。

同一行的地选择晶体管可以连接至同一条地选择线，不同行的地选择晶体管可以连接至不同的地选择线。例如，第一行的单元串cs11和cs12的地选择晶体管gsta和gstb连接至第一地选择线，第二行的单元串cs21和cs22的地选择晶体管gsta和gstb连接至第二地选择线。

位于自基底(或地选择晶体管gst)同一高度(或顺序)的存储器单元的控制栅极可以共同连接至同一条字线，位于自基底不同高度(或顺序)的存储器单元的控制栅极可以分别连接至不同的字线wl1-wl6。例如，存储器单元mc1共同连接至字线wl1。存储器单元mc2共同连接至字线wl2。存储器单元mc3共同连接至字线wl3。存储器单元mc4共同连接至字线wl4。存储器单元mc5共同连接至字线wl5。存储器单元mc6共同连接至字线wl6。

在单元串cs11-cs21和cs12-cs22的同一高度(或顺序)的第一串选择晶体管ssta处，不同行的第一串选择晶体管ssta的控制栅极分别连接至不同的串选择线ssl1a-ssl2a。例如，单元串cs11和cs12的第一串选择晶体管ssta共同连接至串选择线ssl1a。单元串cs21和cs22的第一串选择晶体管ssta共同连接至串选择线ssl2a。

在单元串cs11-cs21和cs12-cs22的同一高度(或顺序)的第二串选择晶体管sstb处，不同行的第二串选择晶体管sstb的控制栅极分别连接至不同的串选择线ssl1b-ssl2b。例如，单元串cs11和cs12的第二串选择晶体管sstb共同连接至串选择线ssl1b。单元串cs21和cs22的第二串选择晶体管sstb共同连接至串选择线ssl2b。

不同行的单元串连接至不同的串选择线。同一行的单元串的同一高度(或顺序)的串选择晶体管连接至同一条串选择线。同一行的单元串的不同高度(或顺序)的串选择晶体管连接至不同的串选择线。

同一行的单元串的串选择晶体管可以共同连接至一条串选择线。例如，第一行的单元串cs11和cs12的串选择晶体管ssta和sstb可以共同连接至一条串选择线。例如，串选择晶体管ssta可以共同连接至串选择线ssl1a，串选择晶体管sstb可以共同连接至串选择线ssl1b。第二行的单元串cs21和cs22的串选择晶体管ssta和sstb可以共同连接至一条串选择线。例如，串选择晶体管ssta可以共同连接至串选择线ssl2a，串选择晶体管sstb可以共同连接至串选择线ssl2b。

单元串cs11-cs21和cs12-cs22的列分别连接至不同的位线bl1和bl2。例如，第一列的单元串cs11和cs21的串选择晶体管sstb共同连接至位线bl1。第二列的单元串cs12和cs22的串选择晶体管sstb共同连接至位线bl2。

单元串cs11和cs12可以形成第一平面。单元串cs21和cs22可以形成第二平面。

在存储器块blka中，每个平面的每个高度的存储器单元可以形成物理页。物理页可以是存储器单元mc1-mc6的读取单元和写入单元。例如，可以由串选择线ssl1a、ssl1b、ssl2a和ssl2b选择存储器块blka的一个平面。当导通电压被供应至串选择线ssl1a和ssl1b，并且截止电压被供应至串选择线ssl2a和ssl2b时，第一平面的单元串cs11和cs12分别连接至位线bl1和bl2。换言之，第一平面被选择。当导通电压被供应至串选择线ssl2a和ssl2b，并且截止电压被供应至串选择线ssl1a和ssl1b时，第二平面的单元串cs21和cs22分别连接至位线bl1和bl2。换言之，第二平面被选择。在选择的平面中，可以由字线wl1-wl6选择存储器单元mc的一行。在选择的行中，选择电压可以被施加到第二字线wl2，非选择电压可以被施加到剩余的字线wl1和wl3-wl6。换言之，可以通过控制串选择线ssl1a、ssl1b、ssl2a和ssl2b以及字线wl1-wl6来选择与第二平面的第二字线wl2对应的物理页。在被选择的物理页的存储器单元mc2中，可以执行写入或读取操作。

在存储器块blka中，可以按照存储器块单元或子块单元执行存储器单元mc1-mc6的擦除操作。当按照存储器块单元执行擦除操作时，存储器块blka的存储器单元mc可以根据擦除请求(例如，来自外部存储器控制器的擦除请求)被一次性全部擦除。当按照子块单元执行擦除操作时，存储器块blka的存储器单元mc1-mc6中的部分可以根据擦除请求(例如，来自外部存储器控制器的擦除请求)被一次性全部擦除，剩余的部分可以被禁止擦除。低电压(例如，地电压或具有与地电压相似电平的电压)可被供应至连接到正被擦除的存储器单元的字线，连接至禁止擦除的存储器单元的字线可被浮置。

图2中示出的存储器块blka是示例性的。发明构思不限于图2中示出的存储器块blka。例如，单元串的行的数量可以增加或减少。随着单元串的行的数量改变，连接至单元串的行的串选择线或地选择线的数量以及连接至一条位线的单元串的数量也可以改变。

单元串的列的数量可以增加或减少。随着单元串的列的数量改变，连接至单元串的列的位线的数量以及连接至一条串选择线的单元串的数量也可以改变。

单元串的高度可以增大或减小。例如，每个单元串中包括的地选择晶体管、存储器单元或串选择晶体管的数量可以增加或减少。

属于一个物理页的存储器单元mc能够对应至少三个逻辑页。例如，k(k是大于2的整数)个比特能够被编程在一个存储器单元mc中。在属于一个物理页的存储器单元mc中，被编程在每个存储器单元mc中的k个比特能够分别形成k个逻辑页。

在发明构思的示例性实施例中，提供三维(3d)存储器阵列。3d存储器阵列以一个或更多个物理级的存储器单元阵列单片地形成，存储器单元具有设置在硅基底上方的有源区以及与所述存储器单元的操作关联的电路。这样的关联的电路可以位于这样的基底上方或这样的基底内。术语“单片”可以指每级阵列的层直接沉积在每个下级阵列的层上。

在发明构思的示例性实施例中，3d存储器阵列包括垂直nand串，垂直nand串垂直定向使得至少一个存储器单元位于另一存储器单元上方。所述至少一个存储器单元可以包括电荷捕获层。每个垂直nand串还包括位于存储器单元上方的至少一个选择晶体管，所述至少一个选择晶体管具有与存储器单元相同的结构并与存储器单元共同地单片形成。

通过引用全部包含于此的下述专利文献：美国专利号us7,679,133、us8,553,466、us8,654,587、us8,559,235以及美国专利公开号us2011/0233648，描述用于根据发明构思的示例性实施例使用的三维存储器阵列的构造。在前述专利文献中，三维存储器阵列被构造为多级，各级之间共享字线和/或位线。

图3是示出根据发明构思的示例性实施例的非易失性存储器的操作方法的流程图。参照图1至图3，在步骤s110中，执行第一编程操作，从而单元晶体管的阈值电压提高。例如，被选为编程目标的单元晶体管(例如，全部单元晶体管)的阈值电压可以提高。编程控制电路pc能够控制施加到存储器单元阵列111的电压使得单元晶体管的阈值电压提高。

在步骤s120中，执行第二编程操作，从而具有比验证电压vfyu高的阈值电压的单元晶体管的阈值电压可以降低。例如，可以对对其执行了第一编程操作的单元晶体管中的具有比验证电压vfyu高的阈值电压的单元晶体管进行编程使得它们的阈值电压通过第二编程操作降低。验证电压vfyu可以是单元晶体管的目标阈值电压范围的上限。编程控制电路pc能够控制施加到存储器单元阵列111的电压使得具有比验证电压vfyu高的阈值电压的单元晶体管的阈值电压降低。

图4示出根据发明构思的示例性实施例的图3的操作方法中单元晶体管的阈值电压的改变。在图4中，横轴表示单元晶体管的阈值电压，纵轴表示单元晶体管的数量。换言之，图4示出了单元晶体管的阈值电压分布。

参照图1至图4，单元晶体管的初始阈值电压分布可以由第一线l1表示。

如果执行步骤s110的第一编程操作，则单元晶体管的阈值电压提高。例如，单元晶体管的阈值电压分布可以通过第一编程操作从第一线l1改变至第二线l2。

如果执行步骤s120的第二编程操作，则单元晶体管的比验证电压vfyu高的阈值电压降低。例如，单元晶体管的比验证电压vfyu高的阈值电压可以变为比验证电压vfyu低。换言之，单元晶体管的阈值电压分布可以通过第二编程操作从第二线l2改变至第三线l3。

如上所述，如果执行第一编程操作和第二编程操作，则单元晶体管的阈值电压分布缩窄并且单元晶体管的阈值电压分布仅限于比验证电压vfyu低的电平。例如，由l3表示的阈值电压分布的宽度比由l2表示的阈值电压分布的宽度小。由于单元晶体管的阈值电压控制在目标范围内，因此包括单元晶体管的非易失性存储器的可靠性提高。

图5是示出根据发明构思的示例性实施例的第一编程操作的流程图。参照图1、图2和图5，在步骤s210中，将低电压供应至单元晶体管的沟道。例如，可以将地电压或与具有与地电压相似的电平的低电压供应至被选择为编程目标的单元晶体管的沟道。

在步骤s220中，将高电压供应至单元晶体管的控制栅极。例如，可以将具有能够引起fowler-nordheim(f-n)隧穿的电平的高电压供应至被选择为编程目标的单元晶体管的控制栅极。

由于供应至单元晶体管的沟道的低电压和供应至单元晶体管的控制栅极的高电压之间的电压差，在单元晶体管中发生f-n隧穿。因此，电子被捕获在单元晶体管中，单元晶体管的阈值电压可以提高。

在第一编程操作中，单元晶体管可以通过字线编程。例如，在第一编程操作中，属于连接至同一字线的物理页的存储器单元的阈值电压可以提高。

图6是示出根据发明构思的示例性实施例在第一编程操作中供应至存储器块blka的电压的表。图6中示出了当存储器单元mc被选择为编程目标时的电压的示例。

参照图2和图6，第一位线电压vbl1被施加到位线bl1和bl2。第一位线电压vbl1可以是地电压或具有与地电压相似的电平的低电压。

第一串选择线电压vssl1被施加到串选择线ssl1a、ssl1b、ssl2a和ssl2b。第一串选择线电压vssl1可以是导通串选择晶体管sst1a、sst1b、sst2a和sst2b的电压。sst1a和sst1b对应于连接至串选择线ssl1a和ssl1b的串选择晶体管，sst2a和sst2b对应于连接至串选择线ssl2a和ssl2b的串选择晶体管。第一串选择线电压vssl1可以是供电电压或具有与供电电压相似的或比供电电压高的电平的高电压。

第一通过电压vpass1被施加到未选择的字线。第一通过电压vpass1可以是将连接至未选择的字线的存储器单元导通的电压。第一通过电压vpass1可以是供电电压或具有与供电电压相似的或比供电电压高的电平的高电压。

第一编程电压vpgm1被施加到选择的字线。第一编程电压vpgm1可以是比第一通过电压vpass1高的高电压。

第一地选择线电压vgsl1被施加到地选择线gsla和gslb。第一地选择线电压vgsl1可以是导通地选择晶体管gsta和gstb的电压。第一地选择线电压vgsl1可以是供电电压或具有与供电电压相似的或比供电电压高的电平的高电压。

第一共源线电压vcsl1被施加到共源线csl。第一共源线电压vcsl1可以是地电压或具有与地电压相似的电平的低电压。

在此情况下，连接至第三字线wl3的存储器单元mc3被选择为第一编程操作的编程目标。由于第一通过电压vpass1被施加到第一字线wl1、第二字线wl2以及第四至第六字线wl4-wl6，因此第一存储器单元mc1、第二存储器单元mc2以及第四至第六存储器单元mc4-mc6导通。由于第一串选择线电压vssl1被施加到串选择线ssl1a、ssl1b、ssl2a和ssl2b，因此串选择晶体管sst1a、sst1b、sst2a和sst2b导通。由于第一地选择线电压vgsl1被施加到地选择线gsla和gslb，因此地选择晶体管gsta和gstb导通。由于第一编程电压vpgm1被施加到第三字线wl3，因此存储器单元mc3导通。

由于第一位线电压vbl1被提供至位线bl1和bl2，因此低电压通过串选择晶体管sst1a、sst1b、sst2a和sst2b以及第四至第六存储器单元mc4-mc6被供应至第三存储器单元mc3的漏极。此外，供应至共源线csl的第一共源线电压vcsl1通过地选择晶体管gsta和gstb以及第一存储器单元mc1和第二存储器单元mc2供应至第三存储器单元mc3的源极。

如参照图5描述的，低电压被供应至被选择为第一编程操作的目标的第三存储器单元mc3的沟道，高电压被供应至第三存储器单元mc3的控制栅极。因此，第三存储器单元mc3的阈值电压升高。

图7是示出根据发明构思的示例性实施例在第一编程操作中供应至存储器块blka的电压的表。图7中示出了当地选择晶体管gsta被选择为编程目标时电压的示例。

参照图2和图7，第二位线电压vbl2被施加到位线bl1和bl2。第二位线电压vbl2可以是地电压或具有与地电压相似的电平的低电压。

第二串选择线电压vssl2被供应到串选择线ssl1a、ssl1b、ssl2a和ssl2b。第二串选择线电压vssl2可以是导通串选择晶体管sst1a、sst1b、sst2a和sst2b的电压。第二串选择线电压vssl2可以是供电电压或具有与供电电压相似的或比供电电压高的电平的高电压。

第二通过电压vpass2被施加到字线wl1-wl6。第二通过电压vpass2可以是导通连接至字线wl1-wl6的存储器单元的电压。第二通过电压vpass2可以是供电电压或具有与供电电压相似的或比供电电压高的电平的高电压。

第二地选择线电压vgsl2被施加到未选择的地选择线。第二地选择线电压vgsl2可以是导通地选择晶体管gst的电压。第二地选择线电压vgsl2可以是供电电压或具有与供电电压相似的或比供电电压高的电平的高电压。

第二编程电压vpgm2被施加到被选择的地选择线。第二编程电压vpgm2可以是比第二通过电压vpass2高的高电压。

第二共源线电压vcsl2被施加到共源线csl。第二共源线电压vcsl2可以是地电压或具有与地电压相似的电平的低电压。

在此情况下，连接至地选择线gsla的地选择晶体管gsta被选择为第一编程操作的编程目标。由于第二通过电压vpass2被施加到第一至第六字线wl1-wl6，因此第一至第六存储器单元mc1-mc6导通。由于第二地选择线电压vgsl2被施加到地选择线gslb，因此地选择晶体管gstb导通。由于第二编程电压vpgm2被施加到地选择线gsla，因此地选择晶体管gsta导通。

由于第二位线电压vbl2被提供至位线bl1和bl2，因此低电压通过串选择晶体管sst1a、sst1b、sst2a和sst2b以及第一至第六存储器单元mc1-mc6被供应至地选择晶体管gstb的漏极，并通过地选择晶体管gstb被供应至地选择晶体管gsta的漏极。此外，供应至共源线csl的第二共源线电压vcsl2被直接供应至地选择晶体管gsta的源极。

如参照图5描述的，低电压被供应至被选择为第一编程操作的目标的地选择晶体管gsta的沟道，高电压被供应至地选择晶体管gsta的控制栅极。因此，在地选择晶体管gsta中出现f-n隧穿，地选择晶体管gsta的阈值电压升高。

地选择晶体管gstb以相似的方式被编程。例如，供应至位线bl1和bl2的低电压通过地选择晶体管gstb的漏极侧的单元晶体管(换言之，串选择晶体管sst1a、sst1b、sst2a和sst2b以及存储器单元mc1-mc6)传输至地选择晶体管gstb的漏极。供应至共源线csl的低电压通过地选择晶体管gstb的源极侧的单元晶体管(换言之，地选择晶体管gsta)供应至地选择晶体管gstb的源极。如果高电压被供应至地选择晶体管gstb的控制栅极，则地选择晶体管gstb的阈值电压升高。

图8是示出根据发明构思的示例性实施例的第二编程操作的流程图。参照图1至图3以及图8，在步骤s310中，使用验证电压vfyu执行验证操作。例如，可以对对其执行了第一编程操作的单元晶体管执行验证操作。可以按照对其执行了第一编程操作的单元晶体管的物理页执行验证操作。如果执行验证操作，则在对其执行了第一编程操作的单元晶体管中，具有比验证电压vfyu低的阈值电压的第一单元晶体管和具有比验证电压vfyu高的阈值电压的第二单元晶体管可以彼此区分。

在步骤s320中，确定是否已经通过验证操作。例如，在不存在具有比验证电压vfyu高的阈值电压的第二单元晶体管或第二单元晶体管的数量少于预定值的情况下，可以确定已经通过验证操作。

如果通过验证操作，则可以完成第二编程操作。如果没有通过验证操作，则执行步骤s330。

在步骤s330中，禁止具有比验证电压vfyu低的阈值电压的第一单元晶体管的编程。在步骤s340中，允许对具有比验证电压vfyu高的阈值电压的第二晶体管编程。例如，可以通过有区别地控制供应到第一晶体管的电压和供应到第二晶体管的电压来禁止或允许编程。在那之后，在步骤s350中，将编程电压供应至第一单元晶体管和第二单元晶体管的控制栅极。例如，编程电压可以是在第二单元晶体管中引起热空穴注入的电压。

步骤s310和s320可以形成验证步骤。步骤s330至s350可以形成编程步骤。可以重复执行验证步骤和编程步骤直到步骤s310的验证操作的结果确定为已经通过。换言之，可以重复执行验证步骤和编程步骤直到单元晶体管的阈值电压等于或小于验证电压vfyu。

当重复执行验证步骤和编程步骤时，可以改变施加到存储器块blka的单元串cs11、cs12、cs21和cs22的电压的电平。

图9是示出根据发明构思的示例性实施例在第二编程操作中供应至存储器块的电压的表。图9中示出了在对存储器单元mc执行第二编程时的示例。

参照图2和图9，第三位线电压vbl3被施加到选择的位线。第三位线电压vbl3可以是供电电压或具有与供电电压相似或比供电电压高的电平的高电压。第四位线电压vbl4被施加到未选择的位线。第四位线电压vbl4可以是地电压或具有与地电压相似的电平的低电压。

第三串选择线电压vssl3被施加到选择的串选择线。第三串选择线电压vssl3可以是导通串选择晶体管的电压。第三串选择线电压vssl3可以是供电电压或具有与供电电压相似或比供电电压高的电平的高电压。第三串选择线电压vssl3可以具有与第三位线电压vbl3基本相同的电平。第四串选择线电压vssl4被施加到未选择的串选择线。第四串选择线电压vssl4可以是供电电压或比第三串选择线电压vssl3高的高电压。第四串选择线电压vssl4可以是高电压。这些高电压可以防止升压(boosting)。

第三编程电压vpgm3被施加到选择的字线。第三编程电压vpgm3可以具有在存储器单元中引起热空穴注入的电平，所述存储器单元是在连接到选择的字线的存储器单元中的允许对其编程的存储器单元。第三编程电压vpgm3可以具有比第三共源线电压vcsl3低的电平。第三编程电压vpgm3可以具有足以使第三存储器单元mc3截止的电平。

第三通过电压vpass3被施加到未选择的字线。第三通过电压vpass3可以是使存储器单元导通的电压。第三通过电压vpass3可以是供电电压或至比第三串选择线电压vssl3高的高电压。

第三地选择线电压vgsl3被施加到地选择线gsla和gslb。第三地选择线电压vgsl3可以是使地选择晶体管gsta和gstb导通的电压。第三地选择线电压vgsl3可以是供电电压或具有与供电电压相似的或比供电电压高的电平的高电压。

第三共源线电压vcsl3被施加到共源线csl。第三共源线电压vcsl3可以是地电压或具有与地电压相似的电平的低电压。

如参照图6描述的，对连接到第三字线wl3的存储器单元mc3执行第一编程操作。此外，在第三存储器单元mc3中，属于单元串cs11的第三存储器单元mc3的阈值电压比验证电压vfyu高，属于剩余的单元串cs12、cs21和cs22的第三存储器单元mc3的阈值电压比验证电压vfyu低。换言之，选择了与单元串cs11对应的串选择线ssl1a和ssl1b以及位线bl1，未选择不与单元串cs11对应的串选择线ssl2a和ssl2b以及位线bl2。

图10示出根据发明构思的示例性实施例在第二编程操作中施加到选择的单元串cs11的电压。在图10中，在右侧示出单元串cs11，在左侧示出单元串cs11的单元晶体管的沟道的电压(或电势)的曲线图。在电压(或电势)曲线图中，横轴表示沟道电压vch，纵轴表示单元晶体管的定位(位置)。

参照图2、图9和图10，第三编程电压vpgm3被施加到选择的第三字线wl3。因此，第三存储器单元mc3截止。例如，第三存储器单元mc3的沟道具有第一型(例如，p型)。由于第三存储器单元mc3的控制栅极与沟道之间的耦合，第三存储器单元mc3的沟道的电压(或电势)可以降低。

第三串选择线电压vssl3被施加到选择的串选择线ssl1a和ssl1b。在施加第三串选择线电压vssl3的初始状态下，选择的串选择线ssl1a和ssl1b可导通。

第三位线电压vbl3被供应到选择的第一位线bl1。第三位线电压vbl3可以通过导通的被选择的串选择晶体管sst1a和sst1b的沟道传输到存储器单元mc6的漏极。

如果第三通过电压vpass3被施加到第四至第六字线wl4-wl6，则第四至第六存储器单元mc4-mc6导通。例如，第四至第六存储器单元mc4-mc6的沟道具有第二型(例如，n型)。由于第三存储器单元mc3截止，因此从选择的位线bl1传输至第六存储器单元mc6的漏极的电压被传输至第四至第六存储器单元mc4-mc6的沟道。

在第四至第六存储器单元mc4-mc6导通之后，随着第四至第六存储器单元mc4-mc6的控制栅极的电压升高至第三通过电压vpass3的目标电平，第四至第六存储器单元mc4-mc6的控制栅极和沟道之间出现耦合。由于该耦合，第四至第六存储器单元mc4-mc6的沟道的电压(或电势)可以比从选择的第一位线bl1供应至第六存储器单元mc6的漏极的电压高。此时，串选择晶体管sst1a和sst1b截止。换言之，第四至第六存储器单元mc4-mc6的沟道与第一位线bl1隔离并且在截止的存储器单元mc3和截止的串选择晶体管sst1a和sst1b之间浮置。

例如，第三串选择线电压vssl3和第三位线电压vbl3可以具有基本相同的电平。此时，传输到存储器单元mc6的漏极的电压可以具有从第三串选择线电压vssl3或第三位线电压vbl3减去串选择晶体管sst1a和sst1b的阈值电压而获得的电平。在此情况下，如果第六存储器单元mc6的漏极电压升高，则不满足串选择晶体管sst1a和sst1b的导通条件，从而串选择晶体管sst1a和sst1b截止。

在串选择晶体管sst1a和sst1b截止后，第四至第六存储器单元mc4-mc6的沟道的电压由于耦合效应进一步升高。换言之，第四至第六存储器单元mc4-mc6的沟道被浮置，浮置的沟道的电压(或电势)被提升。例如，第四至第六存储器单元mc4-mc6的沟道的电压可以提高为升压电压vboost。换言之，升压电压vboost被供应至选择的第三存储器单元mc3的漏极。

由于第三通过电压vpass3被供应至第一字线wl1和第二字线wl2，第三地选择线电压vgsl3被供应至地选择线gsla和gslb，因此地选择晶体管gsta和gstb以及第一存储器单元mc1和第二存储器单元mc2导通。因此，供应至共源线csl的第三共源线电压vcsl通过地选择晶体管gsta和gstb以及第一存储器单元mc1和第二存储器单元mc2被传输至选择的第三存储器单元mc3的源极。

由于供应至第三存储器单元mc3的漏极的升压电压vboost和供应至第三存储器单元mc3的源极的第三共源线电压vcsl3之间的电压差，在第三存储器单元mc3周围/中出现热空穴。在实施例中，第三编程电压vpgm3可以具有在第三存储器单元mc3中引起热空穴的电平。例如，第三编程电压vpgm3可以具有比升压电压vboost和第三共源线电压vcsl3低的电平。第三编程电压vpgm3可以是负电压。由于第三编程电压vpgm3被施加到第三存储器单元mc3的控制栅极，因此热空穴被注入到第三存储器单元mc3中。换言之，第三存储器单元mc3的阈值电压降低。

当重复执行图8的验证步骤和编程步骤时，第三编程电压vpgm3的电平可以逐渐提高或降低。当重复执行图8的验证步骤和编程步骤时，第三通过电压vpass3的电平逐渐提高或降低，从而升压电压vboost的电平可以逐渐提高或降低。

图11至图13示出根据发明构思的示例性实施例在第二编程操作中施加到未选择的单元串cs12、cs21和cs22的电压。在图11至图13中，在右侧示出单元串cs12、cs21和cs22，在左侧示出单元串cs12、cs21和cs22的单元晶体管的沟道的电压(或电势)曲线图。在每个电压(或电势)曲线图中，横轴表示沟道的电压vch，纵轴表示单元晶体管的定位(位置)。

参照图2、图9和图11，在未选择的单元串cs12中，第三编程电压vpgm3被施加到选择的第三字线wl3。因此，第三存储器单元mc3截止。

第三串选择线电压vssl3被施加到选择的串选择线ssl1a和ssl1b。因此，串选择晶体管sst1a和sst1b导通。第三通过电压vpass3被供应至第四至第六字线wl4-wl6。因此，第四至第六存储器单元mc4-mc6导通。

第四位线电压vbl4被供应至未选择的第二位线bl2。第四位线电压vbl4通过串选择晶体管ssta和sstb被供应至第四至第六存储器单元mc4-mc6的沟道。由于第四位线电压vbl4是低电压，因此如果第四至第六存储器单元mc4-mc6的控制栅极中发生耦合，则第四至第六存储器单元mc4-mc6的沟道的电压不提高为使串选择晶体管ssta和sstb截止。因此，不发生参照图10描述的升压，并且第四至第六存储器单元mc4-mc6的沟道的电压变为第四位线电压vbl4。

由于第三通过电压vpass3被供应至第一字线wl1和第二字线wl2并且第三地选择线电压vgsl3被施加到地选择线gsla和gslb，因此地选择晶体管gsta和gstb以及第一存储器单元mc1和第二存储器单元mc2导通。因此，供应至共源线csl的第三共源线电压vcsl3通过地选择晶体管gsta和gstb以及第一存储器单元mc1和第二存储器单元mc2被传输至选择的第三存储器单元mc3的源极。

供应至第三存储器单元mc3的漏极的第四位线电压vbl4和供应至第三存储器单元mc3的源极的第三共源线电压vcsl3之间的电压差不引起热空穴。换言之，在未选择的单元串cs12中，通过防止第三存储器单元mc3的漏极电压的升压而禁止第三存储器单元mc3的编程。

参照图2、图9和图12，在在未选择的单元串cs21中，第三编程电压vpgm3被施加到选择的第三字线wl3。因此，第三存储器单元mc3截止。

第四串选择线电压vssl4被施加到未选择的串选择线ssl2a和ssl2b。因此，串选择晶体管ssta和sstb导通。第三通过电压vpass3被供应至第四至第六字线wl4-wl6。因此，第四至第六存储器单元mc4-mc6导通。

第三位线电压vbl3被供应至选择的第一位线bl1。第三位线电压vbl3通过串选择晶体管ssta和sstb被供应至第四至第六存储器单元mc4-mc6的沟道。第四串选择线电压vssl4是比第三串选择线电压vssl3高的高电压。例如，第四串选择线电压vssl4可以被设置为足够高使得当第四至第六存储器单元mc4-mc6的沟道的电压由于来自控制栅极的耦合而提高时，串选择晶体管ssta和sstb不截止。因此，不发生参照图10描述的升压，第四至第六存储器单元mc4-mc6的沟道的电压变为第三位线电压vbl3。

由于第三通过电压vpass3被供应至第一字线wl1和第二字线wl2，第三地选择线电压vgsl3被施加到地选择线gsla和gslb，因此地选择晶体管gsta和gstb以及第一存储器单元mc1和第二存储器单元mc2导通。因此，供应至共源线csl的第三共源线电压vcsl3通过地选择晶体管gsta和gstb以及第一存储器单元mc1和第二存储器单元mc2被传输至选择的第三存储器单元mc3的源极。

供应至第三存储器单元mc3的漏极的第三位线电压vbl3和供应至第三存储器单元mc3的源极的第三共源线电压vcsl3之间的电压差不足以引起热空穴。换言之，在未选择的单元串cs21中，通过防止第三存储器单元mc3的漏极电压的升压而禁止第三存储器单元mc3的编程。

参照图2、图9和图13，在未选择的单元串cs22中，第三编程电压vpgm3被施加到选择的第三字线wl3。因此，第三存储器单元mc3截止。

第四串选择线电压vssl4被施加到未选择的串选择线ssl2a和ssl2b。因此，串选择晶体管ssta和sstb导通。第三通过电压vpass3被供应至第四至第六字线wl4-wl6。因此，第四至第六存储器单元mc4-mc6导通。

第四位线电压vbl4被供应至未选择的第二位线bl2。第四位线电压vbl4通过串选择晶体管ssta和sstb被供应至第四至第六存储器单元mc4-mc6的沟道。第四串选择线电压vssl4是比第三串选择线电压vssl3高的高电压，第四位线电压vbl4是比第三位线电压vbl3低的低电压。因此，当第四至第六存储器单元mc4-mc6的沟道的电压由于来自它们的控制栅极的耦合而提高时，串选择晶体管ssta和sstb不截止。因此，不发生参照图10描述的升压，第四至第六存储器单元mc4-mc6的沟道的电压变为第四位线电压vbl4。

由于第三通过电压vpass3被供应至第一字线wl1和第二字线wl2，第三地选择线电压vgsl3被施加到地选择线gsla和gslb，因此地选择晶体管gsta和gstb以及第一存储器单元mc1和第二存储器单元mc2导通。因此，供应至共源线csl的第三共源线电压vcsl3通过地选择晶体管gsta和gstb以及第一存储器单元mc1和第二存储器单元mc2被传输至选择的第三存储器单元mc3的源极。

供应至第三存储器单元mc3的漏极的第四位线电压vbl4和供应至第三存储器单元mc3的源极的第三共源线电压vcsl3之间的电压差不引起热空穴。换言之，在未选择的单元串cs22中，通过防止第三存储器单元mc3的漏极电压的升压而禁止第三存储器单元mc3的编程。

图14是示出根据发明构思的示例性实施例在第二编程操作中供应至存储器块的电压的表。图14示出当在地选择晶体管gsta和gstb中执行第二编程时电压的示例。

参照图2和图14，第五位线电压vbl5被施加到选择的位线。第五位线电压vbl5可以是供电电压或具有与供电电压相似的或比供电电压高的电平的高电压。第六位线电压vbl6被施加到未选择的位线。第六位线电压vbl6可以是地电压或具有与地电压相似的电平的低电压。

第五串选择线电压vssl5被施加到选择的串选择线。第五串选择线电压vssl5可以是使串选择晶体管导通的电压。第五串选择线电压vssl5可以是供电电压或具有与供电电压相似或比供电电压高的电平的高电压。第五串选择线电压vssl5可以具有与第五位线电压vbl5基本相同的电平。第六串选择线电压vssl6被施加到未选择的串选择线。第六串选择线电压vssl6可以是使串选择晶体管导通的电压。第六串选择线电压vssl6可以是供电电压或具有比第五串选择线电压vssl5高的电平的高电压。第六串选择线电压vssl6可以是防止升压的高电压。

第四通过电压vpass4被施加到字线wl1-wl6。第四通过电压vpass4可以是使第一至第六存储器单元mc1-mc6导通的电压。第四通过电压vpass4可以是供电电压或至比第五串选择线电压vssl5高的高电压。

第四编程电压vpgm4被施加到选择的地选择线。第四编程电压vpgm4可以具有在地选择晶体管中引起热空穴注入的电平，所述地选择晶体管是连接到选择的地选择线的地选择晶体管gsta中的允许对其编程的地选择晶体管。第四编程电压vpgm4可以具有比第三共源线电压vcsl3低的电平。第四编程电压vpgm4可以具有足以使地选择晶体管gsta截止的电平。

第四地选择线电压vgsl4被施加到未选择的地选择线。第四地选择线电压vgsl4可以是使地选择晶体管导通的电压。第四地选择线电压vgsl4可以是供电电压或具有与供电电压相似的或比供电电压高的电平的高电压。

共源线电压vcsl4被施加到共源线csl。共源线电压vcsl4可以是地电压或具有与地电压相似的电平的低电压。

如参照图7描述的，在连接到地选择线gsla的地选择晶体管gsta中执行第一编程操作。此外，在地选择晶体管gsta中，属于单元串cs11的地选择晶体管gsta的阈值电压比验证电压vfyu高，属于剩余的单元串cs12、cs21和cs22的地选择晶体管gsta的阈值电压比验证电压vfyu低。换言之，选择了与单元串cs11对应的串选择线ssl1a和ssl1b以及位线bl1，未选择不与单元串cs11对应的串选择线ssl2a和ssl2b以及位线bl2。

图15示出根据发明构思的示例性实施例在第二编程操作中施加到选择的单元串的电压。在图15中，在右侧示出单元串cs11，在左侧示出单元串cs11的单元晶体管的沟道的电压(或电势)曲线图。在电压(或电势)曲线图中，横轴表示沟道的电压vch，纵轴表示单元晶体管的定位(位置)。

参照图2、图14和图15，作为负电压的第四编程电压vpgm4被施加到选择的地选择线gsla。因此，地选择晶体管gsta截止。例如，地选择晶体管gsta的沟道具有第一型(例如，p型)。由于地选择晶体管gsta的控制栅极和沟道之间的耦合，地选择晶体管gsta的沟道的电压会降低。

第五串选择线电压vssl5被施加到选择的串选择线ssl1a和ssl1b。在施加第五串选择线电压vssl5的初始状态下，串选择晶体管sst1a和sst1b可以导通。

第五位线电压vbl5被供应至选择的第一位线bl1。第五位线电压vbl5可以通过导通的串选择晶体管ssta和sstb的沟道传输至存储器单元mc6。

如果第四通过电压vpass4被施加到第一至第六字线wl1-wl6，则第一至第六存储器单元mc1-mc6导通。例如，第一至第六存储器单元mc1-mc6的沟道具有第二型(例如，n型)。如果第四地选择线电压vgsl4被施加到地选择线gslb，则地选择晶体管gstb导通。例如，地选择晶体管gstb的沟道具有第二型。由于地选择晶体管gsta截止，因此从选择的位线bl1传输至第六存储器单元mc6的漏极的电压被传输至第一至第六存储器单元mc1-mc6以及地选择晶体管gstb的沟道。

第一至第六存储器单元mc1-mc6以及地选择晶体管gstb导通后，由于第一至第六存储器单元mc1-mc6的控制栅极的电压升高至第四通过电压vpass4的目标电平且地选择线gslb的控制栅极的电压升高至第四地选择线电压vgsl4的目标电平，因此第一至第六存储器单元mc1-mc6以及地选择晶体管gstb的控制栅极和沟道之间发生耦合。由于该耦合，第一至第六存储器单元mc1-mc6以及地选择晶体管gstb的沟道的电压会比从第一位线vbl1供应至第六存储器单元mc6的漏极的电压高。此时，串选择晶体管sst1a和sst1b截止。换言之，第一至第六存储器单元mc1-mc6以及地选择晶体管gstb的沟道与第一位线bl1隔离，并在截止的地选择晶体管gsta与串选择晶体管sst1a和sst1b之间浮置。

第五串选择线电压vssl5和第五位线电压vbl5可以具有基本相同的电平。传输到存储器单元mc6的漏极的电压可以具有通过从第五串选择线电压vssl5或第五位线电压vbl5减去串选择晶体管sst1a和sst1b的阈值电压获得的电平。在此情况下，如果存储器单元mc6的漏极电压由于耦合而提高，则不满足串选择晶体管sst1a和sst1b的导通条件，从而串选择晶体管sst1a和sst1b截止。

在串选择晶体管sst1a和sst1b截止后，第一至第六存储器单元mc1-mc6和地选择晶体管gstb的沟道的电压由于耦合效应进一步提高。换言之，第一至第六存储器单元mc1-mc6和地选择晶体管gstb的沟道被浮置，浮置的沟道的电压被提升。例如，第一至第六存储器单元mc1-mc6和地选择晶体管gstb的沟道的电压可以升高为升压电压vboost。换言之，升压电压vboost被供应至选择的地选择晶体管gsta的漏极。

供应至共源线csl的第四共源线电压vcsl4被传输至选择的地选择晶体管gsta的源极。

由于供应至地选择晶体管gsta的漏极的升压电压vboost和供应至地选择晶体管gsta的源极的第四共源线电压vcsl4之间的电压差，在地选择晶体管gsta周围/中出现热空穴。由于第四编程电压vpgm4被施加到地选择晶体管gsta的控制栅极，因此热空穴被注入到地选择晶体管gsta中。换言之，地选择晶体管gsta的阈值电压降低。

在未选择的单元串cs12、cs21和cs22中，如参照图11至图13描述的，可以通过防止地选择晶体管gsta的漏极的电压升压而禁止地选择晶体管gsta编程。

地选择晶体管gstb以相似的方式编程。例如，在选择的单元串中，地选择晶体管gstb的漏极电压被升压。供应至共源线csl的低电压被传输至地选择晶体管gstb的源极。如果第四编程电压vpgm4被供应至地选择晶体管gstb，则选择的单元串的地选择晶体管gstb的阈值电压降低。

在未选择的单元串中，地选择晶体管gstb的漏极的电压被防止升压。供应至共源线csl的低电压被传输至地选择晶体管gstb的源极。当第四编程电压vpgm4被供应至地选择线gslb时，未选择的单元串的地选择晶体管gstb的阈值电压不降低。

当重复执行图8的验证步骤和编程步骤时，第四编程电压vpgm4的电平可以逐渐提高或降低。当重复执行图8的验证步骤和编程步骤时，第四通过电压vpass4的电平逐渐提高或降低，从而升压电压vboost的电平可以逐渐提高或降低。

图16是示出根据发明构思的示例性实施例的第二编程操作的流程图。参照图1至图3以及图16，在步骤s410中，使用验证电压vfyu执行验证操作。如果执行验证操作，则在对其执行了第一编程操作的单元晶体管中，具有比验证电压vfyu低的阈值电压的第一单元晶体管和具有比验证电压vfyu高的阈值电压的第二单元晶体管彼此区分。

在步骤s420中，确定是否已经通过验证操作。如果确定已经通过验证操作，则可以完成第二编程操作。如果验证操作的结果未确定为已经通过，则执行步骤s430。步骤s410和s420可以是验证步骤。

在步骤s430中，禁止对具有比验证电压vfyu低的阈值电压的第一单元晶体管编程。在步骤s440中，允许对具有比验证电压vfyu高的阈值电压的第二晶体管编程。在那之后，在步骤s450中，将编程电压供应至第一单元晶体管和第二单元晶体管的控制栅极。例如，编程电压可以是在第二单元晶体管中引起热空穴注入的电压。

在步骤s460中，确定是否执行最大编程步骤。例如，可以确定是否将包括步骤s430至s450的编程步骤执行预定次数。

如参照图10至图15描述的，在第二编程操作中，通过提升选择的单元串的选择的单元晶体管的漏极电压来降低选择的单元串的选择的单元晶体管的阈值电压。升压电压会由于诸如漏电流的外围效应(peripheraleffect)而逐渐降低。如果升压电压逐渐降低，则选择的单元晶体管的编程效率会降低。为了防止编程效率由于升压电压的降低而降低，可以将包括步骤s430至s450的编程步骤执行数次。

例如，在执行第k次编程步骤后，可以恢复选择的单元串。例如，可以对存储器块blka的单元串的单元晶体管的沟道电压放电。之后，在验证步骤后，再次施加参照图9或图14描述的电压，从而可以执行第k+1次编程步骤。

在重复执行编程步骤时，可以控制电压条件。例如，可以提高或降低施加到选择的单元晶体管的控制栅极的编程电压的电平。施加到未选择的字线的通过电压vpass的电平提高或降低，从而升压电压vboost的电平可以提高或降低。施加到共源线csl的低电压的电平可以提高或降低。

图17是示出根据发明构思的示例性实施例在第二编程操作中通过电压的电平的控制的时序图。在图17中，横轴表示时间t，纵轴表示通过电压vpass的电平。图17中示出图16的编程步骤中控制通过电压vpass的电平的示例。

参照图17，通过电压vpass在第一时刻t1被施加到字线wl。在那之后，在第二时刻t2、第三时刻t3、第四时刻t4和第五时刻t5，通过电压vpass的电平提高。在那之后，在第六时刻t6，通过电压vpass放电。

如参照图16描述的，升压电压vboost的电平会随时间流逝而逐渐降低。如图17所示，如果通过电压vpass的电平逐渐提高，则由于耦合，升压电压vboost的电平逐渐升高。换言之，升压电压vboost的降低和升高互相抵消，从而升压电压vboost的电平在执行第二编程操作的编程步骤时得以保持。

虽然如参照图16描述的，重复执行第二编程操作的编程步骤，但是可以如参照图17描述地控制每个编程步骤中的通过电压vpass的电平。

图18是示出根据发明构思的示例性实施例的非易失性存储器的操作方法的流程图。参照图1、图2和图18，在步骤s510中，执行第一编程操作以提高单元晶体管的阈值电压。例如，选择为程序目标的单元晶体管的阈值电压可以提高。

在步骤s520中，执行第二编程操作以降低单元晶体管中具有比验证电压vfyu高的阈值电压的单元晶体管的阈值电压。例如，可以通过第二编程操作降低对其执行了第一编程操作的单元晶体管中的具有比验证电压vfyu高的阈值电压的单元晶体管的阈值电压。例如，验证电压vfyu可以是单元晶体管的目标阈值电压范围的上限。

在步骤s530中，确定已经达到迭代的最大次数。例如，确定是否已经执行了预定次数的第一编程操作和第二编程操作。如果还未执行预定次数的第一编程操作和第二编程操作，则重复步骤s510和s520，因此，再次执行第一编程操作和第二编程操作。如果已经执行了预定次数的第一编程操作和第二编程操作，则完成单元晶体管的编程。

如果重复执行通过第一编程操作提高单元晶体管的阈值电压的操作以及通过第二编程操作降低具有比验证电压vfyu高的阈值电压的单元晶体管的阈值电压的操作，则可以降低单元晶体管的阈值电压分布。

当重复执行第一编程操作时，可以改变施加到单元串cs11、cs12、cs21和cs22的电压。例如，编程电压vpgm的电平可以逐渐提高。

当第二编程操作开始时，可以将施加到单元串cs11、cs12、cs21和cs22的电压初始化为初始值。

图19是示出根据发明构思的示例性实施例的非易失性存储器110的操作方法的流程图。参照图1、图2和图19，在步骤s610中，执行第一编程操作以提高单元晶体管的阈值电压。例如，被选择为编程目标的单元晶体管的全部阈值电压可以提高。

在步骤s620中，执行第二编程操作以降低单元晶体管中具有比验证电压vfyu高的阈值电压的单元晶体管的阈值电压。例如，可以通过第二编程操作降低对其执行了第一编程操作的单元晶体管中的具有比验证电压vfyu高的阈值电压的单元晶体管的阈值电压。例如，验证电压vfyu可以是单元晶体管的目标阈值电压范围的上限。

在步骤s630中，使用验证电压vfyl对单元晶体管执行验证操作。例如，如果在单元晶体管中存在具有比验证电压vfyl低的阈值电压的单元晶体管或具有比验证电压vfyl低的阈值电压的单元晶体管的数量大于预定值，则可以确定验证操作为已经失败。如果在单元晶体管中不存在具有比验证电压vfyl低的阈值电压的单元晶体管或具有比验证电压vfyl低的阈值电压的单元晶体管的数量不大于预定值，则可以确定验证操作的结果已经通过。

在步骤s640中，如果验证操作确定为已经通过，则单元晶体管的编程完成。如果验证操作确定为已经失败，则再次执行步骤s610至s630。

如果重复执行步骤s610至s630的次数达到预定阈值，则可以确定单元晶体管的编程完成且出现错误。

当重复执行第一编程操作时，可以改变施加到单元串cs11、cs12、cs21和cs22的电压。例如，编程电压vpgm的电平可以逐渐提高。

当第二编程操作开始时，可以将施加到单元串cs11、cs12、cs21和cs22的电压初始化为初始值。

图20示出根据发明构思的示例性实施例的图19的操作方法中单元晶体管的阈值电压的改变。在图20中，横轴表示单元晶体管的阈值电压vth，纵轴表示单元晶体管的数量。换言之，图20示出了单元晶体管的阈值电压分布。

参照图1、图2、图19和图20，单元晶体管的初始阈值电压分布可以由第一线l1表示。

如果执行步骤s610的第一编程操作，则单元晶体管的阈值电压提高。例如，单元晶体管的阈值电压分布可以从第一线l1改变至第二线l2。

如果执行步骤s620的第二编程操作，则降低具有比验证电压vfyu高的阈值电压的单元晶体管的阈值电压。例如，比验证电压vfyu高的阈值电压可以变为比验证电压vfyu低。执行第一编程操作和第二编程操作直到单元晶体管的阈值电压等于或高于验证电压vfy1。换言之，单元晶体管的阈值电压分布可以从第二线l2改变至第三线l3。

如上所述，如果执行第一编程操作和第二编程操作，则单元晶体管的阈值电压分布缩窄，具体地，单元晶体管的阈值电压限于验证电压vfyu和验证电压vfy1之间的范围。由于单元晶体管的阈值电压控制在目标范围内，因此包括单元晶体管的非易失性存储器110的可靠性提高。

图21是示出根据发明构思的示例性实施例的存储装置的框图。参照图21，存储装置100包括非易失性存储器110、存储器控制器120和随机存取存储器(ram)130。

非易失性存储器110能够在存储器控制器120的控制下执行写入、读取和擦除操作。非易失性存储器110能够与存储器控制器120交换第一数据data1。例如，非易失性存储器110能够从存储器控制器120接收第一数据data1并写入第一数据data1。非易失性存储器110能够执行读取操作并将读取的第一数据data1输出至存储器控制器120。

非易失性存储器110能够从存储器控制器120接收第一命令cmd1和第一地址addr1。非易失性存储器110能够与存储器控制器120交换控制信号ctrl。例如，非易失性存储器110能够接收下述信号中的至少一种：选择构成非易失性存储器110的多个半导体芯片中的至少一个半导体芯片的芯片选择信号/ce、表示从存储器控制器120接收的信号是第一命令cmd1的命令锁存使能信号cle、表示从存储器控制器120接收的信号是第一地址addr1的地址锁存使能信号ale、在读取操作中由存储器控制器120产生的并周期地触发以用于调整时序的读取使能信号/re、当传输第一命令cmd1或第一地址addr1时由存储器控制器120激活的写入使能信号/we、由存储器控制器120激活以当供电改变时防止不想要的擦除或不想要的写入的写入防止信号/wp以及在写入操作中由存储器控制器120生成并周期地触发以用于调整来自存储器控制器120的第一数据data1的输入同步的数据选通信号dqs。例如，非易失性存储器110能够输出指示非易失性存储器110是否执行编程、擦除或读取操作的就绪&繁忙信号r/nb以及由非易失性存储器110从读取使能信号/re生成的并周期地触发以用于调整第一数据data1到存储器控制器120的输出同步的数据选通信号dqs中的至少一种。

第一数据data1、第一地址addr1和第一命令cmd1能够通过第一信道ch1与存储器控制器120通信。第一信道ch1可以是输入/输出信道。控制信号ctrl能够通过第二信道与存储器控制器120通信。第二信道ch2可以是控制信道。

非易失性存储器110具有参照图1至图20描述的结构并可以根据参照图1至图20描述的方法操作。例如，非易失性存储器110能够执行提升单元晶体管的阈值电压的第一编程操作以及降低编程的单元晶体管中的具有比验证电压高的阈值电压的单元晶体管的阈值电压的第二编程操作。

非易失性存储器110可以包括闪存。然而，非易失性存储器110不限于包括闪存。非易失性存储器110可以包括诸如相变ram(pram)、磁ram(mram)、电阻ram(rram)、铁电ram(feram)等的各种非易失性存储器中的至少一种。

存储器控制器120被构造为控制非易失性存储器110。例如，存储器控制器120能够控制非易失性存储器110以执行写入、读取或擦除操作。存储器控制器120能够与非易失性存储器110交换第一数据data1和控制信号ctrl并将第一命令cmd1和第一地址addr1输出至非易失性存储器110。

存储器控制器120能够在外部主机装置的控制下控制非易失性存储器110。存储器控制器120能够与外部主机装置交换第二数据data2，并从外部主机装置接收第二命令cmd2和第二地址addr2。

存储器控制器120能够通过第一单元(例如，时间单元或数据单元)与非易失性存储器110交换第一数据data1并通过与第一单元不同的第二单元(例如，时间单元或数据单元)与外部主机装置交换第二数据data2。

存储器控制器120能够根据第一格式与非易失性存储器110交换第一数据data1并将第一命令cmd1和第一地址addr1传输至非易失性存储器110。存储器控制器120能够根据与第一格式不同的第二格式与外部主机装置交换第二数据data2并从外部主机装置接收第二命令cmd2和第二地址addr2。

存储器控制器120能够将ram130用作缓冲存储器、高速缓存(cache)存储器或操作存储器。例如，存储器控制器120能够从外部主机装置接收第二数据data2，在ram130中存储接收的第二数据data2并将存储在ram130中的第二数据data2作为第一数据data1写入非易失性存储器110中。存储器控制器120能够从非易失性存储器110读取第一数据data1，在ram130中存储读取的第一数据data1并将存储在ram130中的第一数据data1作为第二数据data2输出至外部主机装置。存储器控制器120能够在ram130中存储从非易失性存储器110读取的数据并将存储在ram130中的数据再次写入非易失性存储器110中。

存储器控制器120能够在ram130中存储用于管理非易失性存储器110的数据或代码。例如，存储器控制器120能够从非易失性存储器110读取用于管理非易失性存储器110的代码或数据并将其加载到ram130中以驱动非易失性存储器110。

存储器控制器120可以包括错误校正码(ecc)块124。ecc块124能够基于写入到非易失性存储器110中的第一数据data1生成奇偶校验。生成的奇偶校验能够与第一数据data1共同写入非易失性存储器110。生成奇偶校验的操作可以是错误校正编码操作。ecc块124能够从非易失性存储器110接收第一数据data1和奇偶校验。ecc块124能够使用接收的奇偶校验校正第一数据data1的错误。校正错误的操作可以是错误校正解码操作。

在错误校正解码操作中，ecc块124能够执行简化的错误校正或完整的错误校正。简化的错误校正可以是具有缩减的错误校正时间的错误校正。完整的错误校正可以是具有更高可靠性的错误校正。ecc块124能够通过选择性地执行简化的错误校正或完整的错误校正来提高存储装置100的操作速度和可靠性。

ram130可以包括诸如动态ram(dram)、静态ram(sram)、同步dram(sdram)、pram、mram、rram、feram等的各种随机存取存储器中的至少一种。

为了减少擦除操作在非易失性存储器110中产成的开销，存储装置100可以执行地址映射。例如，当外部主机装置请求过写入操作时，存储装置100可以在空闲的存储空间的存储器单元中存储过写入请求数据，而不是擦除存储现有数据的存储器单元以在擦除的存储器单元中存储过写入请求数据。存储器控制器120能够根据上述方法驱动映射在外部主机装置中使用的逻辑地址和在非易失性存储器110中使用的物理地址的闪存转换层(flashtranslationlayer，ftl)。例如，第二地址addr2可以是逻辑地址，第一地址addr1可以是物理地址。

存储装置100能够根据外部主机装置的请求执行数据的写入、读取或擦除操作。存储装置100可以包括固态驱动器(ssd)或硬盘驱动器(hdd)。存储装置100可以包括诸如个人计算机存储卡国际联合会(pcmcia)卡、紧凑型闪存(cf)卡、智能媒体卡(sm、smc)、记忆棒、多媒体卡(mmc、缩小尺寸(rs)-mmc、mmcmicro)、安全数字(sd)卡(sd、minisd、microsd、安全数字高容量(sdhc))、通用闪存装置(ufs)等的存储卡。存储装置100可以包括诸如嵌入式多媒体卡(emmc)、ufs、完美页新(perfectpagenew，ppn)等的安装存储器。

图22是示出根据发明构思的示例性实施例的存储器控制器的框图。参照图22，存储器控制器120包括总线121、处理器122、ram123、ecc块124、主机接口125、缓冲器控制电路126和存储器接口127。

总线121被构造为在存储器控制器120的构成元件之间提供信道。

处理器122能够控制存储器控制器120的整体操作并执行逻辑操作。处理器122能够通过主机接口125与外部主机装置通信。处理器122能够在ram123中存储通过主机接口125接收的第二命令cmd2和第二地址addr2。处理器122能够根据存储在ram123中的第二命令cmd2和第二地址addr2生成第一命令cmd1和第一地址addr1，并通过存储器接口127输出生成的第一命令cmd1和第一地址addr1。

处理器122能够通过缓冲器控制电路126输出通过主机接口125接收的第二数据data2或在ram123中存储第二数据data2。处理器122能够通过存储器接口127将存储在ram123中的数据或通过缓冲器控制电路126接收的数据作为第一数据data1输出。处理器122能够在ram123中存储通过存储器接口127接收的第一数据data1或通过缓冲器控制电路126输出第一数据data1。处理器122能够通过主机接口125将存储在ram123中的数据或通过缓冲器控制电路126接收的数据作为第二数据data2输出，或通过存储器接口127将存储在ram123中的数据或通过缓冲器控制电路126接收的数据作为第一数据data1输出。

ram123可以用作处理器122的操作存储器、高速缓存存储器或缓冲存储器。ram123能够存储由处理器122执行的代码和命令。ram123能够存储由处理器122处理的数据。ram123可以包括sram。

ecc块124能够执行错误校正操作。ecc块124能够基于将被输出至存储器接口127的第一数据data1或从主机接口125接收的第二数据data2来生成用于执行错误校正的错误校正码(例如，奇偶校验)。第一数据data1和奇偶校验能够通过存储器接口127输出。ecc块124能够使用通过存储器接口127接收的第一数据data1和奇偶校验执行接收的第一数据data1的错误校正。ecc块124可以作为存储器接口127的构成元件被包括在存储器接口127中。

主机接口125被构造为在处理器122的控制下与外部主机装置通信。主机接口125能够从外部主机装置接收第二命令cmd2和第二地址addr2，并与外部主机装置交换第二数据data2。

主机接口125可被构造为使用诸如通用串行总线(usb)、串行高级技术附件(sata)、串行附件小型计算机系统接口(sas)、高速芯片互连(hsic)、小型计算机系统接口(scsi)、火线、外围组件互连(pci)、快速pci(pcie)、快速非易失性存储器(nvme)、ufs、sd、mmc、emmc等多种不同通信方法中的至少一种执行通信。

缓冲器控制电路126被构造为在处理器122的控制下控制ram130(参照图21)。缓冲器控制电路126能够在ram130中写入数据和从ram130读取数据。

存储器接口127被构造为在处理器122的控制下与非易失性存储器110通信(参照图1)。存储器接口127能够将第一命令cmd1和第一地址addr1传输至非易失性存储器110并与非易失性存储器110交换第一数据data1和控制信号ctrl。

ram130可以不设置到存储装置100。换言之，存储装置100可以不具有位于存储器控制器120和非易失性存储器110外部的单独的存储器。在此情况下，缓冲器控制电路126可以不设置到存储器控制器120。ram130的功能可以由存储器控制器120的内部ram123执行。

作为示例，处理器122能够使用代码控制存储器控制器120。处理器122能够从设置在存储器控制器120内部的非易失性存储器(例如，只读存储器)加载代码。作为另一示例，处理器122能够加载从存储器接口127接收的代码。

存储器控制器120的总线121可以被分为控制总线和数据总线。数据总线可以被构造为在存储器控制器120中传输数据，控制总线可以被构造为在存储器控制器120中传输诸如命令、地址等的控制信息。数据总线和控制总线可以彼此分离并可以不相互干涉或影响。数据总线可以连接至主机接口125、缓冲器控制电路126、ecc块124和存储器接口127。控制总线可以连接至主机接口125、处理器122、缓冲器控制电路126、ram123和存储器接口127。

图23是示出根据发明构思的示例性实施例的计算装置1000的框图。参照图23，计算装置1000包括处理器1100、ram1200、存储装置1300、调制解调器1400和用户接口1500。

处理器1100能够控制计算装置1000的整体操作并执行逻辑操作。例如，处理器1100可以被构造在系统上芯片(soc)中。处理器1100可以是通用处理器、专用处理器或应用处理器。

ram1200能够与处理器1100通信。ram1200可以是处理器1100或计算装置1000的主存储器。处理器1100可以在ram1200中临时存储代码或数据。处理器1100能够使用ram1200执行代码和处理数据。处理器1100能够使用ram1200执行诸如操作系统、应用等的各种软件。处理器1100能够使用ram1200控制计算装置1000的整体操作。ram1200可以包括诸如sram、dram、sdram等的易失性存储器或诸如pram、mram、rram、feram等的非易失性存储器。

存储装置1300能够与处理器1100通信。存储装置1300能够存储将长时间保留的数据。换言之，处理器1100能够在存储装置1300中存储将长时间保留的数据。存储装置1300能够存储用于驱动计算装置1000的引导镜像。存储装置1300能够存储诸如操作系统、应用等的各种软件的源代码。存储装置1300能够存储由诸如操作系统、应用等各种软件处理的数据。

处理器1100能够通过将存储在存储装置1300中的源代码加载到ram1200中然后执行加载到ram1200中的源代码来驱动诸如操作系统、应用等的各种软件。处理器1100能够将存储在存储装置1300中的数据加载到ram1200中并处理加载到ram1200中的数据。处理器1100能够将存储在ram1200中的数据中的将长时间保留的数据加载到存储装置1300中。

存储装置1300可以包括诸如闪存、pram、mram、rram、feram等的非易失性存储器。

调制解调器1400能够在处理器1100的控制下与外部装置通信。例如，调制解调器1400能够与外部装置执行有线或无线通信。调制解调器1400能够基于诸如长期演进(lte)、全球互通微波存取(wimax)、全球移动通信系统(gsm)、码分多址(cdma)、蓝牙、近场通信(nfc)、无线保真(wifi)、射频识别(rfid)的各种无线通信方法中的至少一种或者诸如usb、sata、scsi、火线、pci、pcie、nvme、ufs、sd、安全数字输入输出(sdio)、通用异步接收发射器(uart)、串行外设接口(spi)、高速spi(hs-spi)、rs232、内部集成电路(i2c)、高速(hs)-i2c、集成音频接口芯片(i2s)、索尼/菲利浦数字接口(s/pdif)、mmc、emmc等的各种有线通信方法中的至少一种来执行通信。

用户接口1500能够在处理器1100的控制下与用户通信。例如，用户接口1500可以包括诸如键盘、小键盘、按键、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器等的用户输入接口。用户接口1500可以包括诸如液晶显示器(lcd)、有机发光二极管(oled)显示器、有源矩阵oled(amoled)显示器、发光二极管(led)、扬声器、马达(motor)等的用户输出接口。

存储装置1300可以包括根据发明构思的示例性实施例的存储装置100。处理器1100、ram1200、调制解调器1400和用户接口1500能够形成与存储装置1300通信的主机装置。

图24示出了示出根据发明构思的实施例的存储器块blka(参照图2)的结构的透视图。图25是示出根据发明构思的实施例的存储器块blka的结构的剖视图。参照图24和图25，设置基底111。在实施例中，基底111可以是具有第一导电类型的阱。例如，基底111可以是通过在基底111中注入诸如硼的3族元素而形成的p阱。例如，基底111可以是设置在n阱中的袋形p阱。下面，假设基底111是p阱(或袋形p阱)。然而，基底111不限于具有p型。

在第一方向上延伸并在第二方向上彼此分隔开的多个共源区csr设置在基底111上。多个共源区csr可以共同连接至彼此以形成共源线。多个共源区csr可以具有与基底111的导电类型不同的第二导电类型。例如，多个共源区csr可以具有n型。下面，假设多个共源区csr具有n型。下面，多个共源区csr不限于具有n型。

多个绝缘材料112和112a在多个共源区csr中彼此相邻的两个共源区之间沿第三方向(即，与基底111垂直的方向)顺序地设置在基底111上。多个绝缘材料112和112a可以在第三方向上彼此分隔开。多个绝缘材料112和112a在第一方向上延伸。在实施例中，多个绝缘材料112和112a可以包括诸如半导体氧化物的绝缘材料。在实施例中，多个绝缘材料112和112a中的与基底111接触的绝缘材料112a的厚度可以比其他绝缘材料112的厚度小。

在第一方向上顺序设置并在第三方向上穿透多个绝缘材料112和112a的多个柱pl设置在两个相邻的共源区之间。在实施例中，多个柱pl可以通过绝缘材料112和112a与基底111接触。在实施例中，柱可以在第一方向上在两个相邻的共源区之间彼此分隔开。柱可以在第一方向上布置成线。

多个柱pl中的每个包括下柱pla和上柱plb。下柱pla的宽度可以随着与基底111的距离增加而增加。下柱pla可以包括多种材料。例如，下柱pla可以包括第二信息存储层116b、沟道层114以及在沟道层114内部的内部材料115。第二信息存储层116b可以包括绝缘材料，诸如氧化硅、氮化硅。

下柱pla的上部可以填充有硅焊盘sp。硅焊盘sp可以具有与沟道层114相同的导电类型。硅焊盘sp可以具有p型或者可以是本征硅。硅焊盘sp可以设置为使下柱pla和上柱plb容易连接。

上柱plb可以连接在下柱pla上，具体地，连接在硅焊盘sp上。上柱plb的宽度可以随着与基底的距离增加而增加。上柱plb可以包括多种材料。例如，上柱plb可以包括第二信息存储层116b、沟道层114以及在沟道层114内部的内部材料115。第二信息存储层116b可以包括绝缘材料，诸如氧化硅、氮化硅。

沟道层114可以包括具有第一导电类型的半导体材料(例如，硅)。沟道层114可以包括具有与基底111相同导电类型的半导体材料(例如，硅)。沟道层114可以包括不具有导电类型的本征半导体。沟道层114可以包括第一沟道层114a和第二沟道层114b。

内部材料115可以包括绝缘材料。例如，内部材料115可以包括诸如氧化硅的绝缘材料。例如，内部材料115可以包括气隙。第一信息存储层116a设置在绝缘材料112和112a以及两个相邻的共源区之间的柱pl的暴露的表面上。第一信息存储层116a可以包括绝缘材料，诸如氧化硅、氮化硅。内部材料115可以包括第一内部材料115a和第二内部材料115b。

导电材料cm1至cm10设置在第一信息存储层116a的在两个相邻共源区之间以及绝缘材料112和112a之间的暴露的表面上。导电材料cm1至cm10可以在第一方向上延伸。导电材料cm1至cm10可以被共源区csr上的字线切口wlcut分开。字线切口wlcut可以暴露共源区csr。字线切口wlcut可以在第一方向上延伸。

在实施例中，导电材料cm1至cm10可以包括金属导电材料。导电材料cm1至cm10可以包括诸如多晶硅的非金属导电材料。在实施例中，可以去除设置在绝缘材料112和112a中的最上面的绝缘材料的上表面上的第一信息存储层116a。在实施例中，可以去除设置在绝缘材料112和112a的侧表面中面对柱pl的侧表面上的第一信息存储层116a。

多个漏极320设置在多个柱pl上。在实施例中，漏极320可以包括具有第二导电类型的半导体材料(例如，硅)。例如，漏极320可以包括具有n型的半导体材料(例如，硅)。下面，假设漏极320包括n型硅。然而，漏极320不限于包括n型硅。在实施例中，漏极320可以扩展到柱pl的沟道层114上。

沿第二方向延伸并在第一方向上彼此分隔开的多条位线bl设置在漏极320上。位线bl与漏极320连接。在实施例中，漏极320和位线bl可以通过接触塞(未示出)彼此连接。在实施例中，位线bl1至bl2可以包括金属导电材料。在实施例中，位线bl1至bl2可以包括具有诸如多晶硅的非金属导电材料。

导电材料cm1至cm10可以根据从基底111的顺序具有第一至第十高度。多个柱pl与第一信息存储层116a和多个导电材料cm1至cm10共同形成多个单元串。多个柱pl中的每个与第一信息存储层116a和相邻的导电材料cm1至cm10形成一个单元串。

柱pl沿行方向和列方向设置在基底111上。第十导电材料cm10可以形成行。连接至同一第十导电材料的柱可以形成一行。位线bl可以形成列。连接至同一位线的柱可以形成一列。柱pl与第一信息存储层116a和多个导电材料cm1至cm10形成沿行和列方向布置的多个单元串。

第一信息存储层116a和第二信息存储层116b可以形成形成隧道绝缘层、电荷捕获层和阻挡绝缘层。隧道绝缘层、电荷捕获层和阻挡绝缘层中的至少一个可以包括在第一信息存储层116a中。隧道绝缘层、电荷捕获层和阻挡绝缘层中的至少另一个可以包括在第二信息存储层116b中。

与图2相比，第一高度的第一导电材料cm1可以形成地选择线gsla并可以形成地选择晶体管gsta的控制栅极。第二高度的第二导电材料cm2可以形成地选择线gslb并可以形成地选择晶体管gstb的控制栅极。第三导电材料至第八导电材料cm3至cm8可以分别形成第一至第六字线wl1至wl6并可以形成第一至第六存储器单元mc1至mc6的控制栅极。

第九高度的第九导电材料cm9可以形成串选择线ssl1a和ssl2a并可以形成串选择晶体管ssta的控制栅极。第十高度的第十导电材料cm10可以形成串选择线ssl1b和ssl2b并可以形成串选择晶体管sstb的控制栅极。

如图24和图25所示，下柱pla和上柱plb彼此连接的连接部的结构与下柱pla和上柱plb的任何其他部分的结构不同。例如，下柱pla的沟道层114可以不直接与上柱plb的沟道层114连接，但是下柱pla的沟道层114可以通过硅焊盘sp与上柱plb的沟道层114连接。硅焊盘sp可以引起与沟道层114的扩展类似的效果。

由于连接部的结构不同于任何其他部分的结构，因此对应于连接部的单元晶体管的特性可能会与对应于其他部分的单元晶体管的特性不同。即使施加相同的编程、读取或擦除电压，对应于连接部分的单元晶体管的阈值电压的改变和对应于其他部分的单元晶体管的阈值电压的改变也可能会不同。即，对应于连接部的单元晶体管可能不会被正常的编程、读取或擦除方法编程、读取或擦除。

为防止上述问题，对应于连接部的单元晶体管可以用作虚设存储器单元。虚设存储器单元可以不用于编程、读取或擦除数据。虚设存储器单元可以仅提供导通或截止功能以将下柱pla的沟道层114与上柱plb的沟道层114电连接或电断开。

图26示出对应于连接部的单元晶体管用作虚设存储器单元的示例。参照图24至图26，第一导电材料cm1可以形成地选择线gsl并可以形成地选择晶体管gst的控制栅极。第二至第四导电材料cm2至cm4可以分别形成第一至第三字线wl1至wl3并可以形成第一至第三存储器单元mc1至mc3的控制栅极。

第五导电材料cm5可以形成虚设字线dwl并可以形成虚设存储器单元dmc的控制栅极。第六至第八导电材料cm6至cm8可以分别形成第四至第六字线wl4至wl6并可以形成第四至第六存储器单元mc4至mc6的控制栅极。第九和第十导电材料与上述相同，因此省略它们的描述。

第五导电材料cm5在图26中示出为形成虚设字线dwl。然而，发明构思的实施例可以不限于此。例如，第四导电材料cm4或第四和第五导电材料cm4和cm5可以形成一条虚设字线或多条虚设字线。一个导电材料cm1在图26中示出为形成地选择线。然而，这示出在不限制发明构思的实施例的情况下包括在发明构思的范围和精神内的修改示例。

存储器单元mc1至mc6的阈值电压通过编程操作和擦除操作改变。数据通过调整存储器单元mc1至mc6的阈值电压而被写入存储器单元mc1至mc6。写入存储器单元mc1至mc6的数据通过确定存储器单元mc1至mc6的阈值电压来读取。写入存储器单元mc1至mc6的数据通过使存储器单元mc1至mc6的阈值电压具有相似的电平来擦除。

图27示出当对存储器单元mc1至mc6执行编程操作和擦除操作时存储器单元mc1至mc6的阈值电压的改变。在图27中，横轴代表存储器单元的阈值电压，纵轴代表存储器单元的数量。即，图27示出了存储器单元mc1至mc6的阈值电压的分布。

参照图26和图27，擦除操作调整存储器单元mc1至mc6的阈值电压使得存储器单元mc1至mc6的阈值电压包括在擦除状态“e”中。编程操作调整存储器单元mc1至mc6的阈值电压使得存储器单元mc1至mc6的阈值电压包括在擦除状态“e”以及第一至第七编程状态p1至p7中。如果执行编程操作，则每个存储器单元可以具有包括在擦除状态“e”以及第一至第七编程状态p1至p7中的一个状态中的阈值电压。

在实施例中，当将3比特数据写入一个存储器单元时，存储器单元可以包括在擦除状态“e”以及第一至第七编程状态p1至p7中的一个状态中。当将n比特数据(n为正整数)写入一个存储器单元时，每个存储器单元可以根据编程操作被包括在擦除状态“e”和第一至第(2ⁿ-1)编程状态中的一个状态中。

图28是示出对存储器单元mc1至mc6执行编程操作的方法的流程图。参照图1、图26和图28，在步骤s710中，非易失性存储器110可以从外部装置(例如，图21的存储器控制器120)接收写入命令cmd1、地址addr1和数据data1。在步骤s720中，非易失性存储器110可以将接收的数据data1加载到页缓冲器电路115上。

在步骤s730中，非易失性存储器110可以执行编程操作以提高由地址addr1选择的存储器单元的阈值电压。随着编程操作执行，包括在第一至第七编程状态p1至p7中的存储器单元的阈值电压可以根据写入数据data1提高。即使在写入数据data1的基础上执行编程操作，存储器单元中的包括在擦除状态“e”值电压也可以保持。

在步骤s740中，非易失性存储器110可以执行验证读取操作。例如，非易失性存储器110可以通过使用分别与第一至第七编程状态p1至p7对应的第一至第m验证电压(m是1或更大的整数)来执行验证读取操作。非易失性存储器110可以确定包括在第k编程状态(k是1和m之间的正整数)中的存储器单元的阈值电压是否等于或大于第k验证电压。

在步骤s750中，非易失性存储器110可以确定是否通过编程操作。如果编程为第k编程状态的存储器单元的阈值电压不小于第k验证电压，则可以通过第k编程状态。如果通过第一至第七编程状态，则可以通过编程操作(s770)。如果通过编程操作，则编程操作结束。非易失性存储器110可以将编程操作的完成报告至存储器控制器120。如果没有通过编程操作，则可以确定编程操作失败。在步骤s760中，非易失性存储器110可以确定编程操作的循环执行的次数(或循环执行计数)是否与最大循环对应。例如，编程操作的执行(s730)、验证读取操作的执行(s740)和编程操作通过的确定(s750)可以构成一个循环。

如果循环执行计数不与最大循环对应，则非易失性存储器110可以执行下一循环s730、s740和s750。如果循环执行计数与最大循环对应，则在步骤s780中，非易失性存储器110可以确定出现编程错误。非易失性存储器110可以通知存储器控制器120在编程操作期间出现错误。

图29是示出对存储器单元mc1至mc6执行擦除操作的方法的流程图。参照图1、图26、图27和图29，在步骤s810中，非易失性存储器110可以从外部装置(例如，图21的存储器控制器120)接收擦除命令cmd1和地址addr1。

在步骤s820中，非易失性存储器110可以执行擦除操作以降低由地址addr1选择的存储器单元的阈值电压。在步骤s830中，非易失性存储器110可以执行验证读取操作。例如，非易失性存储器110可以通过使用与擦除状态“e”对应的验证电压执行验证读取操作。非易失性存储器110可以确定存储器单元的阈值电压是否等于或小于验证电压。

在步骤s840中，非易失性存储器110可以确定是否通过擦除操作。如果存储器单元的阈值电压小于验证电压，则可以通过擦除操作(s860)。如果通过擦除操作，则擦除操作结束。非易失性存储器110可以将擦除状态的完成通知存储器控制器120。

如果没有通过擦除操作，则确定擦除操作失败。在步骤s850中，非易失性存储器110可以确定擦除操作的循环执行的次数(或循环执行计数)是否与最大循环对应。例如，擦除操作的执行(s820)、验证读取操作的执行(s830)以及擦除操作通过的确定(s840)可以构成一个循环。

如果循环执行计数不与最大循环对应，则非易失性存储器110可以执行下一循环s820、s830和s840。如果循环执行计数与最大循环对应，则在步骤s870中，非易失性存储器110可以确定出现擦除错误。非易失性存储器110可以通知存储器控制器120在擦除操作期间出现错误。

返回图26，虚设存储器单元dmc、地选择晶体管gst或串选择晶体管ssta和sstb的阈值电压可以调整在如参照图4或图20描述的在特定范围内。之后，随着对存储器单元mc1至mc6执行编程操作、擦除操作或读取操作，虚设存储器单元dmc、地选择晶体管gst或串选择晶体管ssta和sstb的阈值电压会由于干扰或耦合而改变。

如果虚设存储器单元dmc、地选择晶体管gst或串选择晶体管ssta和sstb的阈值电压超出由验证电压vfyl和vfyu限定的范围之外，则虚设存储器单元dmc、地选择晶体管gst或串选择晶体管ssta和sstb在编程操作、读取操作或擦除操作期间可能不会正常地导通或截止。

如果虚设存储器单元dmc、地选择晶体管gst或串选择晶体管ssta和sstb的阈值电压超出由验证电压vfyl和vfyu限定的范围之外，则虚设存储器单元dmc、地选择晶体管gst或串选择晶体管ssta和sstb的阈值电压可以通过第一编程操作和第二编程操作再次调整以包括在由验证电压vfyl和vfyu限定的范围内。

图30示出当执行第一编程操作时，虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst的阈值电压的改变。例如，串选择晶体管sst可以包括串选择晶体管ssta和sstb。在图30中，横轴代表阈值电压，纵轴代表存储器单元的数量。即，图30示出阈值电压的分布。

参照图26和图30，虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst中的一些的阈值电压可以小于验证电压vfyl。如果执行第一编程操作，则小于验证电压vfyl的虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst的阈值电压可以提高至验证电压vfyl或更高。

图31是示出非易失性存储器110检查虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst的阈值电压并执行第一编程操作的方法的流程图。参照图26、图30和图31，在步骤s910中，非易失性存储器110可以确定是否满足检查条件。

检查条件可以指非易失性存储器110检查虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst的阈值电压必须满足的条件。检查条件可以包括非易失性存储器110的内部环境变量或外部环境变量。将参照图36更充分地描述检查条件的示例。

如果不满足检查条件，则非易失性存储器110不会检查虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst的阈值电压。如果不满足检查条件，则非易失性存储器110不会对虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst执行第一编程操作。

如果满足检查条件，则过程进行至步骤s915。在步骤s915中，非易失性存储器110可以通过使用验证电压vfyl对虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst执行验证读取操作。非易失性存储器110可以确定虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst的阈值电压是小于验证电压vfyl还是等于或大于验证电压vfyl。

在步骤s920中，非易失性存储器110可以确定是否通过检查操作。如果存储器单元dmc、地选择晶体管gst或串选择晶体管sst的阈值电压不小于验证电压vfyl，则可以通过检查操作。如果通过检查操作，则在步骤s960中，非易失性存储器110可以在不执行第一编程操作的情况下结束过程或可以在不执行第一编程操作的情况下确定通过第一编程操作。之后，与第一编程操作相关的过程结束。

如果虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst的阈值电压小于验证电压vfyl，则检查操作会失败。如果检查操作失败，则过程进行至步骤s925。在步骤s925中，非易失性存储器110可以禁止对阈值电压等于或大于验证电压vfyl的虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst编程。

例如，可以通过将供电电压或正电压施加到位线来禁止对连接至该位线的虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst编程，正电压的电平与供电电压的电平相似。

在步骤s930中，非易失性存储器110可以允许对具有小于验证电压vfyl的阈值电压vth的虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst编程。例如，可以通过将地电压或低电压施加到位线来允许对连接至该位线的虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst编程，低电压的电平与地电压的电平相似。

在步骤s935中，非易失性存储器110可以根据图32供应电压。图32示出施加至存储器块blkb的电压的示例。参照图26和图32，将第七位线电压vbl7施加到与允许编程的单元晶体管(例如，虚设存储器单元、地选择晶体管或串选择晶体管)对应的位线bl。第七位线电压vbl7可以是地电压或低电压，低电压的电平与地电压的电平相似。

将第八位线电压vbl8施加到与禁止编程的单元晶体管(例如，虚设存储器单元、地选择晶体管或串选择晶体管)对应的位线bl。第八位线电压vbl8可以是供电电压或正电压，正电压的电平与供电电压的电平相似。

将第五编程电压vpgm5施加到与允许编程的单元晶体管(例如，虚设存储器单元、地选择晶体管或串选择晶体管)对应的虚设字线dwl、串选择线ssl或地选择线gsl。第五编程电压可以是允许单元晶体管经历隧穿的高电压。

将第五通过电压vpass5施加到与禁止编程的单元晶体管(例如，虚设存储器单元、地选择晶体管或串选择晶体管)对应的虚设字线dwl、串选择线ssl或地选择线gsl。第五通过电压vpass5可以是比第五编程电压vpgm5小但是允许单元晶体管(例如，虚设存储器单元、地选择晶体管或串选择晶体管)导通的高电压。

根据第五通过电压vpass5是否被施加到虚设字线dwl、串选择线ssl和地选择线gsl中的任一个，第五通过电压vpass5可以具有不同的电平或相同的电平。可将第六通过电压vpass6施加到字线wl1至wl6。第六通过电压vpass6可以是比第五编程电压vpgm5小但是允许存储器单元mc1至mc6导通的高电压。根据第六通过电压vpass6是否被施加到字线wl1至wl6中的任一个，第六通过电压vpass6可以具有不同的电平或相同的电平。

将第五共源线电压vcsl5施加到共源线csl。第五共源线电压vcsl5可以是地电压或低电压，低电压的电平与地电压的电平相似。

回到图26、图30和图31，在步骤s940中，非易失性存储器110可以通过使用验证电压vfyl对虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst执行验证读取操作。非易失性存储器110可以确定虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst的阈值电压是小于验证电压vfyl还是等于或大于验证电压vfyl。

在步骤s945中，非易失性存储器110可以确定是否通过第一编程操作。如果虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst的阈值电压不小于验证电压vfyl，则在步骤s960中，可以通过第一编程操作。非易失性存储器110可以结束第一编程操作。

如果虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst的阈值电压小于验证电压vfyl，则第一编程操作会失败，过程进行到步骤s950。在步骤s950中，非易失性存储器110可以确定编程操作的循环执行的次数(或循环执行计数)是否与最大循环对应。例如，步骤s925至步骤s945可以形成第一编程操作的一个循环。

如果循环执行计数不与最大循环对应，则非易失性存储器110可以执行下一循环。如果循环执行计数与最大循环对应，则在步骤s955中，非易失性存储器110可以确定出现编程错误。非易失性存储器110可以通知存储器控制器120在第一编程操作期间出现错误。

图33示出当执行第二编程操作时虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst的阈值电压的变化。在图33中，横轴代表阈值电压，纵轴代表存储器单元的数量。即，图33示出了阈值电压的分布。

参照图26和图33，虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst中的一些的阈值电压可能会大于验证电压vfyu。如果执行第二编程操作，则比验证电压vfyu大的虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst的阈值电压可以降低至验证电压vfyu或更小。

图34是示出非易失性存储器110检查虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst的阈值电压并执行第二编程操作的方法的流程图。参照图26、图33和图34，在步骤s1010中，非易失性存储器110可以确定是否满足检查条件。

如果不满足检查条件，则非易失性存储器110可以不检查虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst的阈值电压。另外，如果不满足检查条件，则非易失性存储器110可以不对虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst执行第二编程操作。

如果满足检查条件，则过程进行至步骤s1015。在步骤s1015中，非易失性存储器110可以通过使用验证电压vfyu对虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst执行验证读取操作。非易失性存储器110可以确定虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst的阈值电压是大于验证电压vfyu还是等于或小于验证电压vfyu。

在步骤s1020中，非易失性存储器110可以确定是否通过检查操作。如果虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst的阈值电压不大于验证电压vfyu，则可以通过检查操作。如果通过检查操作，则在步骤s1060中，非易失性存储器110可以在不执行第二编程操作的情况下结束过程，或者可以在不执行第二编程操作的情况下确定通过第二编程操作。之后，与第二编程操作相关的过程结束。

如果虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst的阈值电压大于验证电压vfyu，则检查操作会失败。如果检查操作失败，则过程进行至步骤s1025。在步骤s1025中，非易失性存储器110可以禁止对具有等于或小于验证电压vfyu的阈值电压的虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst编程。

例如，可以通过将供电电压或正电压施加到位线来禁止对连接至该位线的虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst编程，正电压的电平与供电电压的电平相似。

在步骤s1030中，非易失性存储器110可以允许对具有比验证电压vfyu大的阈值电压vth的虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst编程。例如，可以通过将地电压或低电压施加到位线来允许对连接至该位线的虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst编程，低电压的电平与地电压的电平相似。

在步骤s1035中，非易失性存储器110可以根据图35供应电压。图35示出被施加到存储器块blkb的电压的示例。参照图26、图34和图35，第九位线电压vbl9被施加到与允许编程的单元晶体管(例如，虚设存储器单元、地选择晶体管或串选择晶体管)对比的位线bl。第九位线电压vbl9可以是供电电压或正电压，正电压的电平与供电电压的电平相似。

将第十位线电压vbl10施加到与禁止编程的单元晶体管(例如，虚设存储器单元、地选择晶体管或串选择晶体管)对应的位线bl。第十位线电压vbl10可以是地电压或低电压，低电压的电平与地电压的电平相似。

将第六编程电压vpgm6施加到与允许编程的单元晶体管(例如，虚设存储器单元、地选择晶体管或串选择晶体管)对应的虚设字线dwl、串选择线ssl或地选择线gsl。第六编程电压vpgm6可以具有在存储器晶体管中引起热空穴注入的电平。第六编程电压vpgm6可以具有比第三共源线电压vcsl3低的电平。第六编程电压vpgm6可以具有足以使虚设存储器单元、地选择晶体管或串选择晶体管截止的电平。

将第七通过电压vpass7施加到与禁止编程的单元晶体管(例如，虚设存储器单元、地选择晶体管或串选择晶体管)对应的虚设字线dwl、串选择线ssl或地选择线gsl。第七编通过电压vpass7可以是允许单元晶体管(例如，虚设存储器单元、地选择晶体管或串选择晶体管)导通的的高电压。

根据第七通过电压vpass7是否被施加到虚设字线dwl、串选择线ssl和地选择线gsl中的任一个，第七通过电压vpass7可以具有不同的电平或相同的电平。可将第八通过电压vpass8可施加到字线wl1至wl6。第八通过电压vpass8可以是足以导通存储器单元mc1至mc6的高电压。根据第八通过电压vpass8是否被施加字线wl1至wl6中的任一个，第八通过电压vpass8可以具有不同的电平或相同的电平。

将第六共源线电压vcsl6施加到共源线csl。第六共源线电压vcsl6可以是地电压或低电压，低电压的电平与地电压的电平相似。

回到图26、图33和图34，在步骤s1040中，非易失性存储器110可以通过使用验证电压vfyu对虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst执行验证读取操作。非易失性存储器110可以确定虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst的阈值电压是大于验证电压vfyu还是等于或小于验证电压vfyu。

在步骤s1045中，非易失性存储器110可以确定是否通过第二编程操作。如果虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst的阈值电压不大于验证电压vfyu，则可以通过第二编程操作(s1060)。非易失性存储器110可以结束第二编程操作。

如果虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst的阈值电压大于验证电压vfyu，则第二编程操作会失败。如果第二编程操作失败，则过程进行至步骤s1050。在步骤s1050中，非易失性存储器110可以确定编程操作的循环执行的次数(或循环执行计数)是否与最大循环对应。例如，步骤s1025至步骤s1045可以形成第二编程操作的一个循环。

如果循环执行计数不与最大循环对应，则非易失性存储器110可以执行下一循环。如果循环执行计数与最大循环对应，则在步骤s1055中，非易失性存储器110可以确定出现编程错误。非易失性存储器110可以通知存储器控制器120在第二编程操作期间出现错误。

如上所述，当满足检查条件时，根据发明构思的实施例的非易失性存储器110可以检查阈值电压小于验证电压vfyl的虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst。非易失性存储器110可以对阈值电压小于验证电压vfyl的虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst执行第一编程操作以允许其阈值电压提高。

当满足检查条件，根据发明构思的实施例的非易失性存储器110可以检查阈值电压大于验证电压vfyu的虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst。非易失性存储器110可以对阈值电压大于验证电压vfyu的虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst执行第二编程操作以允许其阈值电压降低。

因此，即使虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst的阈值电压由于干扰或耦合而改变，虚设存储器单元dmc、地选择晶体管gst或串选择晶体管sst的阈值电压也可以被调整为属于由验证电压vfyl和vfyu限定的范围。这会意味着改善了非易失性存储器110的可靠性。

在实施例中，与验证电压vfyl相关的检查条件(在下文中被称为“第一检查条件”)可以不同于与验证电压vfyu相关的检查条件(在下文中被称为“第二检查条件”)。当满足第一检查条件时，可以执行第一编程操作，当满足第二检查条件时，可以执行第二编程操作。

作为另一示例，第一检查条件可以与第二检查条件相同。当满足彼此相同的第一检查条件和第二检查条件时，非易失性存储器110可以执行第一编程操作和第二编程操作两者。当满足彼此相同的第一检查操作和第二检查操作时，非易失性存储器110可以选择并执行第一编程操作和第二编程操作中的一者。

图36示出根据发明构思的实施例的检查条件的示例。参照图1和图36，检查条件可以是非易失性存储器110或包括非易失性存储器110的存储装置100的温度。当温度等于或大于第一温度t1时，可以满足检查条件。

当满足检查条件时，非易失性存储器110可以执行第一编程操作或第二编程操作。如果温度比第一温度t1高，则非易失性存储器110可以随时间周期地执行第一编程操作或第二编程操作。

当温度等于或小于第二温度t2时，可以满足检查条件。非易失性存储器110可以执行第一编程操作或第二编程操作。如果温度小于第二温度t2时，则非易失性存储器110可以随时间周期地执行第一编程操作或第二编程操作。

第一温度t1和第二温度t2可以共同包括在检查条件中。作为另一示例，第一温度t1和第二温度t2中的一个可以被包括在检查条件中，其另一个可以不被包括在检查条件中。

检查条件还可以包括编程操作或擦除操作的次数。可以针对存储器块blk1至blkz中的每一个来管理编程操作或擦除操作的次数。例如，可以通过使用多个计数周期来管理编程操作或擦除操作的次数。例如，计数0至999可以属于第一周期，计数1000至1999可以属于第二周期。

当特定存储器块的编程操作或擦除操作的次数从一个周期(例如，第一周期)改变至另一个周期(例如，第二周期)时，可以满足检查条件。当满足检查条件时，非易失性存储器110可以执行第一编程操作或第二编程操作。在实施例中，计数周期在量级上可以是统一的。作为另一示例，计数周期在量级上可以彼此不同。

例如，随着编程操作或擦除操作的次数增加，计数周期可以减小。即，随着编程操作或擦除操作的次数增加，非易失性存储器110可以增加第一编程操作或第二编程操作的执行频率。

检查条件还可以包括非易失性存储器110的操作。例如，如果在之前的检查操作(例如，图31的s910或图34的s1010)之后或之前的检查条件满足之后执行擦除操作的次数等于第一参考计数r1，则可以满足检查条件。如果在之前的检查操作之后执行的编程操作的次数等于第二参考计数r2时，则可以满足检查条件。第一参考计数r1可以具有固定值。如果在之前的检查操作之后执行的读取操作的次数等于第三参考计数r3，则可以满足检查条件。

第一至第三参考计数r1至r3中的每个可以具有固定值。作为另一示例，第一至第三参考计数r1至r3可以具有根据在先确定的表或公式确定的值。作为另一示例，第一至第三参考计数r1至r3中的每个可以具有在检查操作之后随机生成的值。

检查条件还可以包括时间。例如，如果在之前的检查操作(例如，图31的s910或图34的s1010)之后经过的时间等于或大于第一参考时间t1，则可以满足检测条件。第一参考时间可以具有固定值。作为另一示例，第一参考时间t1可以具有根据在先确定的表或公式确定的值。作为另一示例，第一参考时间t1可以具有在检查操作后随机生成的值。

图37示出图26的存储器块blkb的应用示例。参照图37，存储器块blkc的与地选择线gsl相邻的字线可以是第一虚设字线dwl1。连接至第一虚设字线dwl1的存储器单元可以是第一虚设存储器单元dmc1。存储器块blkc的与串选择线ssl1a和ssl2a相邻的字线可以是第二虚设字线dwl2。连接至第二虚设字线dwl2存储器单元可以是第二虚设存储器单元dmc2。

第一虚设字线dwl1和第二虚设字线dwl2之间的字线可以是第一至第五字线wl1至wl5。第一至第五字线wl1至wl5可以分别连接至第一至第五存储器单元mc1至mc5。虚设字线的位置可以不限于如图26所示的连接部。例如，如果需要，虚设字线可以设置在存储器块blkc的各种位置。

根据发明构思的示例性实施例，单元晶体管特别是地选择晶体管的阈值电压可以编程在目标范围内。因此，提供了具有提高的可靠性的非易失性存储器装置和该非易失性存储器装置的操作方法。

虽然已经参照发明构思的示例性实施例描述了发明构思，但是对本领域技术人员将明显的是在不脱离由权利要求限定的发明构思的范围的情况下可以对其进行各种改变和修改。