本发明实施例涉及具有倍压器的装置。
背景技术
装置使用倍压器来产生大于(例如，两倍于)供应电压的电压。例如，装置(例如存储器装置)可依等于所述供应电压的读取电压读取存储器胞且依两倍于所述供应电压的写入电压对所述存储器胞进行写入。
技术实现要素：
根据本发明的实施例，一种装置包含：电平移位器，其响应于第一时钟信号而经配置以基于节点电压来将所述第一时钟信号移位到高于所述第一时钟信号的电平处的第二时钟信号；及倍压器，其响应于所述第二时钟信号而产生所述节点电压，其中所述节点电压从所述倍压器输出以驱动负载且进一步反馈到所述电平移位器以产生所述第二时钟信号。
根据本发明的实施例，一种装置包含：时钟产生器，其经配置以接收供应电压且基于所述供应电压来产生第一时钟信号；及电平移位器，其经配置以接收大于所述供应电压的节点电压且响应于所述第一时钟信号而经配置以基于所述节点电压来将所述第一时钟信号移位到高于所述第一时钟信号的电平处的第二时钟信号。
根据本发明的实施例，一种方法包含：基于供应电压来产生第一时钟信号；响应于第二时钟信号而产生大于所述供应电压的节点电压；及基于所述节点电压来将所述第一时钟信号移位到高于所述第一时钟信号的电平处的所述第二时钟信号，其中将所述第一时钟信号移位到所述第二时钟信号包括：在电平移位节点处接收所述节点电压；响应于所述第一时钟信号而将输出节点周期性地耦合到所述所述电平移位节点；及从所述输出节点输出所述第二时钟信号。
附图说明
自结合附图来阅读的[具体实施方式]最优选理解本公开的方面。应注意，根据工业标准做法，各个装置未按比例绘制。事实上，为使讨论清楚，可任意增大或减小各种装置的尺寸。
图1是说明根据一些实施例的示范性装置的示意框图。
图2a到2d是说明根据一些实施例的时钟信号之间的示范性关系的示意时序图。
图3是说明根据一些实施例的示范性倍压器的示意电路图。
图4a是说明根据一些实施例的示范性电容性元件的示意截面图。
图4b是说明根据一些实施例的示范性电容性元件的示意电路图。
图5是说明根据一些实施例的示范性电平移位器的示意电路图。
图6是说明根据一些实施例的倍压器的操作的示范性方法的流程图。
图7是说明根据一些实施例的方法的示范性操作的流程图。
图8是说明根据一些实施例的方法的示范性操作的流程图。
具体实施方式
以下公开提供用于实施所提供的标的的不同特征的许多不同实施例或实例。下文将描述组件及配置的特定实例以简化本公开。当然，这些仅为实例且不意在限制。例如，在以下描述中，使第一装置形成于第二装置上方或形成于第二装置上可包括其中形成直接接触的所述第一装置及所述第二装置的实施例，且也可包括其中额外装置可形成于所述第一装置与所述第二装置之间使得所述第一装置及所述第二装置可不直接接触的实施例。另外，本公开可在各种实例中重复元件符号和/或字母。此重复为了简化及清楚且其本身不指示所讨论的各种实施例和/或配置之间的关系。
此外，为便于描述，空间相对术语(例如“底下”、“下方”、“下”、“上方”、“上”及其类似术语)可在本文中用于描述元件或装置与另外(若干)元件或(若干)装置的关系，如图中所说明。空间相对术语除涵盖图中所描绘的定向之外，也打算涵盖装置在使用或操作中的不同定向。可依其它方式定向设备(旋转90度或依其它定向)，且也可相应地解译本文中所使用的空间相对描述词。
本文中所描述的系统和方法包括一种在多个电压域中操作的装置，例如存储器装置。例如，存储器装置可依等于标称供应电压的读取电压读取存储器胞，同时依约两倍于所述标称供应电压的写入电压对所述存储器胞进行写入。在另一实例中，负载是将时间信息转换成数字码的时间转数字转换器(tdc)。例如，所述tdc可在特定时间点输出一连串的1及0信号指示电平。这个电路可用于全数字锁相回路(adpll)系统中。
不同于依标称电压(例如供应电压)驱动全部负载的常规装置(所述常规装置依所述标称电压操作)，本公开在各种实施例中提供装置(例如图1的装置100)，其经配置以针对一些操作使用标称电压(例如约0.4v)来操作，同时针对其它操作依大于所述标称电压的负载电压(例如约0.8v)驱动负载。这使本公开的装置100适用于在标称状态中依低电压操作，同时根据需要针对功能性提供大体上恒定高电压。
进一步详细来说，图1是说明根据一些实施例的示范性装置100的示意框图。示范性装置100(例如集成电路)连接于供应节点与参考节点之间且包括时钟产生器110、电平移位器120及倍压器130。所述供应节点经配置以接收供应电压(vdd)，例如0.4v。所述参考节点经配置以接收低于供应电压(vdd)的参考电压(vss)，例如0v。图1中所描绘的电路110、120、130经配置以使用两个电平移位信号透过与电容性元件(例如图3中的电容性元件(c1))的定时互动来提供大体上恒定负载电压(vload)(其具有高于供应电压(vdd)的电压)。
时钟产生器110经配置以依供应电压(vdd)(例如约0.4v)操作且基于供应电压(vdd)来产生提供到电平移位器120的第一时钟信号和第二时钟信号(clk1、clk2)。例如，时钟产生器110包括第一模块及第二模块。所述第一模块(例如交叉耦合触发器)经配置以接收一输入信号且产生第一时钟信号及第二时钟信号(clk1、clk2)，第一时钟信号及第二时钟信号(clk1、clk2)各自对应于所述输入信号且在低信号电平(例如参考电压(vss)电平)与高信号电平(例如供应电压(vdd)电平)之间交替。所述第二模块经配置以在第一时钟信号(clk1)的下降/上升边缘与第二时钟信号(clk2)的上升/下降边缘之间引入延迟，例如图2中的时间(t1)。在实施方案中，所述第二模块包括串联连接的一对反相器。
电平移位器120经配置以依移位电压(例如0.8v)产生第三时钟信号和第四时钟信号(clk3、clk4)。尽管由第一时钟信号和第二时钟信号(clk1、clk2)依标称电压供应，但电平移位器120能够透过利用来自倍压器130的反馈路径(例如节点(n1)来达成这个电压移位，如下文将进一步详细描述。
倍压器130响应于来自电平移位器120的第三时钟信号和第四时钟信号(clk3、clk4)而产生大于供应电压(vdd)的大体上恒定负载电压(vload)(例如约0.8v)且使用来自电平移位器120的定时电平移位器时钟信号(clk3、clk4)来驱动负载190。例如，在高第三时钟信号(clk3)电平期间，倍压器130使电容性元件(例如图3中的电容性元件(c1))充电到供应电压(vdd)。接着，在高第四时钟信号(clk4)电平期间，倍压器130使电容性元件与供应电压(vdd)串联连接以产生叠加效应，从而导致负载电压(vload)大体上两倍于供应电压(vdd)。这进一步导致节点(n1)处的节点电压大体上两倍于供应电压(vdd)，所述节点电压反馈到电平移位器120以产生第三时钟信号和第四时钟信号(clk3、clk4)。
如下文将描述，可在不扩大电容性元件(c1)的物理大小的情况下，经由增大电容性元件(c1)的电容(例如，经由电容性元件(c1)结构)来提高倍压器130的效率。
关于时钟信号(clk1、clk2、clk3、clk4)的进一步细节，图2a到2d说明根据一些实施例的时钟信号(clk1、clk2、clk3、clk4)之间的示范性关系的示意时序图。如图2a和2b中所说明，第一时钟信号和第二时钟信号(clk1、clk2)的每一个在低信号电平(例如参考电压(vss)电平)与高信号电平(例如供应电压(vdd)电平)之间交替。第一时钟信号(clk1)的高信号电平及第二时钟信号(clk2)的高信号电平彼此时间上不重叠。例如，第一时钟信号(clk1)的下降/上升边缘与第二时钟信号(clk2)的上升边缘/下降边缘之间存在时间(t1)。
如图2c和2d中所说明，第三时钟信号和第四时钟信号(clk3、clk4)的每一个在低信号电平(例如参考电压(vss)电平)与高信号电平(例如供应电压(vdd)电平的两倍，分别高于第一时钟信号和第二时钟信号(clk1、clk2)的高信号电平)之间交替。在图2a到2d的实例中，第三/第四时钟信号(clk3/clk4)大体上与第一/第二时钟信号(clk1/clk2)同相。因此，类似于第一时钟信号和第二时钟信号(clk1、clk2)，第三时钟信号(clk3)的高信号电平和第四时钟信号(clk4)的高信号电平彼此时间上不重叠，且第三时钟信号(clk3)的下降/上升边缘与第四时钟信号(clk4)的上升/下降边缘之间存在大体上等于时间(t1)的时间(t2)。在替代实施例中，第三/第四时钟信号(clk3/clk4)与第一/第二时钟信号(clk1/clk2)180°异相。
如将从下列讨论明白，时间(t1)经确定以确保：时间(t2)持续时间(例如约0.5μs)足够长，使得第三时钟信号(clk3)的下降/上升边缘和第四时钟信号(clk4)的上升/下降边缘不重叠以防止供应节点及参考节点的短路。时间(t1)经进一步确定以确保：时间(t2)持续时间足够短，使得负载190由倍压器130依大体上恒定负载电压(vload)驱动。
在一些实施例中，倍压器130响应于第三时钟信号和第四时钟信号(clk3、clk4)而产生大于供应电压(vdd)的电压。图3是说明根据一些实施例的示范性倍压器130的示意电路图。示范性倍压器130包括第一节点及第二节点(n1、n2)、第一电容性元件及第二电容性元件(c1、c2)、第一开关单元310及第二开关单元320、及负载节点330。
第一电容性元件(c1)连接于第一节点(n1)与第二节点(n2)之间。第一开关单元310包括第一开关及第二开关(sw1、sw2)且经配置以接收第三时钟信号(clk3)。第一开关(sw1)连接于供应节点340与第一节点(n1)之间且经配置以响应于第三时钟信号(clk3)而将第一节点(n1)选择性地连接到供应节点340。第二开关(sw2)连接于第二节点(n2)与参考节点350之间且经配置以响应于第三时钟信号(clk3)而选择性地将第二节点(n2)连接到参考节点350及使第二节点(n2)与参考节点350断接。
第二开关单元320包括第三开关及第四开关(sw3、sw4)且经配置以接收第四时钟信号(clk4)。第三开关(sw3)连接于供应节点340与第二节点(n2)之间且经配置以响应于第四时钟信号(clk4)而选择性地将第二节点(n2)连接到供应节点340及使第二节点(n2)与供应节点340断接。第四开关(sw4)连接于第一节点(n1)与负载节点330之间且经配置以响应于第四时钟信号(clk4)而选择性地将第一节点(n1)连接到负载节点330及使第一节点(n1)与负载节点330断接。在这个实施例中，开关(sw1到sw4)是n型fet。在一些实施例中，开关(sw1到sw4)的至少一个是p型fet。在其它实施例中，开关(sw1到sw4)的至少一个是任何类型的晶体管(例如双极结晶体管(bjt))或其它类型的开关。
第二电容性元件(c2)(例如金属氧化物半导体电容器(moscap)、金属-绝缘体-金属(mim)电容器、其它类型的电容器或其组合)连接于负载节点330与参考节点350之间。在一些实施例中，装置100包括负载190。在其它实施例中，装置100不包括负载190且负载190可在装置100外连接于负载节点330与参考节点350之间。
从实验结果可见，装置100依流动通过负载190的给定电流(例如400μa)提供大体上恒定负载电压(vload)(例如供应电压(vdd)的两倍的约91％到约99％)及相对较小涟波电压(例如约20mv到约30mv)。此外，装置100在短时间段(例如装置100接收供应电压(vdd)之后的约1μs)内输出大体上恒定负载电压(vload)。
在一些实施例中，第一电容性元件(c1)具有结构，其在不扩大其物理大小的情况下增大其电容以提高倍压器130的效率。例如，图4a是说明根据一些实施例的示范性第一电容性元件(c1)的示意截面图。第一电容性元件(c1)包括衬底410、第一井区420及第二井区430及晶体管440。衬底410具有p型导电性且连接到参考节点350(参阅图3)。衬底410可为块体衬底、绝缘体上半导体(soi)衬底或其组合。用于衬底410的材料的实例包括(但不限于)硅、锗、任何适合半导体材料或其组合。
第一井区420(例如)通过植入来形成于衬底410的一部分中。第一井区420可包括相同于衬底410的材料，但掺杂有n型杂质且因此具有n型导电性。图4b是说明根据一些实施例的示范性第一电容性元件(c1)的示意电路图。如从图4b可见，由于衬底410及第一井区420具有不同导电性类型，所以衬底410及第一井区420协同形成二极管(d1)。第二井区430被植入第一井区420的一部分中，包括相同于衬底410的材料，具有p型导电性，且连接到第二节点(n2)。第一井区420比第二井区430更深地延伸到衬底410中。如从图4b可见，由于第一井区420及第二井区430具有不同导电性类型，所以第一井区420及第二井区430协同形成连接到二极管(d1)的二极管(d2)。
晶体管440位于第二井区430上方且包括：源极区域440a及漏极区域440b，其具有n型导电性且被植入第二井区430中；及栅极区域440c，其位于源极区域440a与漏极区域440b之间的一通道区域上方。如自图4b可见，由于源极区域440a及漏极区域440b彼此连接且连接到第二节点(n2)，所以电容器由晶体管440形成。第二井区430连接到第二节点(n2)以不使第二井区430浮动。第一井区420及栅极区域440c彼此连接且连接到第一节点(n1)(参阅图3)。这导致在第一井区420及栅极区域440c彼此断接时电容性元件(c1)的电容增大(例如，从其电容增大约10％)以使装置100的效率提高多达12％。
在一些实施例中，电平移位器120响应于第一时钟信号及第二时钟信号(clk1、clk2)而经配置以基于由倍压器130产生的节点电压(vn1)(参阅图3)来将第一时钟信号及第二时钟信号(clk1、clk2)分别移位到高于第一时钟信号及第二时钟信号(clk1、clk2)的电平处的第三时钟信号及第四时钟信号(clk3、clk4)。图5是说明根据一些实施例的示范性电平移位器120的示意电路图。示范性电平移位器120包括一对开关(d3、d4)、第三开关单元510、第三电容性元件(c3)及第五开关(sw5)。开关(d3、d4)的每一个连接于供应节点340与电平移位节点520之间。在一些实施例中，开关(d3、d4)的每一个包括一或多个二极管。在图5的实例中，开关(d3、d4)的每一个包括呈二极管连接fet的形式的二极管。
第三开关单元510包括一对交叉耦合反相器530、540。反相器530包括连接于电平移位节点520与参考节点350之间的第一晶体管及第二晶体管(m1、m2)。类似地，反相器540包括连接于电平移位节点520与参考节点350之间的第三晶体管及第四晶体管(m3、m4)。在图5的实例中，第一晶体管及第三晶体管(m1、m3)是p型fet，而第二晶体管及第四晶体管(m2、m4)是n型fet。第一输入节点550连接到第二晶体管(m2)。第一输出节点560连接于第三晶体管(m3)与第四晶体管(m4)之间。第二输入节点570连接到第四晶体管(m4)。第二输出节点580连接于第一晶体管(m1)与第二晶体管(m2)之间。
第三电容性元件(c3)(例如moscap、mim电容器、其它类型的电容器或其组合)连接于电平移位节点520与参考节点350之间。
第五开关(sw5)连接到第一节点(n1)(参阅图3)、电平移位节点520及第二输出节点580。如下文将描述，第五开关(sw5)响应于第四时钟信号(clk4)而将电平移位节点520周期性地连接到第一节点(n1)。在这个实施例中，第五开关(sw5)是n型fet。在一些实施例中，第五开关(sw5)是p型fet。在其它实施例中，第五开关(sw5)是任何类型的晶体管(例如bjt)或其它类型的开关。上文所描述的电平移位器120电路仅供例示且其它适合电平移位器120电路是在本公开的范围内。
图6是说明根据一些实施例的倍压器130的操作的示范性方法600的流程图。为便于理解，将进一步参考图1、3和5来描述示范性方法600。应了解，方法600可应用于除图1、3和5的结构之外的结构。此外，方法600不受限于下文将讨论的操作。确切来说，在不背离本公开的范围的情况下，可新增/移除操作，可改变操作的顺序，可组合/分离操作，和/或可修改操作。在操作610中，时钟产生器110基于供应电压(vdd)(例如0.4v)来产生第一时钟信号和第二时钟信号，例如图2中的第一时钟信号和第二时钟信号(clk1、clk2)。
在操作620中，倍压器130响应于第三时钟信号及第四时钟信号(例如图2中的第三时钟信号及第四时钟信号(cl3k、clk4))而产生大于供应电压(vdd)的节点电压(vn1)。图7是说明根据一些实施例的方法600的示范性操作620的流程图。在操作710中，第一开关单元310接收从低信号电平转变成高信号电平的第三时钟信号(clk3)，且因此在操作720中，第一开关(sw1)将第一节点(n1)连接到供应节点340且第二开关(sw2)将第二节点(n2)连接到参考节点350，借此在操作730中，使第一电容性元件(c1)充电到供应电压(vdd)。此时，第二开关单元320接收低第四时钟信号(clk4)电平，且因此，第三开关(sw3)使第二节点(n2)与供应节点340断接且第四开关(sw4)使第一节点(n1)与负载节点330断接。
接着，第一开关单元310接收从高信号电平转变回低信号电平的第三时钟信号(clk3)，且因此，第一开关(sw1)使第一节点(n1)与供应节点340断接且第二开关(sw2)使第二节点(n2)与参考节点350断接。
在特定时间(例如约0.5ns的时间(t1))之后，在操作740中，第二开关单元320接收从低信号电平转变成高信号电平的第四时钟信号(clk4)，且因此在操作750中，第三开关(sw3)将第二节点(n2)连接到供应节点340且第四开关(sw4)将第一节点(n1)连接到负载节点330，借此在操作760中，第一节点(n1)接收节点电压(vn1)(例如约0.8v)，节点电压(vn1)大体上等于供应节点340处的供应电压(vdd)及跨第一电容性元件(c1)的充电电压的总和。接着，在操作770中，使第二电容性元件(c2)充电到大体上等于节点电压(vn1)的负载电压(vload)，例如约0.8v。因此，在操作780中，倍压器130依大于(例如，约两倍于)供应电压(vdd)的负载电压(vload)驱动负载190。
返回参考图6，在操作630中，电平移位器120基于节点电压(vn1)来将第一时钟信号及第二时钟信号(clk1、clk2)移位到分别高于第一时钟信号及第二时钟信号(clk1、clk2)的电平处的第三时钟信号及第四时钟信号(clk3、clk4)。图8是说明根据一些实施例的方法600的示范性操作630的流程图。在操作805中，供应节点340接收供应电压(vdd)。此使开关(d3、d4)正向偏压，且因此在操作810中，开关(d3、d4)将电平移位节点520连接到供应节点340，借此在操作815中，电平移位节点520接收小于供应电压(vdd)(即，大体上等于供应电压(vdd)与跨开关(d3、d4)的电压降之间的差)的电平移位电压(vls)。
接着，第二输入节点570接收从低信号电平转变成高信号电平的第二时钟信号(clk2)。这启动第四晶体管(m4)，且因此，第四晶体管(m4)将第一输出节点560连接到参考节点350，借此第一输出节点560输出低第三时钟信号(clk3)电平。这继而启动第一晶体管(m1)，且因此在操作820中，第一晶体管(m1)将第二输出节点580连接到电平移位节点520，借此在操作825中，第二输出节点580输出高第四时钟信号(clk4)电平。
接着，在操作830中，第五开关(sw5)接收高第四时钟信号(clk4)电平，且因此在操作835中，第五开关(sw5)将电平移位节点520连接到第一节点(n1)，借此在操作840中，电平移位节点520接收节点电压(vn1)。此使电平移位电压(vls)增大到大体上等于节点电压(vn1)，且因此在操作845中，使第三电容性元件(c3)充电到电平移位电压(vls)。这继而使开关(d3、d4)反向偏压，且因此在操作850中，开关(d3、d4)使电平移位节点520与供应节点340断接。
在后续操作中，第二输入节点570接收从高信号电平转变回低信号电平的第二时钟信号(clk2)。这停用第四晶体管(m4)，且因此，第四晶体管(m4)使第一输出节点560与参考节点350断接。
在特定时间(例如时间(t1))之后，在操作855中，第一输入节点550接收从低信号电平转变成高信号电平的第一时钟信号(clk1)。这启动晶体管(m2)，且因此在操作860中，第二晶体管(m2)将第二输出节点580连接到参考节点350，借此在操作865中，第二输出节点580输出低第四时钟信号(clk4)电平。这继而启动第三晶体管(m3)，且因此，第三晶体管(m3)将第一输出节点560连接到电平移位节点520，借此第一输出节点560输出高第三时钟信号(clk3)电平。
在替代实施例中，电平移位器120经配置以从第二输出节点580输出第三时钟信号(clk3)且从第一输出节点560输出第四时钟信号(clk4)。在这个替代实施例中，第五开关(sw5)连接到第一输出节点560而非第二输出节点580。
返回参考图1，在一些实施例中，装置100不包括时钟产生器110及倍压器130的一个。在一些这些实施例中，时钟产生器110或倍压器130可在装置100外连接到电平移位器120。
在实施例中，一种装置包含电平移位器和倍压器。所述电平移位器响应于第一时钟信号而经配置以基于节点电压来将所述第一时钟信号移位到高于所述第一时钟信号的电平处的第二时钟信号。所述倍压器响应于所述第二时钟信号而产生所述节点电压。所述节点电压从所述倍压器输出以驱动负载且进一步反馈到所述电平移位器以产生所述第二时钟信号。
在另一实施例中，一种装置包含时钟产生器及电平移位器。所述时钟产生器经配置以接收供应电压且基于所述供应电压来产生第一时钟信号。所述电平移位器经配置以接收大于所述供应电压的节点电压且响应于所述第一时钟信号而经配置以基于所述节点电压来将所述第一时钟信号移位到高于所述第一时钟信号的电平处的第二时钟信号。
在另一实施例中，一种方法包含：基于供应电压来产生第一时钟信号；响应于第二时钟信号而产生大于所述供应电压的节点电压；基于所述节点电压来将所述第一时钟信号移位到高于所述第一时钟信号的电平处的所述第二时钟信号。将所述第一时钟信号移位到所述第二时钟信号包括：在电平移位节点处接收所述节点电压；响应于所述第一时钟信号而将输出节点周期性地耦合到所述电平移位节点；及从所述输出节点输出所述第二时钟信号。
上文已概述若干实施例的特征，使得所属领域的技术人员可较优选地理解本公开的方面。所属领域的技术人员应了解，其可易于将本公开用作用于设计或修改其它程序及结构的基础以实施相同目的和/或达成本文中所引入的实施例的相同优点。所属领域的技术人员也应认知，这些等效建构不应背离本公开的精神及范围，且其可在不背离本公开的精神及范围的情况下对本文作出各种改变、替换及更改。
符号说明
100装置
110时钟产生器
120电平移位器
130倍压器
190负载
310第一开关单元
320第二开关单元
330负载节点
340供应节点
350参考节点
410衬底
420第一井区
430第二井区
440晶体管
440a源极区域
440b漏极区域
440c栅极区域
510第三开关单元
520电平移位节点
530反相器
540反相器
550第一输入节点
560第一输出节点
570第二输入节点
580第二输出节点
600方法
610操作
620操作
630操作
710操作
720操作
730操作
740操作
750操作
760操作
770操作
780操作
805操作
810操作
815操作
820操作
825操作
830操作
835操作
840操作
845操作
850操作
855操作
860操作
865操作
c1第一电容性元件
c2第二电容性元件
c3第三电容性元件
clk1第一时钟信号
clk2第二时钟信号
clk3第三时钟信号
clk4第四时钟信号
d1二极管
d2二极管
d3开关
d4开关
m1第一晶体管
m2第二晶体管
m3第三晶体管
m4第四晶体管
n1第一节点
n2第二节点
sw1第一开关
sw2第二开关
sw3第三开关
sw4第四开关
sw5第五开关
vdd供应电压
vload负载电压
vls电平移位电压
vn1节点电压
vss参考电压