本申请要求2017年1月10日提交的韩国专利申请10-2017-0003450的优先权，其全部内容通过引用合并于此。
本发明的示例性实施例涉及半导体设计技术，且更具体而言涉及半导体器件。
背景技术：
电子设备的最新进展诸如尺寸缩小、功耗降低、性能增强和多样化，需要能够在包括计算机和移动通信设备的各种电子设备中储存数据的半导体存储器。
重要的研究致力于能够根据施加的电压或电流储存与存储单元的不同电阻状态相对应的数据的半导体存储器，诸如阻变随机存取存储器(rram)、相变随机存取存储器(pram)、铁电随机存取存储器(fram)、磁随机存取存储器(mram)以及电熔丝。
一般地，在半导体存储器中，在执行读取操作时可能会产生读取干扰。读取干扰是指在执行读取操作时相应的存储单元的数据值(或逻辑值)由于此存储器件的结构特性和/或操作特性而无意地改变的现象。
为了防止读取干扰，在半导体存储器内引入了写回技术。写回技术能通过在读取操作之后立即额外地对已执行读取操作的存储单元执行写入操作，来防止读取干扰。
然而，写回技术通常需要比读取操作更多的电流消耗和更多的操作时间，因为写回技术利用实质的写入电路执行写入操作。写回技术还可能会对存储单元的寿命造成不良影响。
因此，需要一种取代电流写回技术的改善技术。
技术实现要素：
本发明的各个实施例涉及用于在执行读取操作时防止读取干扰的半导体器件。
此外，如果在读取操作时要防止读取干扰，则各个实施例涉及具有比写回技术更强的性能的半导体器件。
在一个实施例中，一种半导体器件可以包括：存储单元阵列，其包括多个存储单元；读取电路，其适用于产生与沿第一方向流经多个存储单元中的选中的存储单元的读取电流相对应的读取数据；反向读取控制电路，其适用于产生与读取数据相对应的反向读取控制信号；以及反向电流发生电路，其适用于响应于反向读取控制信号来产生沿第二方向流经选中的存储单元的反向电流。
反向读取控制电路可以适用于：基于具有第一数据值的读取数据来激活反向读取控制信号；以及基于具有第二数据值的读取数据来去激活反向读取控制信号。
第一数据值可以对应于在选中的存储单元为低电阻状态时流动的读取电流，以及第二数据值可以对应于在选中的存储单元为高电阻状态时流动的读取电流。
反向读取控制电路可以包括：确定单元，其适用于基于读取使能信号和读取数据来确定选中的存储单元的电阻状态；以及控制单元，其适用于基于确定的电阻状态来产生反向读取控制信号。
反向电流发生电路可以适用于：响应于被激活的反向读取控制信号来产生反向电流，以及响应于被去激活的反向读取控制信号而不产生反向电流。
反向电流发生电路可以包括：反向电流源单元，其适用于响应于反向读取控制信号来发起反向电流；以及反向电流吸收单元，其适用于响应于反向读取控制信号来吸收反向电流。
反向电流发生电路还可以包括适用于限制反向电流的钳位单元。
多个存储单元中的每个存储单元可以包括电阻状态根据读取电流的方向而改变的可变电阻元件。
半导体器件还可以包括写入电路，该写入电路适用于产生沿与写入数据相对应的方向流经多个存储单元中的选中的存储单元的写入电流。
在一个实施例中，一种半导体器件可以包括：全局位线；全局源极线；耦接到全局位线的多个位线；耦接到全局源极线的多个源极线；存储单元阵列，其包括布置在行方向和列方向上的多个存储单元，其中，属于多个存储单元且在行方向上排列(aligned)的存储单元由多个字线选中，并且属于多个存储单元且在列方向上排列的存储单元由多个位线和多个源极线选中；读取电路，其耦接到全局位线，并适用于产生与沿第一方向流经多个存储单元中的选中的存储单元的读取电流相对应的读取数据；反向读取控制电路，其适用于产生与读取数据相对应的反向读取控制信号；反向电流发生电路，其响应于反向读取控制信号而耦接到全局位线和全局源极线，并适用于产生沿第二方向流经选中的存储单元的反向电流。
反向读取控制电路可以适用于：基于具有第一数据值的读取数据来激活反向读取控制信号；以及基于具有第二数据值的读取数据来去激活反向读取控制信号。
第一数据值可以对应于在选中的存储单元为低电阻状态时流动的读取电流，以及第二数据值可以对应于在选中的存储单元为高电阻状态时流动的读取电流。
反向读取控制电路可以包括：确定单元，其适用于基于读取使能信号和读取数据来确定选中的存储单元的电阻状态；以及控制单元，其适用于基于确定的电阻状态来产生反向读取控制信号。
反向电流发生电路可以适用于：响应于被激活的反向读取控制信号来产生反向电流，以及响应于被去激活的反向读取控制信号而不产生反向电流。
反向电流发生电路可以包括：反向电流吸收单元，其适用于响应于反向读取控制信号来从全局位线吸收反向电流到低电压级；以及反向电流源单元，其适用于响应于反向读取控制信号的反相的信号来从高电压级发起反向电流到全局源极线。
反向电流发生电路还可以包括适用于耦接在反向电流源单元与全局源极线之间且适用于限制反向电流的钳位单元。
读取电路可以包括：感测放大单元，其适用于基于读取电流和参考电流来产生读取数据；读取电流源单元，其适用于响应于读取使能信号来从感测放大单元发起读取电流到全局位线；以及读取电流吸收单元，其适用于响应于读取使能信号来从全局源极线吸收读取电流到低电压级。
读取电路还可以包括适用于耦接在读取电流源单元与全局位线之间且适用于限制读取电流的钳位单元。
多个存储单元中的每个存储单元可以包括电阻状态根据读取电流的方向而改变的可变电阻元件。
半导体器件还可以包括写入电路，所述写入电路耦接在全局位线和全局源极线之间，并适用于产生沿与写入数据相对应的方向流经多个存储单元中的选中的存储单元的写入电流。
附图说明
图1是示出作为隧道势垒层插入在两个磁性层之间的一种结构的磁隧道结(mtj)的示例的图。
图2a和图2b是解释在可变电阻元件中储存数据的图。
图3是示出根据本发明的一个实施例的半导体器件的图。
图4是示出图3所示的反向读取控制电路的一个示例的电路图。
图5是示出图3所示的反向读取控制电路的另一个示例的电路图。
图6至图9是用于说明图3所示的半导体器件的读取操作的时序图。
具体实施方式
在下文，将参照附图更加详细地描述各个实施例。然而本发明可以采用不同形式来实施，并且不应理解为仅限于本文所列的实施例。确切地说，提供这些实施例使得本公开将会充分且完整，且将会向本领域技术人员完全地传达本发明的范围。遍及本说明书，遍及本发明的各个附图和实施例，相同的附图标记表示相同的元件。
另外，应注意，本文使用的术语仅是出于描述实施例的目的，而并非意图限制本发明。如本文使用的，单数形式也意图包括复数形式，除非上下文另外清楚地指示出来。还将理解，术语“包括”、“包括有”、“包含”和/或“包含有”在本说明书中使用时表明存在所述的特征，而不排除存在或增加一个或更多个其它未表述的特征。如本文所使用的，术语“和/或”指所列的相关项目中的一个或更多个项目的任何组合和全部组合。还要注意，在本说明书中，“连接/耦接”是指一个部件不仅可直接耦接至另一个部件而且还可经由中间部件间接耦接至另一个部件。
还将理解，尽管在本文中术语“第一”、“第二”、“第三”等可以用来描述各个元件，但是这些元件不受到这些术语的限制。这些术语用来区分一个元件与另一个元件。因此，在不脱离本发明的精神和范围的情况下，下文描述的第一元件还能称作第二元件或第三元件。
附图并非按比例绘制，且在一些情况下，可能会放大比例以便清楚地图示实施例的特征。
根据本公开技术的实施方式，半导体存储器件可以包括表现出可变电阻特性的可变电阻元件，可变电阻特性允许用可变电阻元件的不同电阻值来表示不同的数字比特位或状态。在实施方式中，这种可变电阻元件可以包括表现出可变电阻特性的单层或多层，且包括用在阻变随机存取存储器(rram)、相变ram(pram)、自旋转移力矩磁ram(sttram)、磁阻ram(mram)或铁电ram(fram)中的材料，例如，可以包括铁磁材料、铁电材料、相变材料诸如硫族化物材料、金属氧化物诸如钙钛矿材料、和/或过渡金属氧化物。
可变电阻元件可以包括金属氧化物，例如，过渡金属氧化物诸如镍(ni)氧化物、钛氧化物(tio)、铪氧化物(hfo)、锆氧化物(zro)、钨氧化物(wo)或钴氧化物(coo)，和/或钙钛矿材料诸如锶钛氧化物(sto：srtio)、和/或镨钙锰氧化物(pcmo：prcamno)。
另外，可变电阻元件可以包括相变材料。相变材料可以包括硫族化物材料诸如锗-锑-碲(gst：gesbte)。可变电阻元件通过利用热改变结晶状态或非晶状态来在不同电阻状态之间切换。
可变电阻元件可以包括两个磁性层和插入在两个磁性层之间的隧道势垒层。磁性层可以包括镍-铁-钴(nifeco)或钴-铁(cofe)等。隧道势垒层可以包括氧化铝al2o3。可变电阻元件可以根据磁性层的磁化方向在两个不同的电阻状态之间切换。例如，当两个磁性层的磁化方向平行时可变电阻元件可以处在低电阻状态，而当两个磁性层的磁化方向反向平行时可变电阻元件可以处在高电阻状态。
图1是示出作为隧道势垒层插入在两个磁性层之间的一种结构的磁隧道结(mtj)的示例的图。
如图1中所示，mtj包括作为顶电极的第一电极层，作为底电极的第二电极层，作为一对磁性层的第一磁性层和第二磁性层，以及形成在所述一对磁性层之间的隧道势垒层。
第一磁性层可以是磁化方向可根据施加给mtj的电流的方向而改变的钉扎磁性层，且第二磁性层可以是磁化方向被钉扎的自由磁性层。
这样的mtj根据电流的方向而改变它的电阻值，且记录数据“0”或“1”。
图2a和图2b是解释在可变电阻元件r中储存数据的原理的图。可变电阻元件r可以是上面参照图1描述的mtj。
首先，图2a是解释在可变电阻元件r中记录具有高逻辑值的数据的原理的图。为了选择可变电阻元件r来储存数据，与可变电阻元件r电耦接的字线wl被激活，且晶体管st导通。当电流从一端流向另一端(沿箭头所示的方向)，即，从图1所示的mtj中的作为顶电极的第一电极层流向作为底电极的第二电极层时，作为钉扎磁性层的第一磁性层的磁化方向和作为自由磁性层的第二磁性层的磁化方向变为彼此反向平行，且可变电阻元件r具有高电阻状态。当可变电阻元件r为高电阻状态时，定义“高”数据储存在可变电阻元件r中。
接着，图2b是解释在可变电阻元件r中记录具有低逻辑值的数据的原理的图。以相似的方式，与可变电阻元件r电耦接的字线wl被激活，且晶体管st导通。当电流从另一端流向一端(沿箭头所示的方向)，即，从第二电极层流向第一电极层时，第一磁性层的磁化方向和第二磁性层的磁化方向变得彼此平行，且可变电阻元件r具有低电阻状态。当可变电阻元件r为低电阻状态时，定义“低”数据储存在可变电阻元件r中。
图3是示出根据本发明的一个实施例的半导体器件100的图。
参见图3，半导体器件100可以包括存储单元阵列110、位线选择电路120、源极线选择电路130、读取电路140、反向读取控制电路150以及反向电流发生电路160。
存储单元阵列110可以包括布置在行方向和列方向上的多个存储单元mc。多个存储单元mc中的每个存储单元可以包括可变电阻元件r和晶体管st。多个存储单元列组可以分别耦接到多个位线bl0～bln和多个源极线sl0～sln。每个存储单元列组可以包括布置在列方向上的多个存储单元mc。例如，包括有在第一列排列的多个存储单元mc的第一存储单元列组可以耦接到第一位线bl0和第一源极线sl0。包括在第一存储单元列组中的每个存储单元可以具有耦接到第一位线bl0的一端并可以具有耦接到第一源极线sl0的另一端。多个存储单元行组(每个存储单元行组包括布置在行方向上的多个存储单元mc)可以分别耦接到多个字线wl0～wlm。例如，包括有在第一行排列的多个存储单元mc的第一存储单元行组可以耦接到第一字线wl0。多个存储单元中的至少一个存储单元可以由多个位线bl0～bln中的选中的位线bl#、多个源极线sl0～sln中的选中的源极线sl#以及多个字线wl0～wlm中的被激活的字线wl#来选中。
位线选择电路120可以响应于多个选择信号sel<0:n>之中的选择信号来选择多个位线bl0～bln中的任何一个位线并将该位线耦接到全局位线gbl。例如，位线选择电路120可以包括分别与多个位线bl0～bln相对应的和与多个选择信号sel<0:n>相对应的多个位线选择单元bs0～bsn。
源极线选择电路130可以响应于多个选择信号sel<0:n>之中的选择信号来选择多个源极线sl0～sln中的任何一个源极线并将该源极线与全局源极线gsl耦接在一起。例如，源极线选择电路130可以包括分别与多个源极线sl0～sln相对应的和与多个选择信号sel<0:n>相对应的多个源极线选择单元ss0～ssn。
读取电路140可以响应于读取使能信号ren来产生与沿一个方向流经多个存储单元mc中的选中的存储单元的读取电流ird相对应的差分读取数据so和sob。例如，读取电路140可以将读取电流ird与参考电流iref进行比较，且可以由感测放大单元s/a基于比较结果来产生与选中的存储单元的电阻状态相对应的差分读取数据so和sob。如果比较的结果是确定读取电流ird比参考电流iref高，则读取电路140可以产生与低电阻状态相对应的差分读取数据so和sob。在这种情况下，差分读取数据so和sob中的正读取数据so可以具有第一数据值(或第一逻辑值)，而差分读取数据so和sob中的负读取数据sob可以具有第二数据值(或第二逻辑值)。相反，如果比较的结果是确定读取电流ird比参考电流iref低，则读取电路140可以产生与高电阻状态相对应的差分读取数据so和sob。在这种情况下，差分读取数据so和sob中的正读取数据so可具有第二数据值(或第二逻辑值)，而差分读取数据so和sob中的负读取数据sob可具有第一数据值(或第一逻辑值)。
例如，读取电路140可以包括感测放大单元s/a、读取电流源单元rs1、钳位单元rc、读取电流吸收单元rs2、参考电流发生单元is以及参考电流源单元rs3。感测放大单元s/a可以响应于感测使能信号sen而被使能，且可以基于读取电流ird与参考电流iref的比较来产生差分读取数据so和sob。例如，感测放大单元s/a可以包括差分放大器。读取电流源单元rs1可以响应于读取使能信号ren来从感测放大单元s/a发起读取电流ird到全局位线gbl。钳位单元rc可以耦接在读取电流源单元rs1与全局位线gbl之间，且可以响应于vclamp来限制读取电流ird的最大电流量。读取电流吸收单元rs2可以响应于读取使能信号ren来从全局源极线gsl吸收读取电流ird到低电压级vss(或接地电压级)。参考电流发生单元is可以产生参考电流is。参考电流源单元rs3可以响应于读取使能信号ren来从感测放大单元s/a发起参考电流iref到参考电流发生单元is。
反向读取控制电路150可以响应于读取使能信号ren来产生与差分读取数据so和sob的数据值相对应的反向读取控制信号rev_rd和反相的反向读取控制信号rev_rdb。可选择地，反向读取控制电路150可以响应于读取使能信号ren和感测使能信号sen来产生与差分读取数据so和sob的数据值相对应的反向读取控制信号rev_rd和反相的反向读取控制信号rev_rdb。反相的反向读取控制信号rev_rdb可以是反向读取控制信号rev_rd的反相信号。例如，当选中的存储单元处在低电阻状态时，反向读取控制电路150可以基于差分读取数据so和sob来激活反向读取控制信号rev_rd和反相的反向读取控制信号rev_rdb。相反，当选中的存储单元处在高电阻状态时，反向读取控制电路150可以基于差分读取数据so和sob来去激活反向读取控制信号rev_rd和反相的反向读取控制信号rev_rdb。
反向电流发生电路160可以响应于反向读取控制信号rev_rd和反相的反向读取控制信号rev_rdb而耦接到全局位线gbl和全局源极线gsl，且可以产生沿另一方向流经选中的存储单元的反向电流。例如，反向电流发生电路160可以响应于被激活的反向读取控制信号rev_rd和相应的反相的反向读取控制信号rev_rdb来产生反向电流。相反，反向电流发生电路160响应于被去激活的反向读取控制信号rev_rd和相应的反相的反向读取控制信号rev_rdb而不会产生反向电流。
例如，反向电流发生电路160可以包括反向电流源单元rrs1、钳位单元rrc以及反向电流吸收单元rrs2。反向电流源单元rrs1可以响应于反相的反向读取控制信号rev_rdb来从高电压级vdd(或电源电压级)发起反向电流到全局源极线gsl。根据设计，反向电流源单元rrs1可以响应于反向读取控制信号rev_rd来操作。钳位单元rrc可以耦接在反向电流源单元rrs1与全局源极线gsl之间，且可以响应于针对反向读取的钳位偏置信号rev_clamp来限制反向电流的最大电流量。针对反向读取的钳位偏置信号rev_clamp可以具有与钳位偏置读取信号vclamp相同或相似的电压电平。反向电流吸收单元rrs2可以响应于反向读取控制信号rev_rd来从全局位线gbl吸收反向电流到低电压级vss。反向电流可以由反向读取控制信号rev_rd和反相的反向读取控制信号rev_rdb的脉冲宽度以及针对反向读取的钳位偏置信号rev_clamp的电压电平来定义。例如，可以设置反向读取控制信号rev_rd和反相的反向读取控制信号rev_rdb的脉冲宽度以及针对反向读取的钳位偏置信号rev_clamp的电压电平，使得当选中的存储单元处在低电阻状态时反向电流具有与读取电流ird相同或相似的电流量。
尽管未示出，但是半导体器件100还可以包括写入电路。写入电路可以耦接在全局位线gbl与全局源极线gsl之间，且可以响应于写入使能信号来产生沿与写入数据相对应的方向流经多个存储单元mc中的选中的存储单元的写入电流。写入电路可以是实质上执行图2a和图2b所示的数据储存操作的电路。要注意，写入电路和反向电流发生电路160是分开的元件。
图4是示出根据本发明的一个实施例的反向读取控制电路(例如，图3中所示的反向读取控制电路150)的一个示例的电路图。
参见图4，反向读取控制电路150可以包括确定单元151和控制单元153。
确定单元151可以基于读取使能信号ren和差分读取数据so和sob来确定选中的存储单元的电阻状态，且可以产生与确定结果相对应的确定信号rd0。例如，当选中的存储单元处在高电阻状态时，确定单元151可以保持确定信号rd0的去激活状态。相反，当选中的存储单元处在低电阻状态时，确定单元151可以激活确定信号rd0。
确定单元151可以包括第一延迟元件dly1、第一或门or1、第一反相器inv1以及第一与门and1。第一延迟元件dly1可以通过将读取使能信号ren延迟第一延迟时间d1来产生第一延迟信号ren_dly。可以通过考虑读取使能信号ren的脉冲宽度和感测放大单元s/a被禁止的时间点来设置第一延迟时间d1。第一或门or1可以通过对读取使能信号ren和第一延迟信号ren_dly执行或运算来产生第一逻辑信号ren_ext。第一反相器inv1可以通过将正读取数据so反相来产生第二逻辑信号/so。第一与门and1可以通过对第二逻辑信号/so、负读取数据sob和第一逻辑信号ren_ext执行与运算来产生确定信号rd0。
控制单元153可以响应于确定信号rd0来产生反向读取控制信号rev_rd和反相的反向读取控制信号rev_rdb。例如，控制单元153可以响应于被去激活的确定信号rd0来保持反向读取控制信号rev_rd和反相的反向读取控制信号rev_rdb的去激活状态。相反，控制单元153可以响应于被激活的确定信号rd0，在与感测放大单元s/a被禁止的时间点接近的时间点激活反向读取控制信号rev_rd和反相的反向读取控制信号rev_rdb。
控制单元153可以包括第二延迟元件dly2、第三延迟元件dly3、第二反相器inv2、第二与门and2以及第三反相器inv3。第二延迟元件dly2可以通过将确定信号rd0延迟第二延迟时间d2来产生第二延迟信号rd0_dly。可以通过考虑感测放大单元s/a被禁止的时间点来设置第二延迟时间d2。第三延迟元件dly3可以通过将第二延迟信号rd0_dly延迟第三延迟时间d3来产生第三延迟信号rd0_end。可以通过考虑从读取使能信号ren被激活的时间点开始感测使能信号sen被激活的时间点来设置第三延迟时间d3。第二反相器inv2可以通过将第三延迟信号rd0_end反相来产生第三逻辑信号rd0_endb。第二与门and2可以通过对第三逻辑信号rd0_endb和第二延迟信号rd0_dly执行与运算来产生反向读取控制信号rev_rd。第三反相器inv3可以通过将反向读取控制信号rev_rd反相来产生反相的反向读取控制信号rev_rdb。
图5是示出根据本发明的一个实施例的反向读取控制电路(例如，图3中所示的反向读取控制电路150)的另一个示例的电路图。
参见图5，反向读取控制电路150可以包括确定单元151’和控制单元153’。
确定单元151’可以基于差分读取数据so和sob来确定选中的存储单元的电阻状态，且可以产生与确定结果相对应的确定信号rd0。例如，当选中的存储单元处在高电阻状态时，确定单元151’可以保持确定信号rd0的去激活状态。相反，当选中的存储单元处在低电阻状态时，确定单元151’可以激活确定信号rd0。
确定单元151’可以包括第一反相器inv11、第一与门and11、第一延迟元件dly11以及第一或门or1。第一反相器inv11可以通过将正读取数据so反相来产生第一逻辑信号/so。第一与门and11可以通过对第一逻辑信号/so和反相的(或负的)读取数据sob执行与运算来产生第二逻辑信号pulgen。第一延迟元件dly11可以通过将第二逻辑信号pulgen延迟第一延迟时间d11来产生第三逻辑信号puldly。第一延迟时间d11可以对应于前述的第二延迟时间d2。第一或门or11可以通过对第二逻辑信号pulgen和第三逻辑信号puldly执行或运算来产生确定信号rd0。
控制单元153’可以响应于确定信号rd0来产生反向读取控制信号rev_rd和反相的反向读取控制信号rev_rdb。例如，控制单元153可以响应于被去激活的确定信号rd0来保持反向读取控制信号rev_rd和反相的反向读取控制信号rev_rdb的去激活状态。相反，控制单元153’可以响应于激活的确定信号rd0，在与感测放大单元s/a被禁止的时间点接近的时间点激活反向读取控制信号rev_rd和反相的反向读取控制信号rev_rdb。
控制单元153’可以包括第二反相器inv22、第二与门and22、第二延迟元件dly22、第三与门and33以及第三反相器inv33。第二反相器inv22可以通过将感测使能信号sen反相来产生第四逻辑信号/sen。第二与门and22可以通过对第四逻辑信号/sen和读取使能信号ren执行与运算来产生第五逻辑信号pre_rd。第二延迟元件dly22可以通过将第五逻辑信号pre_rd延迟第二延迟时间d22来产生第六逻辑信号pre_rd_dly。第二延迟时间d22可以对应于前述的第一延迟时间d1与第二延迟时间d2的总时间d1+d2。第三与门and33可以通过对第六逻辑信号pre_rd_dly和确定信号rd0执行与运算来产生反向读取控制信号rev_rd。第三反相器inv33可以通过将反向读取控制信号rev_rd反相来产生反相的反向读取控制信号rev_rdb。
下文参照图6至图9描述具有这种配置的半导体器件100的读取操作。
首先，下文参照图6和图7描述包括图4的反向读取控制电路150的半导体器件100的读取操作。
图6是用于说明根据本发明的一个实施例的半导体器件的读取操作的一个示例的时序图。例如，图6示出在“低(0)”数据已储存在半导体器件100的选中的存储单元中的情况下的读取操作。
参见图6，多个字线wl0～wlm中的选中的字线wl#可以被使能，多个位线bl0～bln中的选中的位线bl#可以与全局位线gbl耦接在一起，以及多个源极线sl0～sln中的选中的源极线sl#可以与全局源极线gsl耦接在一起。在这种情况下，选中的字线wl#可以在第一时间点被使能，选中的位线bl#与全局位线gbl可以在第二时间点耦接在一起，以及选中的源极线sl#与全局源极线gsl可以在第二时间点耦接在一起。第一时间点和第二时间点可以相同，或者第一时间点可以比第二时间点早，或者第二时间点可以比第一时间点早。当选中的字线wl#被使能，选中的位线bl#与全局位线gbl耦接在一起以及选中的源极线sl#与全局源极线gsl耦接在一起时，多个存储单元mc中的任何一个存储单元可以被选中。选中的存储单元可以具有耦接到全局位线gbl的一端和耦接到全局源极线gsl的另一端。当选中的字线wl#被使能时，选中的存储单元可以将全局位线gbl与全局源极线gsl耦接在一起。
由于读取使能信号ren在与第一时间点接近的时间点被激活，因此感测使能信号sen可以在计划的时间(例如，d3)之后被激活。响应于读取使能信号ren和感测使能信号sen，图3的读取电路140可以产生与流经选中的存储单元的读取电流ird相对应的差分读取数据so和sob。例如，读取电流源单元rs1可以响应于读取使能信号ren来从感测放大单元s/a发起读取电流ird到全局位线gbl。读取电流吸收单元rs2可以响应于读取使能信号ren来从全局源极线gsl吸收读取电流ird到低电压级vss。在这种情况下，可以由钳位单元rc限制读取电流ird的最大电流量。在这种情况下，读取电流ird可以在一个方向流动。例如，读取电流ird可以经由读取电流源单元rs1、钳位单元rc、全局位线gbl、选中的位线bl#、选中的存储单元、选中的源极线sl#以及全局源极线gsl而从感测放大单元s/a流向读取电流吸收单元rs2。参考电流发生单元is可以产生参考电流iref。参考电流源单元rs3可以响应于读取使能信号ren来从感测放大单元s/a发起参考电流iref到参考电流发生单元is。感测放大单元s/a可以将读取电流ird与参考电流iref进行比较，且可以产生与比较结果相对应的差分读取数据so和sob。例如，因为选中的存储单元处在低电阻状态，所以读取电流ird可以比参考电流iref高。相应地，感测放大单元s/a可以产生具有“低(0)”逻辑值的正读取数据so和具有“高(1)”逻辑值的负读取数据sob，这对应于低电阻状态。
此时，因为读取电流ird沿第一方向流经选中的存储单元，所以选中的存储单元可以从低电阻状态切换到高电阻状态。这可以称为读取干扰。即，因为由于在读取操作时读取电流ird沿第一方向流动而导致对选中的存储单元执行弱写入操作，所以“高(1)”数据可以储存在选中的存储单元中。表述“弱”写入操作的原因在于，在写入操作时读取电流可以比流进选中的存储单元的写入电流小。因此，如果属于多个存储单元mc且具有低电阻状态的存储单元被选中且对选中的存储单元执行读取操作，则可以执行下列的反向读取操作作为读取操作的一部分。
反向读取控制电路150可以基于读取使能信号ren和差分读取数据so和sob来产生反向读取控制信号rev_rd和反相的反向读取控制信号rev_rdb。例如，反向读取控制电路150可以基于与低电阻状态相对应的差分读取数据so和sob来激活反向读取控制信号rev_rd和反相的反向读取控制信号rev_rdb。在这种情况下，在读取使能信号ren被去激活之后或者在感测放大单元s/a被禁止之后，反向读取控制信号rev_rd和反相的反向读取控制信号rev_rdb可以被激活。在这种情况下，反向读取控制信号rev_rd被激活的宽度(即，d3)和反相的反向读取控制信号rev_rdb被激活的宽度可以比读取使能信号ren被激活的宽度小。反相的反向读取控制信号rev_rdb可以是反向读取控制信号rev_rd的反相信号。
反向电流发生电路160可以基于被激活的反向读取控制信号rev_rd和反相的反向读取控制信号rev_rdb而耦接到全局位线gbl和全局源极线gsl，且可以产生沿另一方向流经选中的存储单元的反向电流。例如，反向电流源单元rrs1可以响应于反相的反向读取控制信号rev_rdb来从高电压级vdd发起反向电流到全局源极线gsl。在这种情况下，反向电流的最大电流量可以由钳位单元rrc来限定。当选中的存储单元处在低电阻状态时，反向电流可以具有与读取电流ird相同或相似的电流量。反向电流吸收单元rrs2可以从全局位线gbl吸收反向电流到低电压级vss。在这种情况下，反向电流可以经由反向电流源单元rrs1、钳位单元rrc、全局源极线gsl、选中的源极线sl#、选中的存储单元、选中的位线bl#、全局位线gbl以及反向电流吸收单元rrs2而从高电压级vdd流向低电压级vss。
因此，尽管选中的存储单元因读取操作而从低电阻状态切换到高电阻状态，但是选中的存储单元可以通过执行反向读取操作而被恢复到低电阻状态。
图7是用于说明根据本发明的一个实施例的半导体器件的读取操作的一个示例的时序图。例如，图7示出在“高(1)”数据已经储存在半导体器件的选中的存储单元中的情况下的读取操作。
参见图7，多个字线wl0～wlm中的选中的字线wl#可以在第一时间点被使能，多个位线bl0～bln中的选中的位线bl#可以与全局位线gbl在第二时间点耦接在一起，以及多个源极线sl0～sln中的选中的源极线sl#可以与全局源极线gsl在第二时间点耦接在一起。当选中的字线wl#使能，选中的位线bl#与全局位线gbl耦接在一起以及选中的源极线sl#与全局源极线gsl耦接在一起时，多个存储单元mc中的任何一个存储单元可以被选中。选中的存储单元可以具有耦接到全局位线gbl的一端和耦接到全局源极线gsl的另一端。当选中的字线wl#被使能时，选中的存储单元可以将全局位线gbl与全局源极线gsl耦接在一起。
由于读取使能信号ren在与第一时间点接近的时间点被激活，因此感测使能信号sen可以在计划的时间(例如，d3)之后被激活。响应于读取使能信号ren和感测使能信号sen，读取电路140可以产生与流经选中的存储单元的读取电流ird相对应的差分读取数据so和sob。例如，读取电流源单元rs1可以响应于读取使能信号ren来从感测放大单元s/a发起读取电流ird到全局位线gbl。读取电流吸收单元rs2可以响应于读取使能信号ren来从全局源极线gsl吸收读取电流ird到低电压级vss。在这种情况下，可以由钳位单元rc限制读取电流ird的最大电流量。在这种情况下，读取电流ird可以沿一个方向流动。例如，读取电流ird可以经由读取电流源单元rs1、钳位单元rc、全局位线gbl、选中的位线bl#、选中的存储单元、选中的源极线sl#以及全局源极线gsl来从感测放大单元s/a流向读取电流吸收单元rs2。参考电流发生单元is可以产生参考电流iref。参考电流源单元rs3可以响应于读取使能信号ren来从感测放大单元s/a发起参考电流iref到参考电流发生单元is。感测放大单元s/a可以将读取电流ird与参考电流iref进行比较，且可以产生与比较结果相对应的差分读取数据so和sob。例如，因为选中的存储单元处在高电阻状态，所以读取电流ird可以比参考电流iref低。因此，感测放大单元s/a可以产生具有“高(1)”逻辑值的正读取数据so和具有“低(0)”逻辑值的负读取数据sob，这对应于高电阻状态。
此时，因为读取电流ird沿第一方向流经选中的存储单元，所以选中的存储单元可以保持高电阻状态。即，因为在读取操作时由读取电流ird对选中的存储单元执行弱写入操作，所以储存在选中的存储单元中的“高(1)”数据可以保留。因此，如果属于多个存储单元mc且具有高电阻状态的存储单元被选中并且对选中的存储单元执行读取操作，则不需要执行反向读取操作。
下面将参照图8和图9描述包括图5的反向读取控制电路150的半导体器件100的读取操作。
图8是用于说明根据本发明的一个实施例的半导体器件的读取操作的一个示例的时序图。例如，图8示出在“低(0)”数据已经储存在半导体器件100的选中的存储单元中的情况下的读取操作。图9是用于说明根据本发明的一个实施例的半导体器件的读取操作的一个示例的时序图。例如，图9示出在“高(1)”数据已经储存在半导体器件100的选中的存储单元中的情况下的读取操作。
图8和图9的读取操作总体上与图6和图7的读取操作相似，除了用于产生反向读取控制信号rev_rd和反相的反向读取控制信号rev_rdb的信号的组合之外。因此，不再赘述。
根据本发明的一个实施例，优势在于，可以经由反向读取操作防止读取干扰。在读取操作时可以根据选中的存储单元的电阻状态来选择性地执行反向读取操作。另外，优势在于，相比于利用写入电路产生反向电流的写回方法，可以改善消耗电流、操作时间和存储单元的寿命。
本发明的实施例针对一种改善的半导体存储器件，其通过在读取操作时防止读取干扰来展现改善的操作可靠性。
本发明的半导体存储器件比采用传统写回技术的现有器件有优势。
尽管出于说明的目的已描述了各个实施例，但对于本领域技术人员而言显然的是，可以在不脱离所附权利要求所限定的本发明的精神和范围的情况下进行各种变化和修改。