本申请要求于2017年1月31日向韩国知识产权局提交的申请号为10-2017-0013769的韩国专利申请的优先权，其公开通过引用整体合并于此。
本公开的示例性实施例涉及一种半导体设计技术，更具体地，涉及一种存储器模块、包括其的存储系统及其错误校正方法。
背景技术：
在半导体存储器行业的早期，在已经通过半导体制造工艺的存储器芯片中存在无缺陷存储单元的大量原始好裸片已经被分布在每个晶片上。然而，随着存储器件的容量逐渐增加，制造具有无缺陷存储单元的存储器件已经变得越来越困难。目前，制造这种存储器件的成功概率非常小。
为了克服有缺陷单元问题，已经使用了用冗余存储单元来修复存储器件的有缺陷存储单元的技术。另一方面，用于校正存储系统中的错误的错误校正(ecc)电路已经被用于校正在存储单元中发生的错误，或者在存储系统的读取操作或写入操作中的数据传输期间发生的错误。
技术实现要素：
本发明的各种实施例涉及一种存储器模块、包括存储器模块的存储系统及其能够提高错误校正效率的操作方法。
在一个实施例中，存储系统的错误校正方法可以包括：从多个存储器芯片中读取读取数据和错误校正码；使用错误校正码来校正读取数据的错误；当错误的校正失败时，将读取数据和错误校正码暂时储存在缓冲器中；将特定输入测试模式写入多个存储器芯片中，读取写入多个存储器芯片中的输出测试模式，并且检测发生芯片修复(chipkill)的故障芯片；基于检测到的故障芯片的位置而使用储存在缓冲器中的错误校正码来重新校正储存在缓冲器中的读取数据的错误；并且将错误已校正的读取数据和错误校正码重新写入多个存储器芯片中。
在一个实施例中，存储系统可以包括：多个存储器芯片，它们适用于储存数据和错误校正码；错误校正电路，其适用于使用从多个存储器芯片读取的错误校正码来校正从多个存储器芯片读取的数据的错误，并且当错误的校正失败时，将读取数据和错误校正码暂时储存在缓冲器中；以及故障芯片检测电路，其适用于：当错误的校正失败时，将特定输入测试模式写入多个存储器芯片中，读取写入多个存储器芯片中的输出测试模式，并且检测发生芯片修复的故障芯片，其中，错误校正电路基于检测到的故障芯片的位置而使用储存在缓冲器中的错误校正码来重新校正储存在缓冲器中的读取数据的错误，并且将错误已校正的读取数据和错误校正码重新写入多个存储器芯片中。
在一个实施例中，存储器模块可以包括：多个存储器芯片，它们适用于储存数据和错误校正码；错误校正电路，其适用于使用从多个存储器芯片读取的错误校正码来校正从多个存储器芯片读取的数据的错误，并且当错误的校正失败时，将读取数据和错误校正码暂时储存在缓冲器中；以及故障芯片检测电路，其适用于：当错误的校正失败时，将特定输入测试模式写入多个存储器芯片中，读取写入多个存储器芯片中的输出测试模式，并且检测发生芯片修复的故障芯片，其中，错误校正电路基于检测到的故障芯片的位置而使用储存在缓冲器中的错误校正码来重新校正储存在缓冲器中的读取数据的错误，并且将错误已校正的读取数据和错误校正码重新写入多个存储器芯片中。
附图说明
图1是示出了存储系统的框图。
图2是示出了根据本公开的实施例的存储系统的框图。
图3是示出了图2所示的错误校正电路的框图。
图4是用于描述根据本公开的实施例的存储系统的操作的流程图。
图5是示出了根据本公开的实施例的存储器模块的示图。
具体实施方式
下面将参照附图更详细地描述各种实施例。然而，本公开可以以不同的形式实施，并且不应被解释为限于本文所阐述的实施例。相反，提供这些实施例使得本公开将是彻底和完整的，并且将向本领域技术人员充分地传达本公开的范围。贯穿本公开，在本公开的各个附图和实施例中，相同的附图标记表示相同的部件。
在具有低错误率的存储系统中，仅考虑芯片修复(chipkill)错误，存储器件中随机发生的随机错误可以由设置在存储器件中的ecc电路来处理，并且设置在存储器控制器中的ecc电路可以仅执行比较简单的错误校正操作(诸如校正1比特位错误和检测2比特位错误的单错误校正/双重错误检测(sec/ded)操作)。
然而，随着存储器件的集成度的增加，多比特位错误发生概率增加。因此，可能频繁地引起随机错误。因此，设置在存储器控制器中的ecc电路应该能够处理芯片修复错误和随机错误两者。
图1是示出了存储系统100的框图。
在图1中，仅示出了存储系统100的与数据传输直接相关的一部分。
参考图1，存储系统100可以包括存储器控制器110和存储器模块120。存储器控制器110可以响应于从主机host接收到的请求来控制诸如存储器模块120的读取操作或写入操作的操作。
存储器控制器110可以包括错误校正电路112。
错误校正电路112可以在写入操作期间接收从主机host传输的写入数据wdata，使用预设的错误校正算法来产生用于校正错误的错误校正码(例如，奇偶校验位pty)，以及将所产生的奇偶校验位pty与写入数据wdata一起传输到存储器模块120。错误校正电路112可以使用里德-索洛蒙(reed-solomon)(rs)错误校正算法。通常，已经广泛使用汉明(hamming)错误校正算法。然而，随着包括在存储器模块120中的存储器芯片121至141中的错误发生率增加，可以使用rs错误校正算法，其具有优于汉明错误校正算法的错误校正性能。在rs错误校正算法中，可以基于符号来校正错误。
在读取操作期间，错误校正电路112可以使用从存储器模块120输出的奇偶校验位pty来校正包括在从存储器模块120输出的读取数据rdata′中的错误。错误校正电路112可以将错误已校正的读取数据rdata传输到主机host。换言之，错误校正电路112可以使用在ecc编码操作期间产生的奇偶校验位pty来对从存储器模块120输出的读取数据rdata′执行错误校正码(ecc)解码操作。如果错误比特位的数量大于可校正错误比特位限制，则错误校正电路112可能无法校正读取数据rdata′的错误比特位。在这种情况下，错误校正电路112可以将用于通知错误校正已经失败的错误校正失败信号ecc_fail输出到主机host。
存储器模块120可以包括多个存储器芯片121至141。
在存储系统100中一次处理的数据单元通常可以是512比特位。即，存储器控制器110可以基于512比特位来接收从主机host传输的写入数据wdata，并且可以基于512比特位来将读取数据rdata传输到主机host。当在rs错误校正算法中要处理的1个符号由8比特位组成时，写入数据wdata和读取数据rdata中的每个数据可以包括64个符号。
如果存储系统100需要能够校正[6比特位随机错误+单个存储器芯片的芯片修复错误]的错误校正性能，则rs错误校正算法应该能够校正总共10个符号的错误，该10个符号包括6个符号(假设6比特位随机错误被包括在不同符号中)和4个符号(单个存储器芯片中的32比特位数据错误)。与rs错误校正算法中的错误校正码的大小相对应的奇偶校验位的数量可以根据可校正错误的符号的数量来确定，并由下面的[等式1]来表示。
[等式1]
奇偶校验位的数量＝2*(位置未知的错误的可校正符号的数量)，
其中，每个符号由m比特位形成，m是2或更大的整数(例如，8)。
在10个符号为可校正的情况下，如下使用[等式1]来计算奇偶校验位的数量：奇偶校验位的数量为2×10符号＝20符号＝20×8比特位＝160比特位。在存储器芯片121至141中产生的能够校正[6比特位随机错误+单个存储器芯片的芯片修复错误]的奇偶校验位的数量可以是160比特位。在这种情况下，图1的存储器模块120应该被配置为包括21个存储器芯片121至141。
存储器芯片121至141中的每个存储器芯片可以在单个写入操作期间储存32比特位写入数据wdata，并且可以在单个读取操作期间输出32比特位读取数据rdata′。因此，512比特位写入数据wdata可以一次被写入16个存储器芯片121至136中，或者512比特位读取数据rdata′可以一次从16个存储器芯片121至136中被读取。用于错误校正的160奇偶校验位pty可以被写入5个存储器芯片137至141中或从5个存储器芯片137至141中读取。储存在存储器芯片121至141中的信息已经在图1中被表示为存储器芯片121至141中的附图标记“data”和“ecc”。
在存储器芯片中发生芯片修复的概率非常低。然而，因为芯片修复的发生应该被处理，所以奇偶校验位的数量增加到超过必需的数量，从而由于延迟的增加或面积的增加而导致存储系统的性能下降。具体地，在上述示例的情况下，如果仅考虑随机错误，则需要12个符号，但是即使在一个存储器芯片中芯片修复的情况下也需要20个符号来处理。随着所需的奇偶校验位的数量增加，储存奇偶校验位所需的存储器芯片的数量增加，用于计算奇偶校验位和校正子(syndrome)的错误校正电路的尺寸增加，而在无芯片修复的情况下的ecc解码延时(latency)增加。
在下文中，将描述根据本公开的实施例的检测发生芯片修复的故障芯片的位置并且基于检测到的故障芯片的位置来减少奇偶校验位的数量的方法。
图2是示出了根据本公开的实施例的存储系统200的框图。
在图2中，仅示出了存储系统200的与数据传输直接相关的一部分。
参考图2，存储系统200可以包括存储器控制器210和存储器模块220。存储器控制器210可以响应于从主机host接收到的请求来控制诸如存储器模块220的读取操作或写入操作的操作。存储器模块220可以包括多个存储器芯片221至240。存储器芯片221至240中的每个存储器芯片可以是包括动态随机存取存储器(dram)、相变随机存取存储器(pcram)、快闪存储器等的各种存储器中的任意一种。存储器模块220可以是双列直插存储器模块(dimm)型存储器模块。
存储器控制器210可以包括错误校正电路212、故障芯片检测电路214以及缓冲电路216。
错误校正电路212可以在写入操作期间接收从主机host传输的写入数据wdata，使用预设的错误校正算法来产生用于校正错误的错误校正码(例如，奇偶校验位pty)，并且将所产生的奇偶校验位pty与写入数据wdata一起传输到存储器模块220。错误校正电路212可以使用里德-索洛蒙(rs)错误校正算法，并且错误校正码可以包括rs错误校正码。rs错误校正算法可以基于符号来校正错误。
在读取操作期间，错误校正电路212可以使用从存储器模块220输出的奇偶校验位pty来校正包括在从存储器模块220输出的读取数据rdata′中的错误。错误校正电路212可以将错误已校正的读取数据rdata传输到主机host。换言之，错误校正电路212可以使用在ecc编码操作期间产生的奇偶校验位pty来对从存储器模块220输出的读取数据rdata′执行ecc解码操作。这里，如果错误比特位的数量大于或更多于可校正错误比特位限制，则错误校正电路212可以将用于通知错误校正已经失败的错误校正失败信号ecc_fail输出到故障芯片检测电路214，并且可以将读取数据rdata′和奇偶校验位pty作为读取数据rdata_temp和奇偶校验位pty_temp暂时储存在缓冲电路216中。如果错误比特位的数量等于或小于可校正的错误比特位限制，则错误校正电路212可以确定无已经发生芯片修复的故障芯片，并且可以将错误已校正的读取数据rdata输出到主机host。
当错误校正失败信号ecc_fail被输入时，故障芯片检测电路214可以通过将特定输入测试模式wt_pat写入多个存储器芯片221至240中并且读取写入多个存储器芯片221至240中的输出测试模式rd_pat来检测已经发生芯片修复的故障芯片。故障芯片检测电路214可以将检测到的故障芯片的标识(id)作为故障芯片idfchip_id提供给错误校正电路212。这里，输入测试模式wt_pat可以由全0模式或全1模式形成。因此，故障芯片检测电路214可以将具有全0模式或全1模式的输入测试模式wt_pat输入到多个存储器芯片221至240，从其读取输出测试模式rd_pat，从而根据输入测试模式wt_pat与输出测试模式rd_pat之间的比较结果来检测故障芯片。
根据本实施例的错误校正电路212可以基于故障芯片idfchip_id而使用储存在缓冲电路216中的奇偶校验位pty_temp来重新校正储存在缓冲电路216中的读取数据rdata_temp的错误，并且将错误已校正的读取数据rdata′和奇偶校验位pty重新写入多个存储器芯片221至240中。
如果在存储系统200中一次处理的数据单元是512比特位，则存储器控制器110可以基于512比特位来接收从主机host传输的写入数据wdata，并且可以基于512比特位来将读取数据rdata传输到主机host。当在rs错误校正算法中要处理的1个符号为8比特位时，写入数据wdata和读取数据rdata中的每个数据可以包括64个符号。
如上所述，在存储系统200需要能够校正[6比特位随机错误+单个存储器芯片的芯片修复错误]的错误校正性能的示例中，奇偶校验位的数量可以是20个符号(即，160比特位)。然而，如果在多个存储器芯片221至240之中已经发生芯片修复的故障芯片已知，换言之，当芯片修复的位置已知时，则可以减少奇偶校验位的数量。在位置已知的错误和位置未知的错误同时存在的情况下，与rs错误校正算法中的错误校正码的大小相对应的奇偶校验位的数量可以由以下[等式2]来表示。
[等式2]
奇偶校验位的数量＝2*(位置未知的错误的可校正符号的数量)+(位置已知的错误的可校正符号的数量)，
其中，每个符号由m比特位形成，m是2或更大的整数(例如8)。
如下使用[等式2]来计算用于校正[6比特位随机错误校正+故障芯片已知的情况下的芯片修复错误校正]的奇偶校验位的数量：奇偶校验位的数量为2*(6个符号)+(4个符号)＝16个符号(即，128比特位)。换言之，如图2所示，错误校正电路212可以产生具有能够校正6比特位随机错误和一个位置已知的芯片修复错误的大小的128奇偶校验位pty。
存储器芯片221至240中的每个存储器芯片可以在单个写入操作期间储存32比特位写入数据wdata，并且可以在单个读取操作期间输出32比特位读取数据rdata′。因此，512比特位写入数据wdata可以一次被写入16个存储器芯片221至236中，或者512比特位读取数据rdata′可以一次从16个存储器芯片221至236被读取。用于错误校正的128奇偶校验位pty可以被写入4个存储器芯片237至240中或从4个存储器芯片237至240中读取。储存在存储器芯片221至240中的信息已经在图2中被表示为存储器芯片221至240中的附图标记“data”和“ecc”。另外，从“#0”到“#19”的附图标记已被用于将存储器芯片221至240彼此区分开。
将写入数据wdata、读取数据rdata′以及奇偶校验位pty分配给存储器芯片221至240的模式不必与图2的模式相同。写入数据wdata、读取数据rdata′以及奇偶校验位pty仅必须被分配给存储器芯片221至240并储存在存储器芯片221至240中即可。
在图2中，示出了其中错误校正电路212、故障芯片检测电路214以及缓冲电路216被包括在存储器控制器210中的示例，但是我们注意到的是，在另一个实施例中，错误校正电路212、故障芯片检测电路214以及缓冲电路216中的一些可以被包括在存储器模块220中。另外，存储器模块220的数量可以与图2的存储器模块的数量不同，并且写入数据wdata、读取数据rdata′以及奇偶校验位pty的比特位的数量可以与图2的比特位的数量不同。
此外，在图2中，每个符号由8比特位形成的情况作为示例被示出，然而，在其它实施例中，符号可以不由8比特位形成，例如，每个符号可以由7比特位或6比特位形成，并且因此，奇偶校验位的数量可以与图2的示例的奇偶校验位的数量不同。
如上所述，在根据本公开的实施例的存储系统200中，在使用较少数量的奇偶校验位pty(与图1的存储系统100的奇偶校验位pty的数量相比)的错误校正操作已经失败的情况下，可以检测到已经发生芯片修复的故障芯片，并且可以基于检测到的故障芯片idfchip_id来校正错误。因此，尽管具有与典型的存储系统100相同的错误校正性能，但是根据本公开的实施例的存储系统200可以减小ecc电路的尺寸和ecc解码延时。
此外，根据本公开的实施例的存储器模块220包括用于储存基于512比特位的读取数据/写入数据的16个存储器芯片221至236以及用于储存针对读取数据/写入数据的错误校正的128奇偶校验位的4个存储器芯片237至240。另一方面，典型的存储器模块120必须包括21个存储器芯片121至141，以基于与本公开的实施例相同的方式输入/输出数据。因此，尽管具有与典型存储系统相同的错误校正性能，但是根据本公开的实施例的存储系统200可以减小与错误校正有关的电路的面积。
在下文中，将参照图3来描述使用rs错误校正算法的错误校正电路212的配置。
图3是示出了图2的错误校正电路212的框图。具体地，图3示出了图2的错误校正电路212的相关解码配置212a。
参考图3，错误校正解码电路212a可以包括校正子发生器310、擦除位置计算器320、乘法器330、伯利坎普-梅西(berlerkamp-massey)算法(bma)处理器340、钱氏搜索(chiensearch)/福尼(forney)算法处理器350以及错误校正单元360。
校正子发生器310可以使用奇偶校验位pty来计算来自读取数据rdata′的校正子，并输出校正子标志syn_flag。512比特位读取数据rdata′和128奇偶校验位pty从图2的存储器模块220中被读出。另外，校正子发生器310可以使用奇偶校验位pty_temp来计算来自读取数据rdata_temp的校正子，并输出校正子标志syn_flag。512比特位读取数据rdata_temp和128奇偶校验位pty_temp被储存在图2的缓冲电路216中。
擦除位置计算器320可以基于从图2的故障芯片检测电路214提供的故障芯片idfchip_id来产生用于确定擦除符号的位置的擦除位置多项式(polynomial)elp。当无故障芯片idfchip_id被输入时，擦除位置计算器320可以基于具有默认值的故障芯片idfchip_id来产生擦除位置多项式elp。然而，在本公开的实施例中，因为基于从故障芯片检测电路214检测到的故障芯片idfchip_id来产生擦除位置多项式elp，所以可以减少ecc解码延时。
乘法器330可以通过将擦除位置多项式elp乘以校正子标志syn_flag来输出修改的校正子。
使用修改的校正子，bma处理器340可以计算并输出用于确定错误的位置的错误位置多项式err_lp的系数以及用于确定错误的权重的错误评价多项式err_ep的系数。
钱氏搜索/福尼算法处理器350可以基于错误位置多项式err_lp和错误评价多项式err_ep来计算错误位置err_location，并且计算在所计算出的错误位置err_location处的错误权重err_weight。错误校正单元360可以通过使用错误位置err_location和错误权重err_weight来从读取数据rdata′中去除错误而输出错误已校正的读取数据rdata。
如上所述，尽管具有与典型存储系统相同的错误校正性能，但是根据本公开的实施例的错误校正电路212可以使用已经发生芯片修复的故障芯片的位置来减小ecc电路的尺寸和ecc解码延时。
在下文中，将参照图2至图4来描述根据本公开的实施例的存储系统的操作。
图4是用于描述根据本公开的实施例的存储系统的操作的流程图。
参考图4，在步骤s410，可以从多个存储器芯片221至240读取读取数据rdata′和奇偶校验位pty。可以将512比特位读取数据rdata′和128奇偶校验位pty传输到存储器控制器210。
在步骤s420，错误校正电路212可以使用奇偶校验位pty来校正读取数据rdata′的错误。这里，根据本公开的实施例，奇偶校验位的数量可以是[2*(位置未知的错误的可校正符号的数量)+(位置已知的错误的可校正符号的数量)]。例如，在存储系统200可能通过[在多个存储器芯片中发生的6比特位随机错误+单个芯片修复错误]来校正错误的情况下，奇偶校验位的数量变为2*(6个符号)+(4个符号)＝16个符号(即，128比特位)。
详细地，错误校正电路212可以通过使用从多个存储器芯片221至240读取的奇偶校验位pty来计算来自读取数据rdata′的校正子而产生校正子标志syn_flag，基于具有默认值的故障芯片idfchip_id来产生用于确定擦除符号的位置的擦除位置多项式elp，通过将校正子标志syn_flag乘以擦除位置多项式elp来输出修改的校正子，使用修改的校正子来计算错误位置多项式err_lp的系数和错误评价多项式err_ep的系数，基于错误位置多项式err_lp和错误评价多项式err_ep来计算错误位置err_location，计算在所计算出的错误位置err_location处的错误权重err_weight，以及基于错误位置err_location和错误权重err_weight来校正读取数据rdata′的错误。
如果错误校正操作成功(在步骤s430为“是”)，换言之，如果读取数据rdata′的错误比特位的数量在可校正错误比特位限制之内，则错误校正电路212可以确定无已经发生芯片修复的故障芯片，并且可以将错误已校正的读取数据rdata输出到主机，从而终止错误校正操作。
存储系统200中使用的奇偶校验位的数量为128，其小于在典型存储系统100中使用的奇偶校验位的数量160。因此，在发生6比特位随机错误和一个存储器芯片的芯片修复错误的情况下，错误校正操作可能失败(在步骤s430为“否”)。
如果错误校正操作已经失败(在步骤s430为“否”)，换言之，如果错误比特位的数量超过可校正错误比特位限制，则错误校正电路212可以将用于通知错误校正已经失败的错误校正失败信号ecc_fail输出到故障芯片检测电路214，并且可以将读取数据rdata′和奇偶校验位pty作为读取数据rdata_temp和奇偶校验位pty_temp暂时储存在缓冲电路216中。
在步骤s450，如果输入错误校正失败信号ecc_fail，则故障芯片检测电路214可以检测已经发生芯片修复的故障芯片。更详细地，在步骤s452，故障芯片检测电路214可以将包括全0模式或全1模式的特定输入测试模式wt_pat写入多个存储器芯片221至240中，在步骤s454，可以读取写入多个存储器芯片221至240中的输出测试模式rd_pat，并且然后可以根据输入测试模式wt_pat与输出测试模式rd_pat之间的比较结果来检测故障芯片。在步骤s456，故障芯片检测电路214可以将所检测到的故障芯片的id作为故障芯片idfchip_id提供给错误校正电路212。
在步骤s460，错误校正电路212可以基于故障芯片idfchip_id而使用储存在缓冲电路216中的奇偶校验位pty_temp来重新校正储存在缓冲电路216中的读取数据rdata_temp的错误。
详细地，错误校正电路212可以通过使用储存在缓冲电路216中的奇偶校验位pty_temp来计算来自储存在缓冲电路216中的读取数据rdata_temp的校正子而产生校正子标志syn_flag，基于从故障芯片检测电路214提供的故障芯片idfchip_id来产生用于确定擦除符号的位置的擦除位置多项式elp，通过将校正子标志syn_flag乘以擦除位置多项式elp来输出修改的校正子，使用修改的校正子来计算错误位置多项式err_lp的系数和错误评价多项式err_ep的系数，基于错误位置多项式err_lp和错误评价多项式err_ep来计算错误位置err_location，计算在所计算出的错误位置err_location处的错误权重err_weight，以及基于错误位置err_location和错误权重err_weight来校正读取数据rdata_temp的错误。
在步骤s470，错误校正电路212可以将错误已校正的读取数据和奇偶校验位重新写入多个存储器芯片221至240中。
即使在再次执行错误校正操作之后，如果读取数据rdata′的错误仍未被校正，则这表明错误比特位的数量大于[6比特位随机错误+一个存储器芯片的芯片修复错误]的数量，并且错误校正失败。
在该实施例中，已经示出了其中错误校正电路、故障芯片检测电路以及缓冲电路被包括在存储器控制器中的示例，它们可以被包括在存储器模块中。
图5是示出了根据本公开的实施例的存储器模块500的示图。
在图5中，仅示出了描述该实施例所需的部分。
参考图5，存储器模块500可以包括错误校正电路512、故障芯片检测电路514、缓冲电路516以及多个存储器芯片521至540。存储器模块500可以是双列直插存储器模块(dimm)型存储器模块，并且可以在存储器芯片521至540的写入操作期间从外部存储器控制器(未示出)接收控制信号(未示出)和写入数据wdata，并且在存储器芯片521至540的读取操作期间将读取数据输出到存储器控制器。存储器芯片521至540的每个存储器芯片可以是包括动态随机存取存储器(dram)、相变随机存取存储器(pcram)、快闪存储器等的各种存储器中的任意一种。
图5的错误校正电路512、故障芯片检测电路514、缓冲电路516以及多个存储器芯片521至540(除了它们被布置在存储器模块500中而不是布置在存储器控制器中的结构之外)可以具有与图2的错误校正电路212、故障芯片检测电路214、缓冲电路216以及多个存储器芯片221至240的配置基本相同的配置。在一个实施例中，错误校正电路512、故障芯片检测电路514以及缓冲电路516中的每个可以由存储缓冲器或寄存的时钟驱动器(rcd)形成。
如上所述，在根据本实施例的存储器模块500中，在错误校正操作已经失败的情况下，检测到已经发生芯片修复的故障芯片，并且可以基于故障芯片idfchip_id来重新校正错误。因此，尽管具有与典型的存储系统100相同的错误校正性能，但是根据本实施例的存储系统200可以减小ecc电路的尺寸和ecc解码延时。
根据各种实施例的存储系统可以确定已经发生芯片修复的故障芯片的位置，从而可以提高错误校正中的效率。
尽管具有与典型的存储系统相同的错误校正性能，但是根据各种实施例的存储系统可以减少奇偶校验位的数量。因此，存在可以减小ecc电路的尺寸和ecc解码延时方面的优点。
虽然出于说明的目的已经描述了各种实施例，但是对于本领域技术人员明显的是，在不脱离如所附权利要求所限定的本公开的精神和范围的情况下，可以进行各种改变和修改。