半导体器件的制作方法

本公开涉及一种半导体器件，尤其是能够应用于具有静态随机存取存储器(SRAM)等存储装置的半导体集成电路装置。

背景技术：

日本特开2003-273712号公报(专利文献1)公开了一种半导体存储装置，其具有如下的字线驱动电路：向该字线驱动电路输入不依存于所供给的电源电压的恒定电压作为升压电压(VBOOST)，并以所述恒定电压驱动所选择的字线。

日本特开2001-52485号公报(专利文献2)公开了分级字线方式的静态型RAM，上述字线由主字线以及副字线构成。

现有技术文献

专利文献

专利文献1：日本特开2003-273712号公报

专利文献2：日本特开2001-52485号公报

技术实现要素：

在将专利文献1公开的内容应用于静态随机存取存储器的字线的情况下，需要留意静态噪声容限(SNM)对存储器单元的数据破坏。

专利文献2公开的分级字线方式，需要连接全局字线和本地字线，需要留意电路面积的增加。

本公开的课题为提供一种能够降低因布线的寄生电阻或者负载电容的影响造成的信号波形变钝的现象的半导体器件。

其他的技术问题和新的特征根据本说明书的记载内容以及图面明确。

简单地说明本公开中的代表性的概要内容如下。

即，半导体器件具有供给电路，该供给电路向被驱动信号驱动的布线的远端部分供给升压电压。该供给电路具有：反相器电路，该反相器电路的输入与所述布线的远端部分耦合；以及开关元件，其由所述反相器电路的输出信号控制。该开关元件使所述升压电压与所述布线的远端部分连接。

发明效果

根据上述半导体器件，能够提供降低信号波形变钝的现象的半导体器件。

附图说明

图1A是用于说明实施方式1的半导体器件的图。

图1B是用于说明实施方式2的半导体器件的图。

图2是实施例1的存储装置的框图。

图3是表示半导体器件的整体结构的示意图。

图4是表示图2的存储器单元MC的结构的图。

图5是表示图2的控制电路CNTC的结构的图。

图6是表示图5的预解码器(pre-decoder)PRIDEC的结构的图。

图7是表示图2的行选择驱动电路RDECD的结构的图。

图8是表示图7的AND(与)电路的结构的图。

图9是表示图2的列选择电路和输入输出控制电路的结构的图。

图10是表示图1A、图1B、图2的升压电路的结构的图。

图11是表示图2的存储装置的概略动作例的波形的图。

图12表示对字线WL0的远端部分B的电位进行说明的波形图。

图13是表示图10的电容元件CAP1和CAP2的设定例的图。

图14是表示图2的存储装置的概略布局配置的图。

图15是实施例2的存储装置的框图。

图16A是表示图6的AND电路12的结构的图。

图16B是表示图6的AND电路13的结构的图。

图17是实施例3的存储装置的框图。

图18是表示双端口型存储器单元的结构的图。

图19是表示图17的行选择驱动电路RDECD的结构的图。

图20是表示图17的存储装置的概略动作例的波形的图。

其中，附图标记说明如下：

1……半导体器件

DV1……驱动电路

LN……信号布线

BSVS、BSVS0-BSVS7……升压电位供给电路

BSTC……升压电路

VLUP、WLUP、CAUP……升压电位节点布线

INV1、INV2……反相器电路

CAP……自举电容

BTV……升压电位

SW……开关元件

VDD……第一电源电压

VSS……第二电源电压(接地电位)

MARY……存储器阵列

CPU1、CPU2……处理器单元

MEM……存储装置

PROM……程序存储器

PIP……各种逻辑电路(外围逻辑电路)

IOU……输入输出单元

MC……存储器单元

MAT1、MAT2……存储器簇

WL[0]、WL[1]、WL[2]……WL[7]……字线

/BL[0]、BL[0]、/BL[1]、BL[1]……互补位线对

CNTC……控制电路

RDECD……行选择驱动电路

CSELC1、CSELC2……列选择电路

IOC1、IOC2……输入输出控制电路

WTE……内部写使能信号

RDE……内部读使能信号

SAE……内部读出放大器使能信号

D[0]、D[1]……数据输入端子

Q[0]、Q[1]……数据输出端子

CLK……时钟信号

AD[3：0]……地址信号

CEN……芯片使能信号

WEN……写使能信号

BSVSA……升压电位供给电路阵列

具体实施方式

就形成于半导体器件的绝缘栅型场效应晶体管即MOS晶体管(MOSFET：金属氧化物半导体场效应晶体管)而言，制造工艺细微化，并且对工艺进行改进，大多情况下供给电流不太低。相对于此，即使制造工艺细微化，传递信号的由金属构成的信号布线的寄生电阻也几乎没有改变。因此，相对地，信号布线的寄生电阻的成分相对于相对于动作速度产生影响的比例有变高的趋势。另外，半导体器件的世代(制造工艺的细微化)进步，并且其动作频率的目标也变得更高，因此存在需要考虑信号布线的寄生电阻的影响的高速化电路技术这一课题。

下面，使用附图说明实施方式以及实施例。其中，在下面的说明中，对相同构成要素标注同一附图标记并省略反复说明。此外，就附图而言，为了使说明更明确，与实际情况相比，有时示意性地示出各部分的宽度、厚度、形状等，但只是一个例子，并不限定对本发明的解释。

＜实施方式1＞

图1是用于说明实施方式的半导体器件的图。半导体器件1是形成于一个半导体芯片的半导体集成电路装置。半导体器件1具有驱动电路DV1、被驱动电路DV1驱动并由金属构成的信号布线LN、升压电位供给电路BSVS、升压电路BSTC和升压电位节点布线VLUP。

驱动电路DV1没有特别限制，包括将第一输入信号IN1作为输入来接收的第一CMOS反相器电路INV1。反相器电路INV1包括P沟道MOSFET PT1以及N沟道MOSFET NT1，P沟道MOSFET PT1以及N沟道MOSFET NT1的源极-漏极路径串联连接在第一电源电压VDD与电位被设为低于第一电源电压VDD的第二电源电压(接地电位)VSS之间。P沟道MOSFET PT1以及N沟道MOSFET NT1在作为输入端子的栅极电极接收输入信号IN1，并从作为输出端子的共用漏极电极输出输出信号。该输出信号用于驱动信号布线LN。

信号布线LN包括近端部分(一端部)A和远端部分(另一端部)B。另外，信号布线LN具有寄生电阻Rs，并且与多个负载电容LC1-LCn耦合。信号布线LN的近端部分A是指，与驱动电路DV1的输出端子即在图1中反相器电路INV1的输出端子(更具体地说，MOSFET PT1或者NT1的漏极区域)耦合的部分，或者位于该部分附近的信号布线LN的部分。另一方面，信号布线LN的远端部分B指，即在图1A中信号布线LN与升压电位供给电路BSVS的输入端子(更具体地说，后述的MOSFET PT2或者NT2的栅极电极，或者MOSFET PT3的源极区域)连接的部分，或者位于该部分附近的信号布线LN的部分。

升压电路BSTC形成为电容耦合方式的电压升压电路，包括用于升压的自举电容元件CAP。升压电路BSTC接收与第一输入信号IN1同步的第二输入信号IN2，基于第二输入信号IN2通过自举电容元件CAP生成升压电位BTV。升压电位BTV是第一电源电压VDD以上的电位，被供给至升压电位节点布线VLUP。其中，升压电位BTV为第一电源电压VDD以上的电位，但并不是特别高的电位。

升压电位供给电路BSVS包括：第二CMOS反相器电路INV2，其输入端与信号布线LN的远端部分B耦合；以及开关元件SW，其由反相器电路INV2的输出信号控制，使供给至升压电位节点布线VLUP的升压电位BTV与信号布线LN的远端部分B连接。

反相器电路INV2包括P沟道MOSFET PT2以及N沟道MOSFET NT2，P沟道MOSFET PT2以及N沟道MOSFET NT2的源极-漏极路径串联连接在第一电源电压VDD与第二电源电压(接地电位)VSS之间。P沟道MOSFET PT2以及N沟道MOSFET NT2的作为输入端子的栅极电极接收输入信号IN2，从作为输出端子的共用漏极电极输出输出信号。该输出信号控制开关元件SW。

开关元件SW为MOS开关元件，没有特别限制，但是包括P沟道MOSFET PT3。P沟道MOSFET PT3包括：栅极电极，其与反相器电路INV2的输出端子耦合；以及源极-漏极路径，其将供给至升压电位节点布线VLUP的升压电位BTV与信号布线LN的远端部分B连接。

接着，说明动作。对驱动电路DV1基于输入信号IN1将信号布线LN从VSS那样的低电位驱动为VDD那样的高电位的情况的动作进行说明。

通过驱动电路DV1，基于输入信号IN1使信号布线LN的近端部分A从低电位变为高电位。升压电路BSTC接收与第一输入信号IN1同步的第二输入信号IN2，基于第二输入信号IN2生成升压电位BTV。由于在信号布线LN的近端部分A与远端部分B之间具有寄生电阻Rs以及多个负载电容LC1-LCn，所以信号布线LN的近端部分A的信号电位的变化向远端部分B的传递延迟。在信号布线LN的远端部分B的信号电位为低电位与高电位中间的信号电位时，即在远端部分B的信号电位超过反相器电路INV2的逻辑阈值时，反相器电路INV2的输出信号电位从高电位变为低电位。

由于作为开关元件SW的P沟道MOSFET PT3的栅极电极形成为低电位，所以P沟道MOSFET PT3处于ON(导通)状态，升压电位节点布线VLUP的升压电位BTV经由P沟道MOSFET PT3的源极-漏极路径与信号布线LN的远端部分B连接并被供给至该信号布线LN的远端部分B。其结果为，通过升压电位BTV，将信号布线LN的远端部分B的信号电位提升为高电位。

此外，信号布线LN的远端部分B的高电位的信号电位形成为反相器电路INV1的第一电源电压VDD那样的高电位。这是因为反相器电路INV1与电源电压VDD连接，所以信号布线LN的远端部分B的高电位的电位等级不会上升到升压电位BTV，而是维持电源电压VDD的电位等级。例如，假设也有信号布线LN的远端部分B的信号电位为VDD以上的电位的情况，但由于反相器电路INV1的P沟道MOSFET PT1变为ON(导通)状态，所以电源电压VDD以上的电位被作为低阻抗电源的第一电源电压VDD侧吸收。

根据实施方式1的半导体器件，通过升压电位供给电路BSVS和升压电路BSTC的结构，能够减轻或者降低因布线的寄生电阻或者负载电容的影响引起的信号波形变钝的情况。其结果为，得到避免电路面积增加并且高速的动作速度的半导体器件。

＜实施方式2＞

图1B是用于说明实施方式2的半导体器件的图。实施方式2为将图1A应用于内装于半导体器件1的存储装置例如静态随机存取存储器(SRAM)的情况。说明与图1A不同的部分。

在信号布线LN的近端部分A与远端部分B之间设置有存储器阵列MARY。在图1B中，图1A的多个负载电容LC1-LCn变更为负载MOSFET LM1、LM2、LM3、LM4……LMn-1、LMn，上述的MOSFET LM1、LM2、LM3、LM4、LMn-1、LMn的栅极电极与信号布线LN连接。另外，MOSFET LM1、LM2属于电路LCK1，MOSFET LM3、LM4属于电路LCK2，MOSFET LMn-1、LMn属于电路LCKn。

首先，说明信号布线LN为字线(在后述的图2中，为字线WL[0]-WL[7])的情况。电路LCK1、LCK2……LCKn分别作为存储器单元MC，负载MOSFET LM1、LM2、LM3、LM4……LMn-1、LMn分别作为存储器单元MC内的选择MOSFET(在后述的图4中，为NTM1、NTM2)。并且，驱动电路DV1作为行选择驱动电路(在后述的图2中，为字线驱动器)。输入信号IN1为行线选择信号，输入信号IN2为与字线选择信号同步的读取控制信号(RDE)或者写入控制信号(WTE)。

接着，说明信号布线LN为列选择线(在后述的图9、图15中，为列选择线CALN[0]、CALN[1])的情况。电路LCK1、LCK2……LCKn分别作为选择电路(后述的列选择电路CSELC1、CSELC2)。负载MOSFET LM1、LM2、LM3、LM4……LMn-1、LMn分别为列选择MOSFET(后述的图9中的NQ11、NQ12、PQ14、PQ15)、预充电电路以及补偿电路(图9中的PQ11、PQ12、PQ13、INV11)。并且，驱动电路DV1作为列选择线的驱动电路(后述的图16A、图16B中的列线驱动器)。输入信号IN1为列选择信号，输入信号IN2形成为与列选择信号同步的读取控制信号(RDE)或者写入控制信号(WTE)。

内置于半导体器件1的静态随机存取存储器(SRAM)的存储器阵列MARY呈矩阵状配置有多个存储器单元MC，字线或列选择线成为比较长的布线，字线和列选择线的寄生电阻以及负载电容也为比较大的值。

在布线LN为字线的情况下，因寄生电阻以及负载电容，布线LN的近端部分(一端部)A的信号电位的变化向远端部分(另一端部)B的传递延迟。如在实施方式1中所说明的那样，根据升压电位供给电路BSVS和升压电路BSTC的结构，布线LN的远端部分B的信号电位因升压电位BTV而被提升至高电位。其结果为，能够使字线的选择动作变得高速。基于升压电位BTV的远端部分B的高电位的电位等级不会上升到升压电位BTV，而是维持电源电压VDD的电位等级。因此，能够防止静态噪声容限(SNM)对存储器单元的数据破坏的情况。

同样地，在布线LN为列选择线的情况下，根据升压电位供给电路BSVS和升压电路BSTC的结构，布线LN的远端部分B的信号电位因升压电位BTV而被提升为高电位，因此能够使行选择电路的选择动作高速化。

实施例1

图2是实施例1的存储装置的框图。

图3是示出半导体器件的整体结构的示意图。

首先，说明图3。在图3中示出了在单晶硅那样的一个半导体芯片上形成有各种逻辑电路和存储装置的被称为SOC(System On a Chip：系统级芯片)等的半导体器件或者半导体集成电路装置(LSI)1。半导体器件1例如是汽车控制用LSI，具有两个处理器单元CPU1、CPU2、存储装置MEM、程序存储器PROM、各种逻辑电路(外围逻辑电路)PIP和输入输出单元IOU。其中，存储装置MEM应用图2的结构例。

CPU1、CPU2基于存储于程序存储器PROM中的程序进行规定的运算处理。PIP负责处理从传感器接收的信号、生成用于控制执行器的信号、与车载网络(CAN、LIN)进行收发信号等。IOU作为与外部之间的输入输出接口。伴随这样的各电路模块的处理适当地访问存储装置MEM，存储装置MEM成为数据的初级保存区域。在SOC等半导体器件1中，大多情况下，存储装置MEM例如是使用被称为存储器IP(Intellectual Property：知识产权)等的设计数据并通过被称为存储器编译器(Memory compiler)等的自动设计工具设计的。

图2所示的存储装置MEM是静态随机存取存储器(SRAM)。为了简化附图，在图2中示意性地示出，存储器单元MC的数量、字线WL的数量、互补数据线对(/BL.BL)的数量能够进行各种变更。

存储装置MEM具有呈矩阵状配置有多个存储器单元MC而成的存储器阵列MARY。存储器阵列MARY没有特别限制，包括存储器簇MAT1以及存储器簇MAT2。就存储器簇MAT2内的存储器单元MC而言，为了避免复杂化，没有进行记载，但其结构与存储器簇MAT1相同。

在存储器簇MAT1中，在各行配置的存储器单元MC分别与沿着第一方向延伸的字线WL[0]、WL[1]、WL[2]……WL[7]中的对应的一个字线连接。在各列配置的存储器单元MC分别与沿着与第一方向交叉的第二方向延伸的互补位线对/BL[0]、BL[0]、/BL[1]、BL[1]中的对应的一对互补位线对连接。

行选择驱动电路RDECD根据内部行地址信号RA[0]、RA[1]、RA[2]、RA[3]、RGA[0]、RGA[1]，选择字线WL[0]、WL[1]、WL[2]……WL[7]中的对应的一个字线。

列选择电路CSELC1是为了根据内部列地址信号CA[0]、CA[1]选择互补位线对/BL[0]、BL[0]、/BL[1]、BL[1]中对应的一对互补位线对而设置的。列选择电路CSELC2具有与列选择电路CSELC1同样的功能，是为了存储器簇MAT2而设置的。

输入输出控制电路IOC1控制相对于与由行选择驱动电路RDECD选择的一个字线和由列选择电路CSELC1选择的一对互补位线对耦合的存储器单元MC的数据写入以及数据读取。输入输出控制电路IOC1从控制电路CNTC接收作为内部写入控制信号(写入脉冲信号)的内部写使能信号WTE、作为内部读取控制信号(读取脉冲信号)的内部读使能信号RDE以及作为内部读出放大器激活信号(读出放大器起动信号)的内部读出放大器使能信号SAE。从数据输入端子D[0]输入被选择的应写入存储器单元的数据Din0，从数据输出端子Q[0]输出被选择的来自存储器单元的读取数据Dout0。输入输出控制电路IOC2具有与输入输出控制电路IOC1同样的功能，为了存储器簇MAT2而设置，具有数据输入端子D[1]以及数据输出端子Q[1]。

控制电路CNTC接收时钟信号CLK、4位地址信号AD[3：0]、芯片使能信号CEN和写使能信号WEN。并且，控制电路CNTC生成内部行地址信号RA[0]、RA[1]、RA[2]、RA[3]、RGA[0]、RGA[1]、内部列地址信号CA[0]、CA[1]、内部写使能信号WTE、内部读使能信号RDE以及内部读出放大器使能信号SAE。内部列地址信号CA[0]、CA[1]分别被供给至列选择线(列选择线)CALN[0]、CALN[1]。

图2的存储装置MEM(SRAM)通过所谓的编译存储器(Compiled memory)的设计方法构成。在图2中，存储器簇MAT1、列选择电路CSELC1以及输入输出控制电路IOC1成为一个单位，通过对该一个单位进行重复配置，而设置有存储器簇MAT2、列选择电路CSELC2以及输入输出控制电路IOC2。这种情况下，因为是两个单位，所以输入以及输出两位(bit)的数据。在将数据的位数设定为8位、16位、32位的情况下，上述单位反复8、16、32来设置。另外，在一个单位中，存储器簇MAT1、列选择电路CSELC1以及输入输出控制电路IOC1的字线的数量、互补数据线对的数量当然能够变更为期望的数量。

图2的存储装置MEM(SRAM)还包括升压电路BSTC、升压电位节点布线WLUP和升压电位供给电路阵列BSVSA。升压电路BSTC接收内部写使能信号WTE和内部读使能信号RDE，向升压电位节点布线WLUP供给升压电位BTV。升压电位供给电路阵列BSVSA包括多个升压电位供给电路(第一供给电路)BSVS0-BSVS7。升压电位供给电路BSVS0-BSVS7分别与字线WL[0]-WL[7]的远端部分B耦合。此外，升压电位供给电路BSVS0-BSVS7的电路结构分别与图1A以及图1B的升压电位供给电路BSVS的电路结构相同，因此省略说明。

在从行选择驱动电路RDECD、控制电路CNTC的配置位置观察的情况下，升压电路BSTC、升压电位节点布线WLUP、升压电位供给电路阵列BSVSA的配置位置与存储器阵列MARY、列选择电路CSELC1、CSELC2以及输入输出控制电路IOC1、IOC2的配置位置相比配置在远方。即，存储器阵列MARY、列选择电路CSELC1、CSELC2以及输入输出控制电路IOC1、IOC2配置在行选择驱动电路RDECD、控制电路CNTC的配置位置与升压电路BSTC、升压电位节点布线WLUP、升压电位供给电路阵列BSVSA的配置位置之间。

在图2中，在行选择驱动电路RDECD内，例示性地示出的多个反相器电路INV1分别是与图1B所示的反相器电路INV1对应的反相器电路，它们被视作字线驱动器的末级电路。字线WL[0]-WL[7]的近端部分A能够被视作与反相器电路INV1的输出端子耦合的部分，或者被视作位于行选择驱动电路RDECD与存储器阵列MARY之间的字线WL[0]-WL[7]的部分。即，存储器阵列MARY配置在字线WL[0]-WL[7]的近端部分A与字线WL[0]-WL[7]的远端部分B之间。

接着，使用附图说明各电路的结构。

＜存储器单元MC的结构＞

图4示出了图2的存储器单元MC的结构。存储器单元MC分别形成为包括6个CMOS型晶体管的单端口静态型存储单元。

存储器单元MC包括P沟道MOS晶体管PM1、PM2以及N沟道MOS晶体管ND1、ND2、NTM1、NTM2。作为负载晶体管的P沟道MOS晶体管PM1、PM2的源极-漏极路径分别连接于电源电压VDD的线与第一以及第二存储节点MB、MT之间，P沟道MOS晶体管PM1、PM2的栅极分别与第二存储节点以及第一存储节点MT、MB连接。作为驱动晶体管的N沟道MOS晶体管ND1、ND2的源极-漏极路径分别连接于第一以及第二存储节点MB、MT与接地电位VSS的线之间，N沟道MOS晶体管ND1、ND2的栅极分别与第二以及第一存储节点MT、MB连接。作为传输晶体管的N沟道MOS晶体管NTM1、NTM2的源极-漏极路径分别连接于存储节点MB、MT与位线/BL、BL之间，N沟道MOS晶体管NTM1、NTM2的栅极都与字线WL连接。

MOS晶体管PM1、ND1构成将第二存储节点MT的信号的翻转信号赋予第一存储节点MB的第一反相器。MOS晶体管PM2、ND2构成将第二存储节点MB的信号的翻转信号赋予第一存储节点MT的第二反相器。两个反相器反向并列连接于第一以及第二存储节点MB、MT之间，构成锁存电路。

当字线WL设为作为选择电位的高电位时，N沟道MOS晶体管NTM1、NTM2导通。当根据写入数据信号将位线对BL、/BL中的一个位线(例如BL)设为高电位并且将另一个位线(在此情况下为/BL)设为低电位时，MOS晶体管PM2、ND1导通，并且MOS晶体管PM1、ND2不导通，存储节点MB、MT的电位被锁存。当将字线WL设为作为非选择电位的低电位时，N沟道MOS晶体管NTM1、NTM2不导通，数据信号存储在存储器单元MC中。

在进行读出动作时，在将位线对BL、/BL预充电为高电位后，将字线WL设为作为选择电位的高电位。由此，电流从位线(在此情况下为/BL)经由N沟道MOS晶体管NTM1、NTM2流出至接地电位VSS的线，位线/BL的电位降低。通过读出放大器SA比较位线BL和/BL的电位，能够读出存储器单元MC的存储数据。

在存储器单元MC存储高电位的数据“1”的情况下，第一以及第二存储节点MB、MT的电位分别被设为“0”、“1”。在存储器单元MC存储低电位的数据“0”的情况下，第一以及第二存储节点MB、MT的电位分别被设为“1”、“0”。

＜控制电路CNTC＞

图5示出图2的控制电路CNTC的结构。

控制电路CNTC包括触发器FF1、触发器FF2、AND电路AN1-AN5、延迟电路DL和预解码器PRIDEC。WEN被设为对读取命令和写入命令进行识别的写入控制信号的写使能信号，CLK是成为读写动作的基准的时钟信号，CEN是对时钟信号的有效和无效进行控制的芯片使能信号。

触发器FF1基于时钟信号CLK取入4位地址信号AD[3：0]，生成内部地址信号ADL[3：0]。触发器FF2基于时钟信号CLK取入写使能信号WEN，生成内部写使能信号WENL。AND电路AN1根据芯片使能信号CEN和时钟信号CLK生成内部动作时钟信号CK1。AND电路AN2的一个输入端子接收内部动作时钟信号CK1，AND电路AN2生成作为预解码器PRIDEC的起动触发信号的解码起动信号TDEC。另外，AND电路AN2在其另一输入端子接收通过延迟电路DL将解码起动信号TDEC延迟而得到的定时调整用信号BACK的翻转信号，使解码起动信号TDEC的电平变化。定时调整用信号BACK调整读出放大器使能信号SAE的定时。AND电路AN3接收解码起动信号TDEC以及内部写使能信号WENL，生成作为写脉冲的内部读使能信号RDE。AND电路AN4接收解码起动信号TDEC以及内部写使能信号WENL的翻转信号，生成作为写脉冲的内部写使能信号WTE。AND电路AN5接收内部写使能信号WENL以及定时调整用信号BACK，生成读出放大器使能信号SAE。

预解码器PRIDEC接收解码起动信号TDEC，对内部地址信号ADL[3：0]进行解码，生成4位上位内部行地址信号RA[3：0]、2位下位内部行地址信号RGA[1：0]以及2位内部列地址信号CA[1：0]。

＜预解码器PRIDEC＞

图6示出图5的预解码器PRIDEC的结构。

预解码器PRIDEC具有：4个AND电路AN6-AN9，其生成4位上位内部行地址信号RA[3]、[2]、[1」、[0]；2个AND电路AN10-AN11，其生成2位下位内部行地址信号RGA[1]、[0]；以及AND电路AN12-AN13，其生成2位内部列地址信号CA[1」、[0]。

AND电路AN6-AN9分别被设为接收内部地址信号ADL[3]、[2]和解码起动信号TDEC，通过使解码起动信号TDEC激活来解码内部地址信号ADL[3]、[2]。因此，AND电路AN6被设为接收内部地址信号ADL[3]的翻转信号，AND电路AN7被设为接收内部地址信号ADL[3]以及[2]的翻转信号，AND电路AN9被设为接收内部地址信号ADL[2]的翻转信号。

AND电路AN10-AN11分别被设为接收内部地址信号ADL[1]和解码起动信号TDEC，通过使解码起动信号TDEC激活，来对内部地址信号ADL[1]进行解码。AND电路AN10被设为接收内部地址信号ADL[1]的翻转信号。

AND电路AN12-AN13分别被设为接收内部地址信号ADL[0]和解码起动信号TDEC，通过使解码起动信号TDEC激活，来对内部地址信号ADL[0]进行解码。AND电路AN12被设为接收内部地址信号ADL[0]的翻转信号。

＜行选择驱动电路RDECD＞

图7表示图2的行选择驱动电路RDECD的结构。

行选择驱动电路RDECD构成为根据4位上位内部行地址信号RA[3]、[2]、[1」、[0]和2位下位内部行地址信号RGA[1]、[0]的组合，来选择字线WL[0]、WL[1]、WL[2]……WL[7]中的一个字线，包括AND电路AN20-27。AND电路AN20-27分别发挥字线驱动电路(字线驱动器)的功能。

AND电路AN20接收内部行地址信号RA[0]和内部行地址信号RGA[0]，对选择或不选择字线WL[0]进行控制。AND电路AN21接收内部行地址信号RA[0]和内部行地址信号RGA[1]，对选择或不选择字线WL[1]进行控制。AND电路AN22接收内部行地址信号RA[1]和内部行地址信号RGA[0]，对选择或不选择字线WL[2]进行控制。AND电路AN23接收内部行地址信号RA[1]和内部行地址信号RGA[1]，对选择或不选择字线WL[3]进行控制。AND电路AN24接收内部行地址信号RA[2]和内部行地址信号RGA[0]，对选择或不选择字线WL[4]进行控制。

AND电路AN25接收内部行地址信号RA[2]和内部行地址信号RGA[1]，对选择或不选择字线WL[5]进行控制。AND电路AN26接收内部行地址信号RA[3]和内部行地址信号RGA[0]，对选择或不选择字线WL[6]进行控制。AND电路AN27接收内部行地址信号RA[3]和内部行地址信号RGA[1]，对选择或不选择字线WL[7]进行控制。

图8表示图7的AND电路的结构。

AND电路ANCKT0示出作为字线驱动电路(字线驱动器)发挥功能的AND电路AN20-27的结构例。

AND电路ANDCKT0由接收内部行地址信号RA以及RGA的NAND电路NA1、与NAND电路NA1的输出OUT耦合的反相器电路INV1构成。NA1包括P沟道MOSFET PQ1、PQ2和N沟道MOSFET NQ1、NQ2。P沟道MOSFET PQ1、PQ2分别具有与第一电源电压VDD耦合的源极和与输出OUT耦合的漏极。P沟道MOSFET PQ1、PQ2的栅极分别与接收RA的输入IN1、接收RGA的输入IN2耦合。N沟道MOSFET NQ1、NQ2的栅极分别与接收RA的输入IN1、接收RGA的输入IN2耦合。N沟道MOSFET NQ1、NQ2的源极-漏极路径串联地耦合于输出OUT与第二电源电压VSS之间。

在图8中，该反相器电路INV1的输出与对应的字线WL连接，构成字线驱动电路(字线驱动器)的末级电路。该反相器电路INV1与图1B所示的反相器电路INV1相对应，反相器电路INV1的输出和字线WL的连接部分与字线WL的近端部分A相对应。

＜列选择电路CSELC1以及输入输出控制电路IOC1＞

图9示出图2的列选择电路和输入输出控制电路。

列选择电路CSELC1包括互补位线对(/BL、BL)的列选择开关YSW和互补位线(/BL、BL)的预充电电路以及补偿电路。

预充电电路是为了将互补位线对/BL[0]、BL[0]设为例如电源电压VDD那样的预充电电位而设置的，包括P沟道MOSFET PQ11、PQ12。P沟道MOSFET PQ11、PQ12的源极-漏极路径分别连接在电源电压VDD与互补位线对/BL[0]、BL[0]之间。P沟道MOSFET PQ11、PQ12的栅极分别与列选择线CALN[0]耦合来接收内部列地址信号CA[0]。

补偿电路是为了使互补位线对/BL[0]、BL[0]的电位均等而设置的，包括P沟道MOSFET PQ13。P沟道MOSFET PQ13的源极-漏极路径连接在互补位线对/BL[0]、BL[0]之间，P沟道MOSFET PQ13的栅极与列选择线CALN[0]耦合来接收内部列地址信号CA[0]。

列选择开关电路YSW是为了将互补位线对/BL[0]、BL[0]和共用位线对CBR、CTR选择性地耦合而设置的。选择开关电路YSW包括N沟道MOSFET NQ11、P沟道MOSFET PQ14、N沟道MOSFET NQ12和P沟道MOSFET PQ15。N沟道MOSFET NQ11的P沟道MOSFET PQ14的源极-漏极路径设置在互补位线/BL[0]与共用位线CBR之间。N沟道MOSFET NQ12和P沟道MOSFET PQ15的源极-漏极路径设置在互补位线BL[0]与共用位线CTR之间。N沟道MOSFET NQ11、P沟道MOSFET PQ14、N沟道MOSFET NQ12和P沟道MOSFET PQ15分别形成为CMOS开关。N沟道MOSFET NQ11和N沟道MOSFET NQ12的栅极分别与列选择线CALN[0]耦合来接收内部列地址信号CA[0]。P沟道MOSFET PQ14和P沟道MOSFET PQ15的栅极耦合来接收经由反相器电路INV11翻转的内部列地址信号CA[0]的翻转信号。

与列选择电路CSELC1同样地，列选择电路CSELC2包括用于选择性地使互补位线对/BL[1]、BL[1]和共用位线对CBR、CTR耦合的列选择开关YSW以及互补位线对(/BL[1]、BL[1])的预充电电路以及补偿电路。上述的列选择开关YSW、预充电电路以及补偿电路由供给给列选择线CALN[1]的内部列地址信号CA[1]控制。在此，列选择电路CSELC2的结构以及其动作的说明与列选择电路CSELC1相同，本领域技术人员容易理解，因此省略。

输入输出控制电路IOC1由作为内部写入控制信号的内部写使能信号WTE、作为内部读取控制信号的内部读使能信号RDE以及作为内部读出放大器激活信号的内部读出放大器使能信号SAE控制。输入输出控制电路IOC1包括共用位线对CBR、CTR的预充电电路以及补偿电路、数据写入电路和数据输出电路。

数据写入电路是为了将供给至数据输入端子D[0]的写入数据写入所选择的存储器单元而设置的。数据输出电路是为了将存储于所选择的存储器单元中的数据读取，并输出至数据输出端子Q[0]而设置的。

共用位线对CBR、CTR的预充电电路是P沟道MOSFET PQ21、PQ22。P沟道MOSFET PQ21、PQ22的源极-漏极路径分别连接在电源电压VDD与共用位线对CBR、CTR之间。共用位线对CBR、CTR的补偿电路是P沟道MOSFET PQ23，其源极-漏极路径耦合于共用位线对CBR、CTR之间。P沟道MOSFET PQ21、PQ22、PQ23的栅极由内部写使能信号WTE、内部读使能信号RDE以及将内部读出放大器使能信号SAE作为输入的OR电路OR10的输出信号IOEQN控制。

数据写入电路包括AND电路AN30、AN31和写入选择开关电路WSW。AND电路AN30接收内部写使能信号WTE，并且经由反相器电路INV22接收数据输入端子D[0]的数据。另一方面，AND电路AN31接收内部写使能信号WTE和数据输入端子D[0]的数据。

写入选择开关电路WSW是为了选择性地将AND电路AN30、AN31的输出和共用位线对CBR、CTR耦合而设置的。写入选择开关电路WSW包括N沟道MOSFET NQ21、P沟道MOSFET PQ24、N沟道MOSFET NQ22和P沟道MOSFET PQ25。N沟道MOSFET NQ21和P沟道MOSFET PQ24的源极-漏极路径设置在共用位线CBR与AND电路AN30的输出之间。N沟道MOSFET NQ22和P沟道MOSFET PQ25的源极-漏极路径设置在共用位线CTR与AND电路AN31的输出之间。N沟道MOSFET NQ21、P沟道MOSFET PQ24、N沟道MOSFET NQ22以及P沟道MOSFET PQ25分别形成为CMOS开关。N沟道MOSFET NQ21和N沟道MOSFET NQ22的栅极分别耦合为接收内部写使能信号WTE。P沟道MOSFET PQ24和P沟道MOSFET PQ25的栅极分别耦合来接收经由反相器电路INV21翻转的内部写使能信号WTE的翻转信号。

数据输出电路是为了读出所选的存储器单元中保存的数据，并输出至数据输出端子Q[0]而设置的。数据输出电路包括与共用位线对CBR、CTR耦合的读出放大器SA、控制读出放大器SA的动作的N沟道MOSFET NQ33、锁存电路LT1以及将锁存电路LT1的输出供给至数据输出端子Q[0]的缓冲电路BF1。读出放大器SA具有由P沟道MOSFET PQ31和N沟道MOSFET NQ31构成的第一反相器电路和由P沟道MOSFET PQ32和N沟道MOSFET NQ32构成的第二反相器电路。读出放大器SA的第一反相器电路和第二反相器电路的输入输出交叉耦合，构成触发电路。

P沟道MOSFET PQ31和N沟道MOSFET NQ31的源极-漏极路径串联连接在第一电源电压VDD与N沟道MOSFET NQ33的漏极之间。P沟道MOSFET PQ31和N沟道MOSFET NQ31的栅极与共用位线CTR耦合，P沟道MOSFET PQ31和N沟道MOSFET NQ31的漏极与共用位线CBR耦合。

同样地，P沟道MOSFET PQ32和N沟道MOSFET NQ32的源极-漏极路径串联地连接在第一电源电压VDD与N沟道MOSFET NQ33的漏极之间。P沟道MOSFET PQ32和N沟道MOSFET NQ32的栅极与共用位线CBR耦合，P沟道MOSFET PQ32和N沟道MOSFET NQ32的漏极与共用位线CTR耦合。

N沟道MOSFET NQ33的栅极耦合为接收内部读出放大器使能信号SAE。N沟道MOSFET NQ33通过内部读出放大器使能信号SAE的激活而成为ON(导通)状态，向读出放大器SA供给动作电流。

锁存电路LT1具有与共用位线CTR耦合的输入、与缓冲电路BF1耦合的输出和接收内部读出放大器使能信号SAE的翻转信号的控制端子。锁存电路LT1通过内部读出放大器使能信号SAE的无效化，获取被读出放大器放大了的共用位线CTR的信号电位来作为所选择的存储器单元的读取数据。获取至锁存电路LT1的读取数据经由缓冲电路BF1被输出至数据输出端子Q[0]。

＜升压电路BSTC＞

图10示出图1A、图1B、图2的升压电路的结构。

在图1A、图1B中所说明的那样，升压电路BSTC被设为电容耦合式升压电路。升压电路BSTC包括：OR电路OR20，其将内部写使能信号WTE、内部读使能信号RDE作为输入；P沟道MOSFET PQ100，其由OR(或)电路OR20控制；自举电容元件CAP，其作为用于升压的自举电容元件；以及升压电位节点布线WLUP，其供给升压电位BTV。升压电位节点布线WLUP与升压电位供给电路BSVS(BSVS0-7)连接。内部写使能信号WTE、内部读使能信号RDE与图1A、图1B的第二输入信号IN2对应。升压电位节点布线WLUP与图1A、图1B的升压电位节点布线VLUP对应。

P沟道MOSFET PQ100包括：栅极，其与OR电路OR20的输出耦合；源极，其与第一电源电压VDD耦合；以及漏极，其与升压电位节点布线WLUP耦合。自举电容元件CAP包括第一电容元件CAP1和第二电容元件CAP2。第一电容元件CAP1包括与升压电位节点布线WLUP耦合的第一端子和经由延迟元件DL30与OR电路OR20的输出耦合的第二端子。第二电容元件CAP2包括与升压电位节点布线WLUP耦合的第一端子和与第二电源电压VSS那样的参照电位(固定电位)耦合的第二端子。

在初始状态下，OR电路OR20将VSS那样的低电位的预充电控制信号PCGN输出至P沟道MOSFET PQ100的栅极，升压起动信号BST也被设为VSS那样的低电位。因此，第一电容元件CAP1和第二电容元件CAP2耦合于第一电源电压VDD与第二电源电压VSS之间而被充电或者预充电。

OR电路OR20以内部写使能信号WTE或者内部读使能信号RDE作为触发，使预充电控制信号PCGN从低电位变化为VDD那样的高电位。由此，P沟道MOSFET PQ100变为OFF(截止)状态。然后，升压起动信号BST从低电位变化为VDD那样的高电位，第一电容元件CAP1的第二端子成为VDD那样的高电位。由此，在第一电容元件CAP1的第一端子生成升压电位BTV，并且该升压电位BTV被供给至升压电位节点布线WLUP。

升压电位BTV的电位升压至由第一电容元件CAP1的电容值和升压电位节点布线WLUP的寄生电容的电容值的总电容决定的电位为止。为了在升压电位节点布线WLUP的寄生电容的电容值比较小的情况下，能够以不使升压电位BTV的最大电位变得过高的方式进行调整而设置有第二电容元件CAP2。即，因为能够通过第二电容元件CAP2调整字线的选择电位(高电位)的电位等级，所以能够防止因静态噪声容限(SNM)对存储器单元的数据破坏。

＜存储装置MEM的概略动作例＞

图11示出图2的存储装置的概略动作例的波形图。

在图11的例子中，在时钟信号CLK上升时，在芯片使能信号CEN为‘L’电位(低电位)且写使能信号WEN为‘L’电位的情况下，执行写入(写)周期(T0)，在CEN为‘L’电位且WEN为‘H’电位(高电位)的情况下，执行读取(读)周期(T1)。

在写周期(T0)，首先，控制电路CNTC接收时钟信号CLK上升这一信息而使解码起动信号TDEC从‘L’电平转变为‘H’电平。另外，控制电路CNTC输出‘H’电平作为内部写使能信号WTE，将内部读使能信号RDE形成为‘L’电平。预解码器PRIDEC接收TDEC转变为‘H’电平这一信息而生成行选择信号(行地址信号)RA[0]、RGA[0]以及列选择信号(列地址信号)CA[0]，行选择驱动电路RDECD使与RA[0]、RGA[0]对应的字线(在此为WL[0])上升。另一方面，与之并行地，来自外部端子D[0]的数据输入信号Din输入至输入输出控制电路IOC1。输入输出控制电路IOC1接收上述WTE的‘H’电平将来自IOC1的输入信号放大，列选择电路CSELC1使输入输出控制电路IOC1的输出连接于与CA[0]对应的位线对(在此为/BL[0]、BL[0])。由此，Din的信息被写入所选择的存储器单元MC中。然后，上升后的字线WL[0]接收解码起动信号TDEC从‘H’电平转变为‘L’电平这一信息而下降。

在读周期(T1)中，首先，控制电路CNTC接收时钟信号CLK上升这一信息而使解码起动信号TDEC从‘L’电平转变为‘H’电平。另外，控制电路CNTC作为内部写使能信号WTE为设为‘L’电平，将内部读使能信号RDE设为‘H’电平。预解码器PRIDEC接收TDEC转变为‘H’电平这一信息，生成行选择信号RA[0]、RGA[0]以及列选择信号CA[0]。在该例子中，选择行选择信号RA[0]、RGA[0]、字线WL[0]，根据列选择信号CA0选择位线对(/BL[0]、BL[0])。行选择驱动电路RDECD使与RA[0]、RGA[0]对应的字线WL[0]上升，与此相应地，与WL[0]连接的各存储器单元MC的存储数据被读出至对应的位线对。在此，位线对中的/BL[0]、BL[0]中的读取信号经由列选择电路CSELC被传递至读出放大器。

另一方面，与此并行地，接收解码起动信号TDEC转变为‘H’电平这一信息，使读出放大器使能信号SAE转变为有效状态(‘H’电平)。读出放大器以该SAE为‘H’电平作为触发，使经由前述的列选择电路CSELC传递来的/BL[0]、BL[0]的读取信号放大。然后，该被放大了的信号经由输入输出控制电路IOC1作为数据输出信号Dout输出至外部端子Q[0]。另外，上升后的字线WL[0]接收解码起动信号TDEC从‘H’电平转变为‘L’电平这一信息而下降。

在图11中示出了字线WL[0]的近端部分A(WL[0]A)、实施例1的字线WL[0]的远端部分B(WL[0]B)以及比较例的字线WL[0]的远端部分B(COMP WL[0]B’)的波形。

在字线(在此为WL[0])处于上升时，升压电路BSTC以及升压电位供给电路BSVS执行以下的动作。

在写周期T0中与内部写使能信号WTE从‘L’电平转变为‘H’电平同步地，或者，在读周期T1中与内部写使能信号RDE从‘L’电平转为为‘H’电平同步地，升压电路BSTC使PCGN从‘L’电平转变为‘H’电平。在经过规定时间后，升压起动信号BST从‘L’电平转变为‘H’电平，生成升压电压BTV，升压电压BTV供给至升压电位节点布线WLUP。在升压电位供给电路BSVS0中，当字线WL[0]的远端部分B的电位达到反相器电路INV2的逻辑阈值电平时，反相器电路INV2的输出从‘H’电平转变为‘L’电平，P沟道MOSFET PT3形成ON(导通)状态。由此，开始将升压电位节点布线WLUP的升压电压BTV供给至字线WL[0]的远端部分B，使字线WL[0]的远端部分B的电位上升为VDD那样的‘H’电平。

基于升压电位BTV的远端部分B的高电位的电位等级不会上升至升压电位BTV，而是维持电源电压VDD的电位等级。假设也有字线WL[0]的远端部分B的信号电位变为VDD以上的电位的情况，但是由于图8中的用于驱动字线WL[0]的近端部分A的反相器电路INV1的P沟道MOSFET PT1变为ON(导通)状态，所以电源电压VDD以上的电位被作为低阻抗电源的第一电源电压VDD侧吸收。因此，字线的电位不会成为过高的高电压，所以能够防止因静态噪声容限(SNM)破坏存储器单元的数据。

另外，向升压电位节点布线WLUP供给的升压电压BTV通过不具有直流的固定电位的电容耦合方式(自举方式)生成。因此，在字线转变为非选择时，即，在字线的远端部分B的电位从‘H’电平转变为‘L’电平时，不会阻碍上述的转变动作。

字线WL[0]的近端部分A在比较早的阶段从‘L’电平转变为‘H’电平。另一方面，字线WL[0]的远端部分B从‘L’电平向‘H’电平的转变比通过字线WL[0]的寄生电阻以及负载电容使字线WL[0]的近端部分A从‘L’电平向‘H’电平的转变延迟，但是字线WL[0]的远端部分B也被设为‘H’电平。

另一方面，就比较例的字线WL[0]的远端部分B(COMP WL[0]B’)而言，示出不具有升压电路以及升压电位供给电路时的波形。如COMP WL[0]B’所示的那样，在从‘L’电平向‘H’电平转变时，通过字线WL[0]的寄生电阻以及负载电容使波形变钝。因此，与WL[0]B的波形相比，向‘H’电平的转变延迟。下面，再使用附图详细说明。

＜字线WL0的远端部分B的电位＞

图12是说明字线WL[0]的远端部分B的电位的波形图。在图12中，示出字线WL[0]的远端部分B的电位和升压电位节点布线WLUP的电位。

设为在时刻t1，字线WL[0]的远端部分B的电位从‘L’电平转变为‘H’电平。在时刻t2，字线WL[0]的远端部分B的电位开始从‘L’电平(VSS)上升。在时刻t3，升压起动信号BST从‘L’电平转变为‘H’电平，生成升压电压BTV。升压电压BTV的电位表示为VDD+ΔV(Boost)。在时刻t4，当字线WL[0]的远端部分B的电位变为VDD/2时，达到升压电位供给电路BSVS的反相器电路INV2的逻辑阈值电平。因此，反相器电路INV2的输出从‘H’电平转变为‘L’电平，升压电位供给电路BSVS的P沟道MOSFET PT3成为ON(导通)状态。由此，开始向字线WL[0]的远端部分B供给升压电位节点布线WLUP的升压电压BTV，如粗线Lb所示的那样，字线WL[0]的远端部分B的电位等级提升至VDD那样的‘H’电平。在时刻t5，充电至升压电路BSTC的自举电容CAP1、CAP2的电荷放电至字线WL[0]的远端部分B，字线WL[0]的远端部分B的电位等级维持VDD那样的‘H’电平。

此外，在图12中，虚线La表示不具有升压电路BSTC以及升压电位供给电路BSVS的情况的比较例的字线WL[0]的远端部分B(COMP WL[0]B’)的电位的转变。

＜电容元件CAP1和CAP2的设定例＞

图13示出图10的电容元件CAP1和CAP2的设定例。

图13示出了存储器阵列结构和第一电容元件CAP1、第二电容元件CAP2的值的例子。存储器阵列的高度(H)与字线的布线长度大致相同，或者，与数据线对的数量成正比。存储器阵列的宽度(W)与数据线的布线长度、升压电位节点布线WLUP的布线长度大致相同，或者与字线的数量成正比。

阵列1表示字线数量为N条且数据线对数为M对的情况，存储器阵列的高度H以及宽度W设为H1以及W1。在此情况下，第一电容元件CAP1、第二电容元件CAP2各自的值例如设为C11、C21。

阵列2表示字线数量为N条且数据线对数为比M对少的I对(I＜M)的情况，存储器阵列的高度H以及宽度W设为H1以及比W1窄的W2(W2＜W1)。在此情况下，第一电容元件CAP1、第二电容元件CAP2各自的值为比C11小的C12(＜C11)、C21。

阵列3表示字线数量为比N条少的K条(K＜N)且数据线对数为M对的情况，存储器阵列的高度H以及宽度W设为比H1低的H2(＜H1)以及W1。在此情况下，第一电容元件CAP1、第二电容元件CAP2各自的值为C11、比C21大的C22(＞C21)。

此外，虽然在图13中未记载，但在为字线数量为比N条少的K条(K＜N)且数据线对数为比M对少的I对(I＜M)的阵列的情况下，存储器阵列的高度H以及宽度W设为比H1低的H2(＜H1)以及比W1窄的W2(W2＜W1)。在此情况下，第一电容元件CAP1、第二电容元件CAP2各自的值为比C11小的C12(＜C11)、比C21大的C22(＞C21)。

即，第一电容元件CAP1、第二电容元件CAP2的值根据存储器阵列高度(H)与宽度(W)之间的关系来设定。

因此，在半导体器件1设置有多个存储装置MEM，这些存储装置的存储器单元线的存储器阵列的高度H以及宽度W不同的情况下，第一电容元件CAP1、第二电容元件CAP2的值也不同。

＜存储装置的概略布局配置＞

图14示出图2的存储装置的概略布局配置。

此外，在图14中例示性地示出字线驱动器(INV1)、存储器单元(MC)、字线(WL)、互补位线对(/BL、BL)以及升压电位供给电路(BSVS)，但是实际形成图2所示的结构。

存储装置MEM作为大致四边形的存储器宏IP而形成在半导体芯片上。在纸面中，行选择驱动电路RDECD配置在四边形的存储器宏IP的左上侧。在纸面中，控制电路CNTC配置在行选择驱动电路RDECD的下侧。在行选择驱动电路RDECD的右侧依次配置有大致四边形的存储器阵列MARY、升压电位供给电路阵列BSVSA、升压电位节点布线WLUP。在控制电路CNTC的右侧依次配置有列选择电路CSELC(CSELC1、CSELC2)以及输入输出控制电路IOC(IOC1、IOC2)、升压电路BSTC。

换言之，存储装置MEM的外形形成为由第一边SD1、与第一边SD1相对的第二边SD2、设置在第一边SD1与第二边SD2之间的第三边SD3以及与第三边SD3相对的第四边SD4形成的四边形。行选择驱动电路RDECD以及控制电路CNTC沿着第一边SD1配置。升压电位供给电路阵列BSVSA、升压电位节点布线WLUP以及升压电路BSTC沿着第二边SD2配置。存储器阵列MARY配置在行选择驱动电路RDECD与升压电位供给电路阵列BSVSA之间。列选择电路CSELC以及输入输出控制电路IOC配置在存储器阵列MARY与第四边SD4之间。列选择电路CSELC配置在存储器阵列MARY与输入输出控制电路IOC之间。升压电路BSTC配置在输入输出控制电路IOC与第二边SD2之间。升压电位节点布线WLUP配置在升压电位供给电路阵列BSVSA与第二边SD2之间。

另外，在从存储器阵列MARY观察的情况下，存储器阵列MARY的外形形成为由第一边MSD1、与第一边MSD1相对的第二边MSD2、设置在第一边MSD1与第二边MSD2之间的第三边MSD3和与第三边MSD3相对的第四边MSD4形成的大致四边形。行选择驱动电路RDECD配置为沿着第一边MSD1。升压电位供给电路阵列BSVSA配置为沿着第二边MSD2。列选择电路CSELC配置为沿着第三边MSD3。输入输出控制电路IOC配置为沿着列选择电路CSELC，并且列选择电路CSELC配置在第三边MSD3与输入输出控制电路IOC之间。升压电位节点布线WLUP配置为沿着升压电位供给电路阵列BSVSA，并且升压电位供给电路阵列BSVSA配置在第二边MSD2与升压电位节点布线WLUP之间。控制电路CNTC配置在行选择电路RSELC的下侧且输入输出控制电路IOC以及列选择电路CSELC的左侧。升压电路BSTC以使输入输出控制电路IOC配置在控制电路CNTC与升压电路BSTC之间的方式配置在输入输出控制电路IOC的右侧。

像这样，在纸面中，升压电位供给电路阵列BSVSA、升压电位节点布线WLUP以及升压电路BSTC集中配置在大致四边形的存储器宏IP的右侧，即，集中配置在与连接有字线驱动器(INV1)的字线(WL)的一端部分(近端部分A)相反的一侧的字线的另一端部分(远端部分B)侧。由此，能够使字线的另一端部分(远端部分B)的电位快速上升，并且能够使面积增加得比较少。

实施例2

图15是实施例2的存储装置MEM的框图。

图15是图2的存储装置MEM的另一实施例，说明与图2不同的部分。相对于图2的存储装置MEM，图15的存储装置MEM还设置有升压电位供给电路(第二供给电路)BSVS10、BSVS11、升压电位节点布线CAUP以及升压电路(第二升压电路)BSTC2。为了提高被供给内部列地址信号CA[0]、内部列地址信号CA[1]的列选择线CALN[0]、CALN[1]的远端部分BB的电位，而设置升压电位供给电路BSVS10、BSVS11、升压电位节点布线CAUP以及升压电路BSTC2。此外，列选择线CALN[0]、CALN[1]的近端部分表示为AA。列选择线CALN[0]、CALN[1]与图1B所示的由金属形成的信号布线LN对应。

在图15中，升压电位供给电路BSVS10耦合于列选择线CALN[0]的远端部分B与升压电位节点布线CAUP之间。同样地，升压电位供给电路BSVS11耦合于列选择线CALN[1]的远端部分BB与升压电位节点布线CAUP之间。升压电位节点布线CAUP与升压电路BSTC2耦合，以便于从升压电路BSTC2接收升压电压。

升压电位供给电路BSVS10、BSVS11分别能够利用与图1B的升压电位供给电路BSVS相同的结构，包括反相器电路INV2和P沟道MOSFET PT3。另外，升压电路BSTC2能够利用图10的升压电路BSTC的结构，包括接收内部写使能信号WTE以及内部读使能信号RDE的OR20、DL30、PQ31、CAP1、CAP2。

图15的控制电路CNTC包括图6的预解码器PRIDEC，内部列地址信号CA[0]、CA[1]由AND电路AN12以及AND电路AN13生成。说明AND电路AN12以及AND电路AN13的结构。AND电路AN12以及AND电路AN13的输出与列选择线CALN[0]、CALN[1]的连接部分或者其附近被视为列选择线CALN[0]、CALN[1]的近端部分AA。

图16A表示图6的AND电路AN12的结构。AND电路AN12是作为列选择线或者列选择线CALN[0]的驱动电路(列线驱动器)发挥功能的AND电路。

AND电路AN12由接收ADL[0]的反相器电路INV40、接收反相器电路INV40的输出OUT40和TDEC的NAND电路NA40、与NAND电路NA40的输出OUT41耦合的反相器电路INV1构成。

INV40包括P沟道MOSFET PQ41和N沟道MOSFET NQ41。P沟道MOSFET PQ41和N沟道MOSFET NQ41的栅极与接收ADL[0]的输入IN1耦合，P沟道MOSFET PQ41和N沟道MOSFET NQ41的源极-漏极路径串联地耦合于第一电源电压VDD与第二电源电压VSS之间。

NAND电路NA40包括P沟道MOSFET PQ42、PQ43和N沟道MOSFET NQ42、NQ43。P沟道MOSFET PQ42、PQ43各自具有与第一电源电压VDD耦合的源极和与输出OUT41耦合的漏极。P沟道MOSFET PQ42、PQ43的栅极分别与反相器电路INV40的输出OUT40和接收TDEC的输入IN2耦合。N沟道MOSFET NQ42、NQ43的栅极分别与反相器电路INV40的输出OUT40和接收TDEC的输入IN2耦合。N沟道MOSFET NQ42、NQ43的源极-漏极路径串联地耦合于输出OUT41与第二电源电压VSS之间。

在图16A中，该反相器电路INV1的输出与列选择线CALN[0]连接，构成列选择线CALN[0]的驱动电路(列线驱动器)的最末级。该反相器电路INV1与图1B所示的反相器电路INV1相对应，反相器电路INV1的输出和列选择线CALN[0]之间的连接部分与列选择线CALN[0]的近端部分AA对应。

图16B示出图6的AND电路AN13的结构。

AND电路AN13是作为列选择线或者列选择线CALN[1]的驱动电路(列线驱动器)发挥功能的AND电路。

AND电路AN13由接收ADL[0]以及TDEC的NAND电路NA50、与NAND电路NA50的输出OUT50耦合的反相器电路INV1构成。NAND电路NA50包括P沟道MOSFET PQ51、PQ52和N沟道MOSFET NQ51、NQ52。P沟道MOSFET PQ51、PQ52各自具有与第一电源电压VDD耦合的源极和与输出OUT50耦合的漏极。P沟道MOSFET PQ51、PQ52的栅极分别与接收ADL[0]的输入IN1、接收TDEC的输入IN2耦合。N沟道MOSFET NQ51、NQ52的栅极分别与接收ADL[0]的输入IN1、接收TDEC的输入IN2耦合。N沟道MOSFET NQ51、NQ52的源极-漏极路径串联地耦合于输出OUT50与第二电源电压VSS之间。

在图16B中，该反相器电路INV1的输出与列选择线CALN[1]连接，构成列选择线CALN[1]的驱动电路(列线驱动器)的最末级。该反相器电路INV1与图1B所示的反相器电路INV1对应，反相器电路INV1的输出和列选择线CALN[1]之间的连接部分与列选择线CALN[1]的近端部分AA对应。

如图9中所说明的那样，在列选择线CALN[0]、CALN[1]连接有行选择电路CSELC1、CSELC2的列选择MOSFET(图9中的NQ11、NQ12、PQ14、PQ15等)、预充电电路以及补偿电路(图9中的PQ11、PQ12、PQ13、INV11等)。在存储器阵列MARY内所设置的MAT的数量变多以及MAT内所设置的互补数据线对的数量变多的情况下，列选择线CALN[0]、CALN[1]布线配置比较长的距离，因此，列选择线CALN[0]、CALN[1]的布线的寄生电阻变大。

如图15所示，设置有为了字线WL而设置的升压电位供给电路BSVS0-7、升压电位节点布线WLUP以及升压电路BSTC，除此之外，为了列选择线CALN[0]、CALN[1]还设置有升压电位供给电路BSVS10、BSVS11、升压电位节点布线CAUP以及升压电路BSTC2。因此，能够获得实施例1中说明的效果，还能获得下述的效果。

即，通过由升压电路BSTC2生成的升压电位BTV形成的列选择线CALN[0]、CALN[1]的远端部分BB的高电位H的电位等级不会上升到升压电位BTV，而维持电源电压VDD的电位等级。假定存在列选择线CALN[0]、CALN[1]的远端部分BB的信号电位变为VDD以上的电位的情况，但是图16A、图16B中的驱动列选择线CALN[0]、CALN[1]的近端部分AA的反相器电路INV1的P沟道MOSFET PT1变为ON(导通)状态。因此，电源电压VDD以上的电位被作为低阻抗电源的第一电源电压VDD侧吸收。通过列选择线CALN[0]、CALN[1]的寄生电阻以及负载电容，使列选择线CALN[0]、CALN[1]的远端部分BB从‘L’电平向‘H’电平的转变比列选择线CALN[0]、CALN[1]的近端部分AA从‘L’电平向‘H’电平的转变延迟。但是，列选择线CALN[0]、CALN[1]的远端部分BB高速地变为‘H’电平。

因此，将列选择线CALN[0]、CALN[1]向选择电位的转变动作设为很快，所以行选择电路CSELC1、CSELC2的列选择MOSFET(图9中的NQ11、NQ12、PQ14、PQ15等)、预充电电路以及补偿电路(图9中的PQ11、PQ12、PQ13、INV11等)的动作快。

由此，通过字线的选择动作的高速化和列选择MOSFET的选择动作的高速化，使存储装置MEM的存储器单元的选择动作高速化。

实施例3

图17是实施例3的存储装置的框图。

图17是使用双端口型存储器单元(2个端口型存储器单元)作为存储器单元MC的存储装置(SRAM)的示意性的框图。图18示出双端口型存储器单元的结构。在双端口型存储器单元中，第一端口为端口A，第二端口为端口B，以下进行说明。

首先，说明图18，然后说明图17。

＜双端口型存储器单元＞

图18示出由8个晶体管构成的双端口型存储器单元8T DP-SRAM单元的结构。如图18所图示，8T DP-SRAM单元由N沟道MOS(NMOS)晶体管ND1、ND2、NTM1-MTM4和P沟道MOS(PMOS)晶体管PM1、PM2构成。

NMOS晶体管ND1、ND2以及PMOS晶体管PM1、PM2构成交叉耦合的两个反相器。NMOS晶体管ND1、ND2各自的漏极分别与存储节点MB、MT连接，NMOS晶体管ND1、ND2各自的源极共同接地。PMOS晶体管PM1、PM2各自的漏极分别与存储节点MB、MT连接，PMOS晶体管PM1、PM2各自的源极都与电源VDD连接。NMOS晶体管ND1、PMOS晶体管PM1的栅极共同与存储节点MT连接，NMOS晶体管ND2、PMOS晶体管PM2的栅极共同与存储节点MB连接。

NMOS晶体管NTM1、NTM2是设置在存储节点MB、MT与端口A侧位线对/ABL、ABL之间的选择晶体管。NMOS晶体管NTM1连接在存储节点MB与端口A侧位线/ABL之间，NMOS晶体管NTM2连接在存储节点MT与端口A侧位线ABL之间。NMOS晶体管NTM1、NTM2的栅极共同与端口A侧字线AWL连接。

NMOS晶体管NTM3、NTM4是设置在存储节点MB、MT与端口B侧位线对/BBL、BBL之间的选择晶体管。NMOS晶体管NTM3连接在存储节点MB与端口B侧位线/BBL之间，NMOS晶体管NTM4连接在存储节点MT与端口B侧位线BBL之间。NMOS晶体管NTMT3、NTM4的栅极共同与端口B侧字线BWL连接。

＜使用双端口型存储器单元的存储装置的结构＞

在图17中，为了端口A侧，设置有端口A用控制电路CNTCA、端口A用列选择电路CSELCA1、CSELCA2、端口A用输入输出电路IOCA1、IOCA2、端口A用升压电路BSTCA、端口A用升压电位节点布线AWLUP。端口A用控制电路CNTCA接收端口A用时钟信号CLKA、端口A用地址信号RA[3：0]、端口A用芯片选择信号(芯片使能信号)CENA、端口A用写使能信号WENA。端口A用控制电路CNTCA将端口A用行地址信号RA[0]、RA[1]、RA[3]、RGA[0]、RGA[1]输出至行选择驱动电路RDECD，将端口A用列地址信号CA[0]、CA[1]输出至端口A用列选择电路CSELCA1、CSELCA2。另外，端口A用控制电路CNTCA将端口A用读取控制信号ARDE、端口A用写入控制信号(内部写使能信号)AWTE以及端口A用读出放大器激活信号(读出放大器使能信号)ASAE输出至端口A用输入输出电路IOCA1、IOCA2以及端口A用升压电路BSTCA。

端口A用升压电路BSTCA与端口A用升压电位节点布线AWLUP耦合，向端口A用升压电位节点布线AWLUP供给升压电位。在端口A用升压电位节点布线AWLUP与端口A侧字线AWL[0]-AWL[7]之间设置有升压电位供给电路BSVSA0-BSVSA7。

另外，为了端口B侧，设置有端口B用控制电路CNTCB、端口B用列选择电路CSELCB1、CSELCB2、端口B用输入输出电路IOCB1、IOCB2、端口B用升压电路BSTCB、端口B用升压电位节点布线BWLUP。端口B用控制电路CNTCB接收端口用B时钟信号CLKB、端口B用地址信号RB[3：0]、端口B用芯片选择信号(芯片使能信号)CENB、B端口用写使能信号WENB。B端口用控制电路CNTCB将端口B用行地址信号RB[0]、RB[1]、RB[3]、RGB[0]、RGB[1]输出至行选择驱动电路RDECD，将端口B用列地址信号CB[0]、CB[1]输出至端口B用列选择电路CSELCB1、CSELCB2。另外，端口B用控制电路CNTCB将端口B用读取控制信号BRDE、端口B用写入控制信号(内部写使能信号)BWTE以及端口B用读出放大器激活信号(读出放大器使能信号)BSAE输出至端口B用输入输出电路IOCB1、IOCB2以及端口B用升压电路BSTCB。

端口B用升压电路BSTCB与端口B用升压电位节点布线BWLUP耦合，向端口B用升压电位节点布线BWLUP供给升压电位BTV。在端口B用升压电位节点布线BWLUP与端口B侧字线BWL[0]-BWL[7]之间设置有升压电位供给电路BSVSB0-BSVSB7。

除了产生升压电压的定时之外，升压电路BSTCA、BSTCB、升压电位供给电路BSVSA0-BSVSA7、BSVSB0-BSVSB7的结构以及动作与实施方式2的升压电路BSTC、升压电位供给电路BSVS以及实施例1中所说明的升压电路BSTC、升压电位供给电路BSVS0-BSVS7相同。

＜图17的行选择驱动电路RDECD的结构＞

图19示出图17的行选择驱动电路RDECD的结构。

行选择驱动电路RDECD包括端口A用行选择驱动电路RDECDA和端口B用行选择驱动电路RDECDB。

端口A用行选择驱动电路RDECDA构成为，通过4位上位内部行地址信号RA[3]、[2]、[1]、[0]与2位下位内部行地址信号RGA[1]、[0]的组合，选择端口A侧的字线AWL[0]、AWL[1]、AWL[2]……AWL[7]内的一个字线，包括AND电路AN60-67。AND电路AN60-67各自发挥字线驱动电路(字线驱动器)的功能。

AND电路AN60接收内部行地址信号RA[0]和内部行地址信号RGA[0]，对选择或不选择字线AWL[0]进行控制。AND电路AN61接收内部行地址信号RA[0]和内部行地址信号RGA[1]，对选择或不选择字线AWL[1]进行控制。AND电路AN62接收内部行地址信号RA[1]和内部行地址信号RGA[0]，对选择或不选择字线AWL[2]进行控制。AND电路AN63接收内部行地址信号RA[1]和内部行地址信号RGA[1]，对选择或不选择字线AWL[3]进行控制。AND电路AN64接收内部行地址信号RA[2]和内部行地址信号RGA[0]，对选择或不选择字线AWL[4]进行控制。AND电路AN65接收内部行地址信号RA[2]和内部行地址信号RGA[1]，对选择或不选择字线AWL[5]进行控制。AND电路AN66接收内部行地址信号RA[3]和内部行地址信号RGA[0]，对选择或不选择字线AWL[6]进行控制。AND电路AN67接收内部行地址信号RA[3]和内部行地址信号RGA[1]，对选择或不选择字线AWL[7]进行控制。

端口B用行选择驱动电路RDECDB构成为通过4位上位内部行地址信号RB[3]、[2]、[1]、[0]和2位下位内部行地址信号RGB[1]、[0]的组合，选择端口B侧的字线BWL[0]、BWL[1]、BWL[2]……BWL[7]内的一个字线，包括AND电路AN70-77。AND电路AN70-77分别发挥字线驱动电路(字线驱动器)的功能。

AND电路AN70接收内部行地址信号RB[0]和内部行地址信号RGB[0」，对选择或不选择字线BWL[0]进行控制。AND电路AN71接收内部行地址信号RB[0]和内部行地址信号RGB[1]，对选择或不选择字线BWL[1]进行控制。AND电路AN72接收内部行地址信号RB[1]和内部行地址信号RGB[0]，对选择或不选择字线BWL[2]进行控制。AND电路AN73接收内部行地址信号RB[1]和内部行地址信号RGB[1]，对选择或不选择字线BWL[3]进行控制。AND电路AN74接收内部行地址信号RB[2]和内部行地址信号RGB[0]，对选择或不选择字线BWL[4]进行控制。AND电路AN75接收内部行地址信号RB[2]和内部行地址信号RGB[1]，对选择或不选择字线BWL[5]进行控制。AND电路AN76接收内部行地址信号RB[3]和内部行地址信号RGB[0]，对选择或不选择字线BWL[6]进行控制。AND电路AN77接收内部行地址信号RB[3]和内部行地址信号RGB[1]，对选择或不选择字线BWL[7]进行控制。AND电路AN60-67、70-77的具体结构与图8相同。

＜存储装置MEM的概略动作例＞

图20示出图17的存储装置的概略动作例的波形图。

在图20的例子中，在时钟信号CLKB上升时，在芯片使能信号CENB为‘L’电平(低电位)且写使能信号WENB为‘L’电平的情况下，执行端口B侧的写入(写)周期T0。在CENB为‘L’电平且WENB为‘H’电平(高电位)的情况下，执行端口B侧的读取(读)周期T2。

同样地，在时钟信号CLKA上升时，在芯片使能信号CENA为‘L’电平且写使能信号WENA为‘L’电平的情况下，执行端口A侧的写入(写)周期T1。在CENA为‘L’电平且WENA为‘H’电平的情况下，执行端口A侧的读取(读)周期T3。

在该例子中，在周期T0以及T2，选择端口B侧的字线WLB[0]，在周期T1以及T3，选择端口A侧的字线WLA[0]。但是，在周期T0以及T2所选择的存储器单元和在周期T1以及T3所选择的存储器单元为不同的存储器单元。

在端口B侧的写入(写)周期T0(T0：WR＿B)，控制电路CNTCB接收时钟信号CLKB上升这一信息使解码起动信号BTDEC从‘L’电平转变为‘H’电平。另外，控制电路CNTCB将内部写使能信号BWTE形成为‘H’电平，将内部读使能信号BRDE形成为‘L’电平。预解码器PRIDEC接收BTDEC转变为‘H’电平这一信息来生成行选择信号RB[0]、RGB[0]以及列选择信号CB[0]，行选择驱动电路RDECD使与RB[0]、RGB[0]对应的字线(在此为BWL[0])上升。另一方面，与之并行地，来自外部端子DB[0]的数据输入信号BDin输入至输入输出控制电路IOCB1。输入输出控制电路IOCB1接收前述的BWTE为‘H’电平这一信息将来自IOCB1的输入信号放大，列选择电路CSELCB1使输入输出控制电路IOCB1的输出与对应于CB[0]的位线对(在此为/BBL[0]、BBL[0])连接。由此，BDin的信息被写入所选择的存储器单元MC。然后，上升的字线BWL[0]接收解码起动信号BTDEC从‘H’电平转变为‘L’电平这一信息而下降。

此外，在端口B侧的写入(写)周期T0，与实施例1同样地，端口B侧的字线BWL[0]的近端部分(用BWL[0]A表示)成为‘H’电平。然后，虽未图示，但如实施方式2以及实施例1所记载的那样，在经过规定的延迟时间之后，通过升压电路BSTCB以及升压电位供给电路BSVSB0的动作，端口B侧的字线WLB[0]的远端部分(用BWL[0]B表示)转变为H电平。然后，供给至数据端子DB[0]的数据BDin被写入所选择的存储器单元。

接着，在端口A侧的写入(写)周期T1(T1：WR＿A)，控制电路CNTCA接收时钟信号CLKA上升这一信息而使解码起动信号ATDEC从‘L’电平转变为‘H’电平。另外，控制电路CNTCA将内部写使能信号AWTE设为‘H’电平，将内部读使能信号ARDE设为“L’电平。预解码器PRIDEC接收ATDEC转变为‘H’电平这一信息而生成行选择信号RA[0]、RGA[0]以及列选择信号CA[0]，行选择驱动电路RDECD使与RA[0]、RGA[0]对应的字线(在此为AWL[0])上升。另一方面，与之并行地，来自外部端子DA[0]的数据输入信号ADin输入至输入输出控制电路IOCA1。输入输出控制电路IOCA1接收前述的AWTE为‘H’电平这一信息而将来自IOCA1的输入信号放大，列选择电路CSELCA1将输入输出控制电路IOCA1的输出连接于与CA[0]对应的位线对(在此为/ABL[1]、ABL[1])。由此，ADin的信息被写入所选择的存储器单元MC。然后，上升的字线AWL[0]接收解码起动信号ATDEC从‘H’电平转变为‘L’电平这一信息而下降。

接着，在端口B侧的读周期T2(T2：RD＿B)，首先，控制电路CNTCB接收时钟信号CLKB上升这一信息使解码起动信号BTDEC从‘L’电平转变为‘H’电平。另外，控制电路CNTCB将内部写使能信号BWTE设为‘L’电平，将内部读使能信号BRDE设为“H”电平。预解码器PRIDEC接收BTDEC转变为‘H’电平这一信息，生成行选择信号RB[0]、RGB[0]以及列选择信号CB[0]。在该例子中，选择行选择信号RB[0]、RGB[0]、字线BWL[0]，根据列选择信号CB0选择位线对(/BBL[1]、BBL[1])。行选择驱动电路RDECD使与RB[0]、RGB[0]对应的字线BWL[0]上升，与之对应地将与BWL[0]连接的各存储器单元MC的存储数据读出至对应的位线对。在此，其中的/BBL[1]、BBL[1]中的读取信号经由列选择电路CSELCB1被传送至读出放大器。

另一方面，与之并行地，接收解码起动信号BTDEC转变为‘H’电平这一信息，使读出放大器使能信号BSAE转变为有效状态(‘H’电平)。读出放大器以该BSAE为‘H’电平作为触发，将经由前述的列选择电路CSELCB1传送来的/BBL[1]、BBL[1]的读取信号放大。然后，该放大了的信号经由输入输出控制电路IOCB1输出至外部端子QB[0]作为数据输出信号BDout。另外，上升的字线BWL[0]接收解码起动信号BTDEC从‘H’电平转变为‘L’电平这一信息而下降。

接着，在端口A侧的读周期T3(T3：RD＿A)，首先，控制电路CNTCA接收时钟信号CLKA上升而使解码起动信号ATDEC从‘L’电平转变为‘H’电平。另外，控制电路CNTCA将内部写使能信号AWTE设为‘L’电平，将内部读使能信号ARDE设为‘H’电平。预解码器PRIDEC接收ATDEC转变为‘H’电平这一信息，生成行选择信号RA[0]、RGA[0]以及列选择信号CA[0]。在该例子中，选择行选择信号RA[0]、RGA[0]、字线AWL[0]，根据列选择信号CA0选择位线对(/ABL[0]、ABL[0])。行选择驱动电路RDECD使与RA[0]、RGA[0]对应的字线AWL[0]上升，与之相应地，与AWL[0]连接的各存储器单元MC的存储数据被读出至对应的位线对。在此，其中的/ABL[0]、ABL[0]中的读取信号经由列选择电路CSELCA1传送至读出放大器。

另一方面，与之并行地，接收解码起动信号ATDEC转变为‘H’电平这一信息，使读出放大器使能信号ASAE转变为有效状态(‘H’电平)。读出放大器以该ASAE为‘H’电平作为触发，使经由前述的列选择电路CSELCA1传送来的/ABL[0]、ABL[0]的读取信号放大。然后，该放大了的信号作为数据输出信号ADout经由输入输出控制电路IOCA1被输出至外部端子QA[0]。另外，上升的字线AWL[0]接收解码起动信号ATDEC从‘H’电平转变为‘L’电平这一信息而下降。

在A端口侧的字线(在此为AWL[0])上升中，升压电路BSTCA以及升压电位供给电路BSVSA0执行以下的动作。

与在写周期T1内部写使能信号AWTE从‘L’电平转变为‘H’电平同步地，或者，与在读周期T3内部写使能信号ARDE从‘L’电平转变为‘H’电平同步地，升压电路BSTCA使PCGN从‘L’电平转变为‘H’电平。在经过规定时间后，升压起动信号BST从‘L’电平转变为‘H’电平，生成升压电压BTV，升压电压BTV供给至升压电位节点布线AWLUP。在升压电位供给电路BSVSA0中，在字线WL[0]的远端部分B的电位达到反相器电路INV2的逻辑阈值电平时，反相器电路INV2的输出从‘H’电平转变为‘L’电平，P沟道MOSFET PT3成为ON(导通)状态。由此，开始向字线WL[0]的远端部分B供给升压电位节点布线AWLUP的升压电压BTV，使字线WL[0]的远端部分B的电位提升至VDD那样的‘H’电平。

此外，虽然在图20中未图示，但是在B端口侧的字线(在此为BWL[0])上升时，升压电路BSTCB以及升压电位供给电路BSVSB0执行与升压电路BSTCA以及升压电位供给电路BSVSA0同样的动作。

因此，由升压电位BTV形成的远端部分B的高电位的电位等级不会上升至升压电位BTV，维持为电源电压VDD的电位等级。假定字线AWL[0]的远端部分B的信号电位变为VDD以上的电位的情况，但是由于用于驱动字线AWL[0]的近端部分A的图8的反相器电路INV1的P沟道MOSFET PT1变为ON(导通)状态，电源电压VDD以上的电位被作为低阻抗电源的第一电源电压VDD侧吸收。因此，字线的电位不会形成过高的高电压，因此能够因防止静态噪声容限(SNM)对存储器单元的数据破坏。

如图20所示的那样，在端口A侧的写入(写)周期T1，与实施例1同样地，端口A侧的字线AWL[0]的近端部分(用AWL[0]A表示)形成‘H’电平。然后，在经过规定的延迟时间后，通过升压电路BSTCA以及升压电位供给电路BSVSA0的动作，端口A侧的字线AWL0的远端部分(用AWL[0]B表示)转变为‘H’电平。并行地，字线BWL[0]的近端部分(用BWL[0]A表示)形成为‘L’电平。此时，如图所示，字线AWL[0]的近端部分(用AWL[0]A表示)的电位因与字线BWL[0]的耦合电容而使信号电位降低。因所谓的端口间干扰而使字线AWL[0]的电位等级降低。但是，通过升压电路BSTCA以及升压电位供给电路BSVSA0的动作，字线AWL[0]的信号电位的降低被控制在最小限度，并且在字线AWL[0]的远端部分(用AWL[0]B表示)从‘L’电平向‘H’电平上升时，AWL[0]的信号电位被提高为‘H’电平。