本专利申请要求于2016年12月6日提交的韩国专利申请No.10-2016-0165212的优先权，该韩国专利申请的公开的全部内容通过引用并入本文中。
技术领域
本发明构思涉及半导体存储器装置，更具体地，涉及一种具有均匀写入特性的静态随机存取存储器装置。
背景技术：
半导体存储器装置可分为利用锁存器存储数据的SRAM(静态随机存取存储器)或利用电容器存储数据的DRAM(动态随机存取存储器)。SRAM的集成度低于DRAM的集成度，因此在SRAM和DRAM占据相同面积时，SRAM的数据存储容量比DRAM的数据存储容量小。但是，由于SRAM的构造包括外围电路且SRAM的运算速度相对较快，因此SRAM可用作高速缓存存储器。
此外，SRAM可包括鳍式场效应晶体管(FinFET)。此外，根据构成沟道的鳍数，独立地控制FinFET晶体管的尺寸。因此，降低了对SRAM的写入特性的控制。
技术实现要素：
根据本发明构思的示例性实施例，一种静态随机存取存储器装置包括：多个存储器单元，其排列成行和列；写入驱动器，其配置为在写入操作中将对应于写入数据的位线电压施加至在所述多个存储器单元的列方向上延伸的位线；以及子电力线，其配置为在写入操作中将单元驱动电压传输至多个存储器单元，在平行于所述位线的方向上延伸，并包括第一节点和第二节点。将所述单元驱动电压施加至所述子电力线的第一节点，并且所述子电力线的第一节点与所述写入驱动器的输出节点在所述多个存储器单元的行方向上对齐。
根据本发明构思的示例性实施例，一种静态随机存取存储器装置包括：包括多个位单元的单元阵列；在列方向上延伸的多个位线；在平行于所述位线的方向上延伸的多个子电力线；通过所述多个位线在选定的位单元中写入数据的写入驱动器；向选定的位单元提供单元驱动电压的主电力线；以及连接所述主电力线和所述子电力线的扩展电力线。所述多个子电力线中的每一个由与所述多个位线位于同一半导体层上的导线形成。所述扩展电力线在写入操作中形成为具有分布电阻的长度，用于将选定的位单元的上拉电流与下拉电流的比值提供为预定值。
根据本发明构思的示例性实施例，一种静态随机存取存储器装置包括：排列成行和列的多个存储器单元；写入驱动器，其配置为在所述多个存储器单元的列方向上将位线电压施加至位线的端部；子电力线，其配置为在平行于所述位线的方向上将单元驱动电压传输至所述多个存储器单元，其中所述子电力线与所述位线具有相同的长度和宽度；连接至扩展导线的第一扩展电力线；以及连接至所述扩展导线和所述子电力线的第二扩展电力线。
附图说明
通过参照附图来对本发明构思的示例性实施例进行详细描述，本发明构思的以上及其他特征将变得更加清楚。在附图中：
图1是根据本发明构思的示例性实施例的半导体存储器装置的框图；
图2是示出图1所示的半导体存储器装置中的单元阵列的一部分的示图；
图3A和图3B是分别示出图2的不同位置处的位单元的电路图；
图4是示出通过电力线提供的单元驱动电压和基于单元阵列上的位置的位线电压的示图；
图5是示出根据本发明构思的示例性实施例的位单元的写入特性的电路图；
图6是示出鳍式场效应晶体管(FinFET)结构的布局图；
图7A和图7B是示出根据图6的布局的鳍式场效应晶体管的结构的示图；
图8是示出根据本发明构思的示例性实施例的形成用于提供单元驱动电压的电力线的方法的示图；
图9是示出根据本发明构思的示例性实施例的形成电力线的方法的示图；
图10是示出图9的扩展线的立体图；
图11是示出根据本发明构思的示例性实施例的形成电力线的方法的示图；
图12是根据本发明构思的示例性实施例的半导体存储器装置的框图；以及
图13是示出根据本发明构思的示例性实施例的使用静态随机存取存储器(SRAM)的移动设备的示图。
具体实施方式
下面将参照附图更充分地描述本发明的示例性实施例。
图1是根据本发明构思的示例性实施例的半导体存储器装置的框图。参照图1，半导体存储器装置100可包括单元阵列110、行解码器120、写入驱动器130、列解码器140以及控制逻辑150。
单元阵列110可包括多个字线(WL1至WLm；m为等于或大于2的整数)、多个位线(BL1至BLn；n为等于或大于2的整数)以及用于存储数据的多个位单元BC(或存储器单元)。可将多个位线BL1至BLn中的每一个提供为包含位线(BLi，1≤i≤n)和互补位线(BLBi，1≤i≤n)的差分位线。一对位线包括一个位线(BLi)和一个互补位线(BLBi)，该位线对(BLi和BLBi)可在与所述多个字线(WLj，1≤j≤m)中的一个交叉的位单元BC中写入由写入驱动器130提供的数据。
将位单元BC连接至在平行于位线(BLi，BLBi)的方向上延伸的子电力线(SPL1至SPLn；n为等于或大于2的整数)。驱动电压可通过子电力线(SPLi，1≤i≤n)施加至位单元BC。位线对(BLi，BLBi)和子电力线(SPLi)设置于同一半导体层中，并且它们可为电导率、长度和宽度基本相同的导线。单元驱动电压VDDC可从外部设备施加至子电力线SPLi。此外，将来自写入驱动器130的位线电压提供至位线(BLi，BLBi)。
行解码器120可对行地址R_ADD进行解码，并根据行地址R_ADD的解码结果从多个字线(WL1至WLm)中选择字线。在写入操作中，行解码器120将为高电平(‘H’)电压的字线电压提供至行地址R_ADD选择的一个字线。行解码器120将为低电平(‘L’)电压的字线电压提供至行地址R_ADD未选择的字线。
在写入操作中，根据控制逻辑150输出到写入驱动器130的控制信号，写入驱动器130将输入数据写入单元阵列110中选定的位单元BC。写入驱动器130利用位线对(BLi，BLBi)可将数据写入至选定的位单元BC。
列解码器140对列地址(C_ADD)进行解码，并可根据列地址C_ADD的解码结果在位线对(BLi，BLBi)中选择至少一个位线。解码结果可输出至写入驱动器130。此外，可将写入驱动器130提供的逻辑值写入至列解码器140选定的位单元BC。
基于从外部(例如，外部设备)接收到的命令、地址、控制信号等，控制逻辑150能够控制写入驱动器130的操作。在写入操作中，通过控制包括写入驱动器130在内的各外围电路，控制逻辑150可在选定的位单元中写入数据。
在半导体存储器装置100中，接收位线电压的位线对(BLi，BLBi)和接收单元驱动电压VDDC的子电力线SPLi中的每一个都可为具有相同电气特性的导线。此外，可在与写入驱动器130提供的位线电压的方向相同的方向上提供单元驱动电压VDDC。因此，如果位线电压根据位线对(BLi，BLBi)的分布电阻发生了下降，那么单元驱动电压VDDC也会根据子电力线SPLi的分布电阻发生下降。因此，基于位线电压和单元驱动电压VDDC之间的差值的位单元设计可具有广泛可能性。
图2是示出图1所示半导体存储器装置100的部分单元阵列112的示图。参照图2，示出了连接至图1的位线对(BL1，BLB1)的位单元(BC1至BCm)。
连接至写入驱动器131a的位线BL1和连接至写入驱动器131b的互补位线BLB1可从起始线SL开始沿一个方向彼此平行地形成。例如，位线BL1和互补位线BLB1的方向可与起始线SL的方向基本垂直并朝向位单元BC。作为另外的示例，写入驱动器131a和131b每个都可包含连接至它们的各自位线(BL1，BLB1)的输出节点，该输出节点在起始线SL上。为了形成位线(BL1，BLB1)，位线对(BL1，BLB1)可使用金属图案形成，并且位线(BL1，BLB1)彼此可在同一半导体层上。写入驱动器131b提供的互补位线电压可传输至连接到多个字线(WL1至WLm)中的一个字线的位单元BC的锁存器。例如，在字线WL3被激活的情况下，数据可通过连接至位线(BL1，BLB1)的节点(NB3，NBB3)写入到位单元BC3。相似的，在字线WLm被激活的情况下，数据可通过连接至位线(BL1，BLB1)的节点(NBm，NBBm)写入到位单元BCm。
此外，通过子电力线SPL1把要用作位单元(BC1至BCm)的驱动电源的单元驱动电压VDDC传输至位单元(BC1至BCm)中的每一个。子电力线SPL1可沿着从起始线SL开始朝向位单元的方向与位线对(BL1，BLB1)平行地延伸。例如，子电力线SPL1的节点可在起始线SL上，并可与写入驱动器131a和131b的输出节点对齐。
随着起始线SL与位单元(BC1至BCm)之间的距离增加，从起始线SL向位单元(BC1至BCm)延伸的位线对(BL1，BLB1)上的电压降增加。该电压降由分布在位线对(BL1，BLB1)中的分布电阻引起。类似地，随着到起始线SL的距离增加，由子电力线SPL1的分布电阻引起的单元驱动电压VDDC的电压降增加。然而，都具有相同起始线SL、方向和特性的位线对(BL1，BLB1)与子电力线SPL1关于电压降和分布电阻的增加可具有相同的趋势。
例如，施加至到起始线SL的距离为D1的位单元BC3的位线电压和单元驱动电压VDDC之间的电平差可能不会与起始线SL处的位线电压和单元驱动电压VDDC之间的电平差有很大不同。例如，位线BL1的节点NB3的电压和子电力线SPL1的节点NC3的电压之间的差值可能不会与位线BL1的终端节点NBm的电压和子电力线SPL1的终端节点NCm的电压之间的差值有很大不同。
通过在彼此相同的方向上提供位线BL1和子电力线SPL1，可提高存储在位单元(BC1至BCm)中的数据的可靠性。
图3A和图3B是分别示出图2的不同位置处的位单元BC3和BCm的电路图。图3A示出了距离起始线SL相对较近的位单元BC3的结构。图3B示出了距离起始线SL相对较远的位单元BCm的结构。
参照图3A，位单元BC3可包含六个晶体管。位单元BC3可包括包含P型金属氧化物半导体(PMOS)晶体管P13和N型金属氧化物半导体(NMOS)晶体管N13的第一反相器。位单元BC3可包括包含PMOS晶体管P23和NMOS晶体管N23的第二反相器。第一反相器和第二反相器互相交叉耦接，数据由正反馈写入和维持。单元驱动电压VDDC3分别被提供给第一反相器和第二反相器的上拉晶体管(例如，P13，P23)。单元驱动电压VDDC3可以是低于在起始线SL处初始提供的单元驱动电压VDDC的电压。位单元BC3通过传输晶体管(PT13，PT23)连接至位线(BL，BLB)。传输晶体管(PT13，PT23)的栅极连接至字线WL3。如果将预定电压施加至字线WL3，则传输晶体管(PT13，PT23)导通，且包括第一反相器和第二反相器的位单元BC3被连接至位线对(BL，BLB)。此外，可向位单元BC3提供上拉电流(Ip3，Ipm)和下拉电流(In3，Inm)。
参照图3B，位单元BCm和图3A的位单元BC3具有相同结构。因此，可以省略对位单元BCm的配置和结构的描述。例如，PMOS晶体管(P13，P23)、NMOS晶体管(N13，N23)和传输晶体管(PT13，PT23)可对应于PMOS晶体管(P1m，P2m)、NMOS晶体管(N1m，N2m)和传输晶体管(PT1m，PT2m)。然而，位单元BCm的单元驱动电压VDDCm和节点(NBm，NBBm)接收的位线电压低于初始提供的单元驱动电压VDDC和位线电压。但是，如果单元驱动电压VDDCm和位线电压以相同的速率下降，则可减小位单元BC3和位单元BCm的写入性能的偏差。
图4是示出通过电力线提供的单元驱动电压VDDC和基于单元阵列上的位置的位线电压的曲线图。参照图4，根据传输单元驱动电压VDDC的子电力线，单元阵列中的位线电压VBL的变化特性与单元阵列中的单元驱动电压VDDC的变化特性相同。单元驱动电压VDDC的变化特性由曲线115示出，位线电压VBL的变化特性由曲线116示出。此外，由于在与位线电压VBL的方向相同的方向上向子电力线提供单元驱动电压VDDC，因此在位单元的写入操作中产生的上拉电流(Ip)和下拉电流(In)可在相同的方向上增大或减小。下拉电流的变化由曲线117示出，上拉电流的变化由曲线118示出。
首先，假设在位线BL和子电力线的起始点D0处的各电压分别是初始位线电压VBL和初始单元驱动电压VDDC。进一步的，由于分布电阻的影响，到起始点D0的距离为D1处接收的各电压可以是位线电压VBL3和单元驱动电压VDDC3。此时，在单元驱动电压VDDC3和位线电压VBL3之间可以产生与电压差ΔV1一样大的电平差。
到起始点D0的距离为D2处的各电压可以是位线电压VBLm和单元驱动电压VDDCm。此时，在单元驱动电压VDDCm和位线电压VBLm之间可以产生与电压差ΔV2一样大的电平差。电压差ΔV1和电压差ΔV2之间的差值可能不会相对较大。
当远离起始点D0(例如，起始线SL)移动时，如曲线117和118所示，位单元的上拉电流(Ip)和下拉电流(In)减小。如果根据单元阵列110中的相对位置上拉电流(Ip)增加而下拉电流(In)减小，则根据位单元的位置的数据写入操作的可靠性会增加。
如上所述，通过位线BL和子电力线SPL提供给单元阵列110中的位单元BC的位线电压VBL和单元驱动电压VDDC可随着到起始线SL的距离增加而减小。结果，根据单元阵列110中位单元BC的相对位置，上拉电流(Ip)和下拉电流(In)可同等地增加或减小。以位线BL和子电力线SPL之间的电压差作为示例进行了描述，但是位线BL和子电力线SPL彼此之间具有基本相同的电气特性，这可导致两者具有相同的表现(例如，趋势)。
图5是示出根据本发明构思的示例性实施例的位单元BC的写入操作的电路图。参照图5，根据位线电压和单元驱动电压，提供给位单元BC的PMOS电流(Ip)(上拉电流)和NMOS电流(In)(下拉电流)可同等地增加或减小。例如，当位单元BC位于远离写入驱动器130的位置时，流过该位单元的PMOS电流(Ip)和NMOS电流(In)同时减小。可防止根据位单元位置的PMOS电流(Ip)增加而NMOS电流(In)减小的电气特性。将使用位单元BC3来描述SRAM单元的写入特性。
假设将对应于高电平“H”的电压提供给位线BL1，并将对应于低电平“L”的电压提供给互补位线BLB1。在这种情况下，由于位线对(BL，BLB)跨越单元阵列110延伸，所以可以产生分布在位线对(BL，BLB)中的分布电阻。位线BL1的分布电阻可为电阻RB，互补位线BLB1的分布电阻可为电阻RBB。
类似地，为提供单元驱动电压VDDC，连接至位单元BC3的子电力线SPL1可连接至上拉晶体管(P13，P23)的源极。根据子电力线SPL1的长度分布在子电力线SPL1中的电阻成分可为电阻RC。
根据施加电压至位线(BL1，BLB1)和电力线的方法，位线对(BL1，BLB1)的分布电阻(RB，RBB)以及子电力线SPL1的分布电阻RC可根据接收位单元BC的位置同等地增加或减小。例如，根据到写入驱动器130的相对距离，分布电阻(RC，RB，RBB)同等地增加或减小。组成单元阵列110的位单元的写入特性可由分布电阻(RC，RB，RBB)的增加或减小的特性决定。
在写入操作中，位线对(BL1，BLB1)的分布电阻(RB，RBB)决定了流经位单元的NMOS晶体管N23的下拉电流(In)的电平。子电力线SPL1的分布电阻RC决定了流经位单元的PMOS晶体管P13的上拉电流(Ip)的电平。在根据位单元BC的位置上拉电流(Ip)增大而下拉电流(In)减小(反之亦然)的情况下，用于确定位单元BC的写入特性的设计变型会减少。然而，根据位线BL和子电力线SPL的方向和布置,上拉电流(Ip)和下拉电流(In)增加或减小的特性可沿相同方向保持。该特性意味着无需半导体存储器装置100的额外配置就能够改进写入操作和数据存储的可靠性。
子电力线SPL1的分布电阻RC的值可通过后述技术进行各种调整。例如，可通过各种导电图案(金属线，过孔等)将子电力线SPL1的分布电阻RC控制为最佳值。
图6是示出鳍式场效应晶体管(FinFET)结构的布局图。参照图6，将描述一种确定FinFET尺寸的方法。
根据所示布局，描述具有鳍结构的两个晶体管(TR1，TR2)作为示例。所述两晶体管(TR1，TR2)可为PMOS晶体管和/或NMOS晶体管。用于构成至少一个FinFET的布局可包括有源区、形成在有源区上的多个硅鳍(FIN1，FIN2，FIN3，FIN4)以及栅极线(GP1至GP5)。可通过将掺杂剂注入衬底113的上部来形成有源区，并且有源区可通过由多晶硅形成的栅极线(GP2，GP4)构成两个晶体管(TR1，TR2)。
栅极线GP2和四个硅鳍(FIN1，FIN2，FIN3，FIN4)形成一个4针结构的FinFET。此外，栅极线GP4和两个硅鳍(FIN3，FIN4)可形成一个2针结构的FinFET。
如上所述，决定晶体管尺寸的硅鳍分配是离散的。例如，在理想情况下，具有四个硅鳍(FIN1，FIN2，FIN3，FIN4)的晶体管TR1的尺寸是具有两个硅鳍(FIN3，FIN4)的晶体管TR2的尺寸的两倍。例如，晶体管TR1可提供等于晶体管TR2的沟道电流的两倍的沟道电流。
上述特征意味着难以通过控制FinFET结构的晶体管的尺寸来实现由FinFET结构的晶体管构成的SRAM的位单元BC的写入特性。在其尺寸与鳍数为离散关系的FinFET结构中，难以通过对硅鳍数目的分配来控制上拉电流(Ip)与下拉电流(In)的最佳比值。
图7A和图7B是示出根据图6的布局的FinFET晶体管的结构的示图。图7A是示出具有4针结构的晶体管TR1的立体图，图7B是示出具有2针结构的晶体管TR2的立体图。
参照图7A，硅鳍(FIN1，FIN2，FIN3，FIN4)和氧化层114形成在衬底113的上部上。栅极GP2可形成在氧化层114的上部上和硅鳍(FIN1，FIN2，FIN3，FIN4)上。硅鳍(FIN1，FIN2，FIN3，FIN4)可构成源极(S1，S2，S3，S4)和漏极(D1，D2，D3，D4)。硅鳍(FIN1，FIN2，FIN3，FIN4)根据固定规则重复排布在衬底113的上表面上，并通过诸如沟槽之类的隔离装置与相邻的硅鳍隔离开。
栅极GP2与硅鳍(FIN1，FIN2，FIN3，FIN4)交叉。硅鳍(FIN1，FIN2，FIN3，FIN4)位于栅极GP2一侧的各部分用作源极(S1，S2，S3，S4)，硅鳍(FIN1，FIN2，FIN3，FIN4)位于栅极GP2另一侧的其他部分用作漏极(D1，D2，D3，D4)。可通过刻蚀衬底113的预定区域来形成硅鳍(FIN1，FIN2，FIN3，FIN4)。因此，硅鳍(FIN1，FIN2，FIN3，FIN4)可具有突出结构，并由两个侧壁和上表面限定。衬底113的刻蚀区是沟槽并填充有隔离装置。根据FinFET结构的晶体管TR1，晶体管的尺寸可由硅鳍的数量确定。
参照图7B，两个硅鳍(FIN3，FIN4)和氧化层114形成在衬底113的上表面上。栅极GP4可形成在氧化层114的上部上和硅鳍(FIN3，FIN4)上。硅鳍(FIN3，FIN4)可构成源极(S5，S6)和漏极(D5，D6)。硅鳍(FIN3，FIN4)重复排布在衬底113的上表面上，并通过诸如沟槽之类的隔离装置与相邻的硅鳍(FIN3，FIN4)隔离开。根据FinFET结构的晶体管TR2，晶体管TR2具有的硅鳍的数量比晶体管TR1的硅鳍的数量少。
图8是示出根据本发明构思的示例性实施例的用于提供单元驱动电压VDDC的子电力线SPL和扩展电力线EPL的形成方法的示图。参照图8，扩展电力线EPL可由主电力线MPL形成，并从主电力线MPL处向单元阵列110b的下侧分岔以用于提供单元驱动电压VDDC或向写入驱动器130分岔。
为了提供从主电力线MPL向单元阵列110b下部的电连接，可形成扩展电力线EPL。主电力线MPL可位于单元阵列110b的上侧。可形成扩展电力线EPL以将单元驱动电压VDDC传输至与驱动位线BL的写入驱动器130相邻处的子电力线(SPL1，SPL2，SPL3，SPL4)。考虑到单元阵列110b的尺寸，扩展电力线EPL可包括从主电力线MPL延伸出来的长度为(L0，L1，L2)的金属线。例如，扩展电力线EPL可包括从主电力线MPL延伸出来的长度为L0的第一部分、从第一部分延伸出来的长度为L1的第二部分和从第二部分延伸出来的长度为L2的第三部分。扩展电力线EPL可使用不同层上的金属线来提供长度(L0，L1，L2)。扩展电力线EPL可通过位于扩展电力线EPL的端部的过孔(V0)连接至与位线(BL1，BLB1，BL2，BLB2，BL3，BLB3，BL4，BLB4)形成于同一层上的子电力线(SPL1，SPL2，SPL3，SPL4)。可使用沿着与子电力线(SPL1，SPL2，SPL3，SPL4)基本垂直的方向延伸的导线将扩展电力线EPL和子电力线(SPL1，SPL2，SPL3，SPL4)彼此连接。
扩展电力线EPL的宽度或长度(L0，L1，L2)可设计为用于形成分布电阻RC，该分布电阻RC用于设置与位单元(BC1至BCm)中的每一个相对应的最佳上拉电流(Ip)。此外，可确定半导体存储器装置100的布局(例如，参照图1)，使得构成扩展电力线EPL所需的过孔(V0)和金属线的分布电阻可提供分布电阻RC，以用于提供位单元的增强的写入性能。
图9是示出根据本发明构思的示例性实施例的电力线的形成方法的示图。参照图9，扩展电力线EPL可从主电力线MPL延伸向单元阵列110c的下侧以用于提供单元驱动电压VDDC或延伸向写入驱动器130。为提供最佳分布电阻值RC，扩展电力线EPL可包括过孔和各层上的金属线。
扩展电力线EPL从主电力线MPL向单元阵列110c的下侧延伸。扩展电力线EPL可包括从主电力线MPL延伸的长度为(L0，L1，L2)的金属线。为增加分布电阻值RC，可将扩展线160插入扩展电力线EPL中。扩展线160可包括在与扩展电力线EPL的层不同的层上的金属线ML1和过孔(V1，V2)。这将在后面更详细地讨论。
图10是示出图9的扩展线160的立体图。参照图10，扩展线160可包括扩展电力线(EPL1，EPL2)、在与扩展电力线(EPL1，EPL2)的层不同的层上的金属线ML1以及过孔(V1，V2)。这里，过孔(V1，V2)从扩展电力线(EPL1，EPL2)延伸，并穿透五个金属层(M1，M2，M3，M4，M5)。此外，在与扩展电力线(EPL1，EPL2)的层不同的层上，金属线ML1连接至过孔V1和过孔V2。但是，金属层的数量或过孔的数量可不限于本实施例。
为形成分布电阻RC，用于连接扩展电力线(EPL1，EPL2)和金属线ML1的过孔(V1，V2)可分别设计为具有各种的高度和长度。
图11是示出根据本发明构思的示例性实施例的电力线的形成方法的示图。参照图11，扩展电力线EPL可从主电力线MPL延伸向单元阵列110d的下侧以用于提供单元驱动电压VDDC或延伸向写入驱动器130。为提供最佳分布电阻值RC，可用过孔和各层上的金属线来形成扩展电力线EPL。
扩展电力线EPL从主电力线MPL向单元阵列110d的下侧延伸。扩展电力线EPL可由从主电力线MPL延伸的长度为(L0，L1，L2)的金属线形成。为增加分布电阻值RC，可将扩展线170插入扩展电力线EPL中。可使用半导体层上的金属线(ML2，ML3，ML4)和过孔(V1，V2，V3，V4)来形成扩展线170。为了给扩展电力线EPL提供额外的分布电阻，可使用诸如金属线(ML2，ML3，ML4)和过孔(V1，V2，V3，V4)之类的装置来形成各种旁路。例如，金属线ML2可连接至从扩展电力线EPL的一部分延伸的过孔V1并连接至从金属线ML3延伸的过孔V3。此外，金属线ML4可连接至从金属线ML3延伸的过孔V4并连接至从扩展电力线EPL的另一部分延伸的过孔V2。
图12是根据本发明构思的示例性实施例的半导体存储器装置200的框图。参照图12，半导体存储器装置200可包括单元阵列210、行解码器220、写入驱动器230、列解码器240和控制逻辑250。单元阵列210、行解码器220、写入驱动器230、列解码器240和控制逻辑250的构造与图1中的单元阵列110、行解码器120、写入驱动器130、列解码器140和控制逻辑150的构造基本相同。因此，可省略其详细描述。
子电力线SPLi形成在与位线(BLi，BLBi)相同的半导体层上，并可由具有相同电导率、宽度和长度的导线形成。在写入驱动器230提供位线电压的方向上，向子电力线SPLi提供用于向位单元BC提供上拉电流(Ip)的单元驱动电压VDDC。例如，通过从写入驱动器230所在区域延伸而来的电力线，将单元驱动电压VDDC施加至每个子电力线SPLi。
此外，可选择性切断单元驱动电压的电力选通晶体管PGT可连接至子电力线SPLi。电力选通晶体管PGT可响应电力控制信号PGC而切断或供应单元驱动电压VDDC。可通过施加电力控制信号PGC以选择性地切断和供应单元驱动电压VDDC来减少未使用的位单元BC消耗的电能。
图13是示出根据本发明构思的示例性实施例的使用SRAM的移动设备1000的示图。参照图13，移动设备1000可包括处理器(AP/ModAP)1100、缓冲存储器1200、显示/触摸模块1300和存储设备1400。
移动设备1000还可包括安全芯片。所述安全芯片可实现为提供总体安全功能。所述安全芯片可由软件和/或防篡改硬件构成，可允许高水平的安全性，并可与处理器1100的TEE(防篡改硬件)协同工作。所述安全芯片可包括本地操作系统、作为内部数据存储空间的安全存储设备、控制所述安全芯片的访问权限的访问控制块、所有权管理、密钥管理、数字签名、执行编码/解码的安全功能块以及用于更新所述安全芯片固件的固件更新块。例如，所述安全芯片可为UICC(通用集成电路卡，例如USIM、CSIM、ISIM)、SIM(用户识别模块)卡、eSE(嵌入式安全元件)、MicroSD、贴纸等。
处理器1100可实现为控制移动设备1000的总体运行以及与外部的有线/无线通信。例如，处理器1100可为应用处理器(AP)、组合式调制解调器应用处理器(ModAP)。处理器1100可包括图1至图12所述的SRAM。
缓冲存储器1200可实现为临时存储移动设备1000的处理的运行需要的数据。缓冲存储器1200可包括图1至图12所述的SRAM。
显示/触摸模块1300可实现为显示处理器1100处理的数据或接收来自于触摸面板的数据。存储设备1400可实现为存储用户数据。存储设备1400可为eMMC(嵌入式多媒体卡)、SSD(固态硬盘)、UFS(通用闪存存储装置)等。存储设备1400可包括至少一个非易失性存储设备。
移动设备1000可通过提升写入性能并维持读取性能来提升整体性能，而与电源电压低无关。
在根据本发明构思的示例性实施例的SRAM器件中，位线和单元电力线由彼此在同一层上且沿着相同的方向形成的导线构成，从而单元阵列中的SRAM单元的写入性能的偏差可最小化。
虽然已参照本发明构思的示例性实施例具体示出和描述了本发明构思，但是对本领域的普通技术人员来说显而易见的是，在未脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可在形式和细节上对上述示例性实施例进行变化。