本申请一般地涉及存储器技术领域，更具体地，DDR4布线及其布线方法。
背景技术：
DDR又称双倍速率SDRAM(Dual Date Rate SDRSM)。DDR是一种高速CMOS动态随机访问的内存。美国JEDEC的固态技术协会于2000年6月公布了双数据速率同步动态存储器(DDR SDRAM)规范JESD79，由于它在时钟触发沿的上下沿都能进行数据传输，所以即使在133MHz的总线频率下的带宽也能达到2.128GB/s。通过使用存储器缓冲芯片，有助于降低呈现在内存总线上的电负荷，DDR4(DDR4内存是新一代的内存规格。凭借新的电路架构工作频率最高可以达到3200MHz)允许每通道有更多的DIMM，与DDR3相比，可节省50％以上能耗，且可提供多于50％的存储带宽。而且，通过使用更低的电压和更少的维持电流，DDR4能以更有效的方式传输电能到CPU，这样可节省更多能量，进一步降低总成本。随着Intel新一代Skylake架构处理器及100系列芯片主板的普及，DDR4内存真正迈向普及之路。
内存最重要的性能指标是频率。内存的频率高低在一定程度上决定了内存速度。在DDR3时代，2133MHz已经算是高频率，再往上很难有所突破，2400MHz、2800MHz已经是极限；而DDR4内存直接2133MHz起步，2400MHz也就是入门级频率，最高可达到4266MHz，超频之后，DDR4内存频率可以达到更高值。
但是由于CPU的BGA封装以及为节省成本而对板上空间的限制，DDR4的布线(又称走线)方式往往不能按照真正叠层计算得到的结果来实现。通常的Neck模式(其中，Neck的意思脖子(比头和身体细)，指的是走线路径中较窄的一段)会比叠层要求的线宽细很多，造成阻抗偏离要求过大，随着DDR4速率的不断提升，其给信号完整性带来的影响也愈加显著。
现有技术没有从走线方式上进行考虑，无法优化阻抗连续性和具有远端串扰的缺陷。随着DDR4速率的提升，其不足越发明显。
技术实现要素：
本申请针对现有技术中所存在无法优化阻抗连续性和具有远端串扰的等缺陷，提供了能够解决上述问题的DDR4布线和DDR4布线方法。
根据本申请的一方面，提供了一种DDR4布线，包括：多条布线，所述多条布线为Neck布线并且设置在CPU和DDR4的插槽之间；多个凸起，设置在所述多条布线中的相应布线上。
优选地，所述多条布线包括第一布线和第二布线，其中，所述第一布线设置有第一组凸起，并且所述第二布线设置有第二组凸起。
优选地，所述第一组凸起包括第一子组凸起和第二子组凸起，其中，所述第一子组凸起和所述第二子组凸起以交替的方式等距地设置在所述第一布线两侧。
优选地，所述第二组凸起包括第三子组凸起和第四子组凸起，其中，所述第三子组凸起和所述第四子组凸起以交替的方式等距地设置在所述第二布线两侧。
优选地，所述第一组凸起中的一个凸起和所述第二组凸起中的相应一个凸起在与所述多条布线垂直的方向上对准并且位于所述第一布线和所述第二布线的相同侧。
优选地，所述多个凸起的截面形状包括半圆形、半椭圆形、或者圆角梯形。
优选地，设置在同一布线上的相邻两个凸起之间的距离在15-30mil的范围内。
优选地，所述多个凸起中的任一个凸起的长度为3.6-4.4mil的范围内并且所述多个凸起中的任一个凸起的高度在3.1-6.8的范围内。
优选地，所述多条布线为表层微带线。
根据本申请的另一方面，提供了一种DDR4布线方法，包括：在CPU和所述DDR4的插槽之间以Neck布线模式设置多条布线；以及在所述多条布线中的每一布线上设置多个凸起。
本申请所提供的DDR4布线以及DDR4布线方法，减小了DDR4在Neck模式下走线阻抗不连续对信号的影响，有利于阻抗的连续性以及减小对微带线远端串扰影响。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是根据本申请的实施例的DDR4布线的示图；
图2是根据本申请的实施例的DDR4布线上的各个凸起的截面形状的示图；以及
图3是根据本申请的实施例的DDR布线上的凸起尺寸的示图；
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
图1是根据本申请的实施例的DDR4布线的示图。下文中，将参照附图1对其进行描述。
参照附图1，DDR4布线100包括：多条布线102、122和142，多条布线为Neck布线并且设置在CPU和DDR4的插槽之间；多个凸起104-114、124-134、和144-148等，设置在多条布线中的相应布线上。
本申请的DDR4布线能够减小DDR4在Neck模式下走线阻抗不连续对信号的影响，有利于阻抗的连续性以及减小对微带线远端串扰影响，其中，远端串扰指信号传输中平行的两对线，干扰线对施加给被干扰线对远端的串扰。串扰会影响传输质量，严重时会引起数据包重传。
DDR4布线100包括：多条布线102、122和142，多条布线为Neck布线并且设置在CPU和DDR4的插槽之间；多个凸起104-114、124-138、和144-148，设置在多条布线中的相应布线上。具体地，多条布线包括第一布线102和第二布线122，其中，第一布线102设置有第一组凸起104-114，并且第二布线122设置有第二组凸起124-134。
第一组凸起104-114包括第一子组凸起104、108和112和第二子组凸起106、110和114，其中，第一子组凸起104、108和112和第二子组凸起106、110和114以交替的方式等距地设置在第一布线两侧。第二组凸起124-134包括第三子组凸起124、128、和132和第四子组凸起126、130和134，其中，第三子组凸起124、128、和132和第四子组凸起126、130和134以交替的方式等距地设置在第二布线两侧。第一组凸起104-114中的一个凸起和第三组凸起124-134中的相应凸起在与多条布线垂直的方向上对准并且位于第一布线102和第二布线122的相同侧。例如，凸起104和相应的凸起124在与多条布线垂直的方向上对准并且位于第一布线102和第二布线122的相同侧。具体地，第一子组凸起104、108和112和第三子组凸起124、128、和132位于第一布线102和第二布线122的第一侧，而第二子组凸起106、110和114和第四子组凸起126、130和134均位于第一布线102和第二布线122的第二侧。
下面将参照附图2对凸起的形状进行描述。参照附图2，多个凸起的截面形状包括半圆形、半椭圆形、或者圆角梯形。具体地，多个凸起包括设置在布线200上的半椭圆形凸起202、半椭圆形凸起204、半圆形凸起206以及圆角梯形凸起208。
下文中，将参照图3对凸起的尺寸进行详细描述。参照图3，设置在同一布线上的相邻两个凸起之间的距离S在15-30mil的范围内。多个凸起中的任一个凸起的长度L为3.6-4.4mil的范围内并且多个凸起中的任一个凸起的高度H在3.1-6.8的范围内。多条布线为表层微带线。任意两条相邻的布线之间的距离为W，其中凸起的高度与距离W相关。通过更改凸起的形状及大小，以及改变走线的方向的实施例均在本申请的范围内。
由于Neck模式都会比实际叠层里面要求的走线的线宽要细很多(接近叠层要求线宽的1/2)，所以其走线方式的真实阻抗会比设计阻抗偏高很多。通过阻抗的理论计算公式可知，阻抗是随着L的增大而增大，随着C的增大而减小，而C的理论计算公式中，是随着距离d的增大而减小。所以本设计中，通过在Neck模式中的走线上增加凸起减小距离来增大C，从而实现减小阻抗，实现阻抗连续性的目的。
同时，本设计中的凸起为弦形结构的边界为弧线形，由于趋肤效应信号会沿着导体表现传播，而弧形的设计不会因存在角度而造成寄生电容或者产生能量的损失，在信号完整性方面表现更好。其中，趋肤效应是当导体中有交流电或者交变电磁场时，导体内部的电流分布不均匀，电流集中在导体的“皮肤”部分，也就是说电流集中在导体外表的薄层，越靠近导体表面，电流密度越大，导线内部实际上电流较小。
对于微带线而言，此设计在减小远端串扰上也有明显作用。由于微带线信号两侧介质的介电常数差异较大，远端的感性串扰大于容性串扰，而本设计增加了容性耦合，也就减小了远端串扰的影响。
本申请还提供了一种DDR4布线方法，包括：在CPU和DDR4的插槽之间以Neck布线模式设置多条布线；以及在多条布线中的每一布线上设置多个凸起。关于DDR4布线方法的具体步骤参照DDR4布线的描述，因此，这里省略了其详细描述。
在本申请中，在空间限制下对内存Neck模式走线上增加弦行凸起的优化的设计，减小了DDR4Neck模式下走线阻抗不连续对信号的影响，有利于阻抗的连续性并且减小了对微带线时远端串扰影响。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。