本申请主张在2016年12月21日在韩国知识产权局提出申请的韩国专利申请第10-2016-0175583号的优先权，所述韩国专利申请的公开内容全文并入本申请供参考。
技术领域：
：本发明的示例性实施例涉及存储器装置，且更具体来说，涉及一种半导体存储器装置的数据对齐电路、一种半导体存储器装置以及一种在半导体存储器装置中对齐数据的方法。
背景技术：
：：已开发出各种半导体存储器装置。多年以来，这些装置的集成及操作速度已得到提高。举例来说，动态随机存取存储器(dynamicrandomaccessmemory，DRAM)由于其集成规模及快速的数据写入或读取速度而已被用作中央处理器(centralprocessingunit，CPU)的高速缓冲存储器。动态随机存取存储器已经被用于这一用途，尽管它们是易失性存储器。同步半导体存储器装置利用时钟信号来处理数据。为增大带宽，同步半导体存储器装置可以双倍数据速率(doubledatarate，DDR)模式操作。在这种模式中，在时钟信号的上升沿及下降沿处对数据进行处理。换句话说，以双倍数据速率操作的总线在时钟信号的上升沿及时钟信号的下降沿两者处传递数据。双倍数据速率存储器装置可因此使带宽加倍，而不会增大时钟信号的频率。双倍数据速率存储器装置可由存储器控制器控制。举例来说，存储器控制器可与双倍数据速率存储器装置进行通信且可在双倍数据速率模式中控制数据的传送或接收。技术实现要素：根据本发明的示例性实施例，提供一种半导体存储器装置的数据对齐电路，所述数据对齐电路包括：数据采样电路，被配置成接收数据序列及内部数据选通信号，其中所述数据采样电路基于所述内部数据选通信号对所述数据序列进行采样以产生第一数据序列及第二数据序列；分频电路，被配置成接收时钟信号及所述内部数据选通信号，对所述时钟信号进行分频以生成经分频时钟信号并通过基于所述内部数据选通信号对所述经分频时钟信号进行采样来输出对齐控制信号；以及数据对齐区块，被配置成接收所述第一数据序列及所述第二数据序列、以及所述对齐控制信号，并将所述第一数据序列及所述第二数据序列并行地对齐以输出内部数据。根据本发明的示例性实施例，提供一种在半导体存储器装置中对齐数据的方法，所述方法包括：基于数据选通信号对串行输入数据进行采样，以提供第一数据序列及第二数据序列；对时钟信号进行分频，以生成经分频时钟信号并基于所述数据选通信号对所述经分频时钟信号进行采样，以产生对齐控制信号；以及基于所述对齐控制信号将所述第一数据序列及所述第二数据序列并行地对齐，以产生内部数据。根据本发明的示例性实施例，提供一种半导体存储器装置的数据对齐电路，所述数据对齐电路包括：分频器，被配置成接收时钟信号并输出经分频时钟信号；触发器，被配置成接收数据选通信号及所述经分频时钟信号，并基于所述数据选通信号对所述经分频时钟信号进行采样，以输出对齐控制信号；以及采样电路，被配置成接收所述对齐控制信号及串行数据序列，并利用所述对齐控制信号将所述串行数据序列并行地对齐。附图说明通过参照附图详细阐述本发明的示例性实施例，将更清楚地理解本发明的以上及其他特征。图1是示出根据本发明示例性实施例的系统的方块图。图2是示出根据本发明示例性实施例的图1所示存储器系统的方块图。图3是示出根据本发明示例性实施例的图2所示存储器系统的半导体存储器装置的方块图。图4示出根据本发明示例性实施例的图3所示半导体存储器装置中的第一存储体阵列。图5示出根据本发明示例性实施例的图3所示半导体存储器装置中的命令/地址缓冲器。图6示出根据本发明示例性实施例的图3所示半导体存储器装置中的输入/输出(input/output，I/O)数据缓冲器。图7是示出根据本发明示例性实施例的图6所示输入/输出数据缓冲器中的数据对齐电路的方块图。图8是示出根据本发明示例性实施例的图6所示输入/输出数据缓冲器中的数据采样电路的方块图。图9是示出根据本发明示例性实施例的图7所示数据对齐电路的内部信号的时序图。图10是示出根据本发明示例性实施例的图7所示数据对齐电路中的数据对齐区块的方块图。图11是示出根据本发明示例性实施例的图10所示数据对齐区块中的第一对齐电路的电路图。图12是示出根据本发明示例性实施例的图10所示数据对齐区块中的第二对齐电路的电路图。图13是示出根据本发明示例性实施例的图11所示第一对齐电路的操作的时序图。图14是示出根据本发明示例性实施例的图12所示第二对齐电路的操作的时序图。图15是示出根据本发明示例性实施例的图11所示第一对齐电路的操作的时序图。图16是示出根据本发明示例性实施例的图12所示第二对齐电路的操作的时序图。图17是示出根据本发明示例性实施例的图7所示数据对齐电路中的选择信号产生器的方块图。图18是示出根据本发明示例性实施例的图17所示选择信号产生器的操作的时序图。图19是示出根据本发明示例性实施例的在半导体存储器装置中对齐数据的方法的流程图。图20是示出根据本发明示例性实施例的半导体存储器装置的结构图。图21是示出根据本发明示例性实施例的包括半导体存储器装置的移动系统的方块图。[符号的说明]10：系统20：处理器30：存储器系统100：存储器控制器200a～200k、600：半导体存储器装置210：命令/地址输入缓冲器211、6104：命令缓冲器212、6105：地址缓冲器213、333：时钟缓冲器214、215、353：采样器220、6107：控制逻辑电路221：命令解码器222：模式寄存器230A、230B、230C、230D：存储体控制逻辑240A：存储单元阵列/第一存储体阵列/存储体阵列240B：存储单元阵列/第二存储体阵列/存储体阵列240C：存储单元阵列/第三存储体阵列/存储体阵列240D：存储单元阵列/第四存储体阵列/存储体阵列250A、250B、250C、250D：写入驱动器及数据输入/输出感测放大器260A、260B、260C、260D：错误修正码引擎270：输入/输出电路300：输入/输出数据缓冲器310：选通信号产生器320：数据传送器330、851：数据对齐电路331：数据缓冲器332：数据选通缓冲器340：数据采样电路341、361：第一采样器342、363：第二采样器343：第三采样器350：分频电路351：分频器360：选择信号产生器362：延迟元件364：反相器400：数据对齐区块410：第一对齐电路420、460：第一对齐区块421、461：上升沿触发式触发器422、423、424、462、463、464：第一锁存器/锁存器430、470：第二对齐区块431、471：下降沿触发式触发器432、433、434、472、473、474：第二锁存器/锁存器440、480：选择区块441、442、443、444、481、482、483、484：多路复用器450：第二对齐电路610：第一半导体集成电路层620：第p半导体集成电路层621：存储器区622：外围电路区800：移动系统810：应用处理器820：连接单元830：用户接口840：非易失性存储器装置850：易失性存储器装置860：电源870：总线6101：行(X)驱动器6102：列(Y)驱动器6103：数据输入/输出电路ACS：对齐控制信号ADDR：地址BA：地址信号/存储体地址BL1、BL2～BL2n-1、BL2n：位线CA：地址信号/列地址CLK：时钟信号CLK_DV：经分频时钟信号CMD：命令CSL：列选择信号CTL：控制信号D1：数据位/第一位/位D2、D4、D5、D6、D7、D8：数据位/位D3：数据位/第二位/位DEC：错误修正码解码信号DFE1、DFE2、DFE3、DFE4、DRE1、DRE2、DRE3、DRE4：第一并行位/位DFO1、DFO2、DFO3、DFO4、DRO1、DRO2、DRO3、DRO4：第二并行位/位DPF、DPF1、DPF2、DPF3、DPF4：第二并行数据DPR、DPR1、DPR2、DPR3、DPR4：第一并行数据DQ：数据/串行数据/数据信号DQS：数据选通信号DS、DSRX：数据序列DSF：数据序列/第二数据序列/并行数据序列DSR：数据序列/第一数据序列/并行数据序列DTA：读取数据/写入数据/数据/内部数据ENC：错误修正码编码信号ICMD：内部命令IDQ：内部数据信号IDQS：内部数据选通信号LA1：第一半导体集成电路层/最下部第一半导体集成电路层LA(p-1)～LAp：第p-1半导体集成电路层～第p半导体集成电路层/半导体集成电路层MC：存储单元PRB：前同步码RA：地址信号/行地址RDQS：读取选通信号S510、S520、S530、S540：步骤SS：选择信号SS1：第一选择信号SS2：第二选择信号T0、T1、T2、T3、T4、T5、T5'、T6、T7、T7'、T8：时间点TRG：触发信号TSV：硅穿孔TX：第一输出信号TY：第二输出信号WL1、WL2～WL2m-1、WL2m：字线WR：写入命令具体实施方式在下文中，将参照附图更充分地阐述本发明的示例性实施例。在图式中，相同的参考编号可指代相同的元件。图1是示出根据本发明示例性实施例的系统的方块图。参照图1，系统10可包括处理器20及存储器系统30。处理器20代表用于执行操作系统(operatingsystem，OS)及应用的主机计算平台(hostcomputingplatform)的处理单元，主机计算平台可被统称为存储器的“主机(host)”。操作系统及应用会执行需要进行存储器存取的操作。处理器20可包括一个或多个单独的处理器。每一个单独的处理器可包括单核心处理单元及/或多核心处理单元。处理单元可为主处理器(例如，中央处理器(centralprocessingunit，CPU)及/或外围处理器(例如，图形处理器(graphicsprocessingunit，GPU))。系统10可被实作为系统芯片(systemonchip，SOC)，或者由独立的组件来实作。存储器系统30可包括存储器控制器100及多个半导体存储器装置200a至200k。存储器控制器100代表系统10的一个或多个存储器控制器电路或存储器控制器装置。存储器控制器100代表响应于由处理器20执行操作来产生存储器存取命令的控制逻辑。存储器控制器100对一个或多个半导体存储器装置200a至200k进行存取。在一个实施例中，半导体存储器装置200a至200k被作为不同的信道进行组织及管理，其中每一个信道耦合到并行地耦合到多个半导体存储器装置的总线及信号线。存储器控制器100可控制存储器系统30的操作。存储器控制器100可控制处理器20与半导体存储器装置200a至200k之间的数据交换。举例来说，存储器控制器100可响应于来自处理器20的请求来将数据写入到半导体存储器装置200a至200k中或者从半导体存储器装置200a至200k读取数据。另外，存储器控制器100可向半导体存储器装置200a至200k发出操作命令以控制半导体存储器装置200a至200k。在本发明的示例性实施例中，半导体存储器装置200a至200k中的每一者可为动态随机存取存储器(DRAM)，例如双倍数据速率同步动态随机存取存储器(doubledataratesynchronousdynamicrandomaccessmemory，DDRSDRAM)、低功率双倍数据速率同步动态随机存取存储器(lowpowerdoubledataratesynchronousdynamicrandomaccessmemory，LPDDRSDRAM)、图形双倍数据速率同步动态随机存取存储器(graphicsdoubledataratesynchronousdynamicrandomaccessmemory，GDDRSDRAM)、蓝巴斯动态随机存取存储器(Rambusdynamicrandomaccessmemory，RDRAM)等。图2是示出根据本发明示例性实施例的图1所示存储器系统的方块图。在图2中，为方便起见，仅示出一个与存储器控制器100通信的半导体存储器装置200a。然而，本文中所论述的与半导体存储器装置200a相关的细节可同等地应用于其他半导体存储器装置200b至200k。参照图2，存储器系统30可包括存储器控制器100及半导体存储器装置200a。存储器控制器100向半导体存储器装置200a传送控制信号(例如，时钟信号CLK)、命令CMD、地址ADDR、数据选通信号DQS及数据DQ，并从半导体存储器装置200a接收数据DQ及数据选通信号DQS。存储器控制器100可向半导体存储器装置200a传送写入命令及/或读取命令。半导体存储器装置200a可响应于写入命令来执行写入操作且可响应于读取命令来执行读取操作。当半导体存储器装置200a执行写入操作时，半导体存储器装置200a对时钟信号CLK进行分频，通过根据数据选通信号DQS对所述经分频时钟信号进行采样来产生对齐控制信号，利用所述对齐控制信号将数据DQ并行地对齐，产生内部数据并将内部数据存储在存储单元阵列中。数据DQ可从存储器控制器100串行输入。图3是示出根据本发明示例性实施例的图2所示存储器系统的半导体存储器装置的方块图。参照图3，半导体存储器装置200a可包括命令/地址输入缓冲器210、控制逻辑电路220、存储体控制逻辑230A至230D、(存储体阵列的)存储单元阵列240A至240D、写入驱动器及数据输入/输出(I/O)感测放大器250A至250D、错误修正码(errorcorrectioncode，ECC)引擎260A至260D、输入/输出数据缓冲器300及输入/输出电路270。(存储体阵列的)存储单元阵列240A至240D可分别包括第一存储体阵列240A至第四存储体阵列240D，在第一存储体阵列240A至第四存储体阵列240D中成行及成列地排列有多个存储单元。用于选择与存储单元连接的字线及位线的行解码器及列解码器可连接到第一存储体阵列240A至第四存储体阵列240D中的每一者。在本发明的示例性实施例中，半导体存储器装置200a包括四个存储体阵列240A至240D。然而，半导体存储器装置200a可包括任意(例如，不同的或变化的)数目的存储体阵列。命令/地址输入缓冲器210可从存储器控制器100接收时钟信号CLK、命令CMD及地址ADDR。命令CMD与地址ADDR可通过相同的端子(例如，命令/地址焊垫(CApad))输入。命令CMD与地址ADDR可通过命令/地址焊垫依序输入。由存储器控制器100发出的命令CMD可包括读取命令及写入命令。读取命令指示将对半导体存储器装置200a执行的读取操作。写入命令指示将对半导体存储器装置200a执行的写入操作。命令/地址输入缓冲器210可基于时钟信号CLK对命令CMD及地址ADDR进行采样且可将经采样命令及经采样地址提供到控制逻辑电路220。控制逻辑电路220可从命令/地址输入缓冲器210接收经采样命令CMD及经采样地址ADDR，且可产生内部命令ICMD及地址信号(BA/RA/CA)。内部命令ICMD可包括内部读取命令及内部写入命令。地址信号可包括存储体地址BA、行地址RA及列地址CA。内部命令ICMD及地址信号BA/RA/CA可被提供到每一个存储体控制逻辑230A至230D。控制逻辑电路220可控制对(存储体阵列的)存储单元阵列240A至240D的存取。控制逻辑电路220可包括命令解码器221及模式寄存器222。命令解码器221对命令CMD进行解码以产生内部命令ICMD。模式寄存器222可基于命令CMD及地址ADDR来对半导体存储器装置200a的操作模式进行设定。举例来说，模式寄存器222可对半导体存储器装置200a的写入操作中的写入延迟及半导体存储器装置200a的读取操作中的读取延迟进行设定。所述写入延迟及读取延迟可基于命令CMD及地址ADDR、根据时钟信号CLK的频率进行设定。另外，控制逻辑电路220对命令CMD进行解码以产生控制信号CTL并将控制信号CTL提供到输入/输出数据缓冲器300。每一个存储体控制逻辑230A至230D可通过对应的存储体地址BA来激活。被激活的存储体控制逻辑230A至230D可响应于内部命令ICMD、行地址RA及列地址CA来产生存储体控制信号。响应于存储体控制信号，可将与被激活的存储体控制逻辑230A至230D连接的第一存储体阵列240A至第四存储体阵列240D中的每一者的行解码器及列解码器激活。第一存储体阵列240A至第四存储体阵列240D中的每一者的行解码器可对行地址RA进行解码，且因此，可对与行地址RA对应的字线进行使能。第一存储体阵列240A至第四存储体阵列240D中的每一者的列地址CA可被临时存储在列地址锁存器中。列地址锁存器可以突发(burst)模式逐步增大列地址CA。临时存储的或逐步增大的列地址CA可被提供到列解码器。列解码器可对列地址CA进行解码，且因此，可将与列地址CA对应的列选择信号CSL激活。每一个存储体控制逻辑230A至230D可分别响应于其存储体控制信号来产生错误修正码编码信号ENC及错误修正码解码信号DEC，以用于控制连接到第一存储体阵列240A至第四存储体阵列240D的错误修正码引擎260A至260D的操作。写入驱动器及数据输入/输出感测放大器250A至250D可分别对从第一存储体阵列240A至第四存储体阵列240D输出的读取数据DTA进行感测及放大。写入驱动器及数据输入/输出感测放大器250A至250D可分别传送将要存储到第一存储体阵列240A至第四存储体阵列240D中的写入数据DTA。在写入操作期间，错误修正码引擎260A至260D中的每一者可通过以下操作来产生奇偶检验位(paritybit)：响应于从每一个存储体控制逻辑230A至230D输出的错误修正码编码信号ENC，对将要存储在第一存储体阵列240A至第四存储体阵列240D中的每一者中的写入数据DTA执行错误修正码编码操作。在读取操作期间，错误修正码引擎260A至260D中的每一者可响应于从第一存储体阵列240A至第四存储体阵列240D中的每一者输出的错误修正码解码信号DEC执行错误修正码解码操作。错误修正码引擎260A至260D可利用从第一存储体阵列240A至第四存储体阵列240D中的每一者读取的读取数据DTA及奇偶检验位来执行错误修正码解码操作。因此，错误修正码引擎260A至260D可对读取数据DTA的各部分中的错误位进行检测及修正。输入/输出数据缓冲器300可包括：电路，用于对输入到第一存储体阵列240A至第四存储体阵列240D或从第一存储体阵列240A至第四存储体阵列240D输出的数据DTA进行门控；读取数据锁存器，用于存储从第一存储体阵列240A至第四存储体阵列240D输出的数据DTA；以及写入数据锁存器，用于将数据DTA写入到第一存储体阵列240A至第四存储体阵列240D中。输入/输出数据缓冲器300可通过读取数据锁存器来将从第一存储体阵列240A至第四存储体阵列240D输出的并行数据位转换成串行数据位。输入/输出数据缓冲器300可利用写入数据锁存器来将串行接收的写入数据转换成并行数据位。在写入操作期间，输入/输出数据缓冲器300可对时钟信号CLK进行分频，可通过根据数据选通信号DQS对经分频时钟信号进行采样来产生对齐控制信号，可利用对齐控制信号来将串行数据DQ并行地对齐，且可产生内部数据DTA。串行数据DQ可被串行输入。输入/输出电路270可接收从输入/输出数据缓冲器300输出的串行数据位，可将串行数据位依序排列为与突发长度对应的数据位，且接着，可将数据位及数据选通信号DQS输出到数据输入/输出焊垫。数据位与数据选通信号DQS可一同输出。输入/输出电路270可接收数据选通信号DQS及与突发长度对应的写入数据DTA的部分。写入数据DTA的所述部分可通过数据输入/输出焊垫从存储器控制器100串行输入。输入/输出电路270可向输入/输出数据缓冲器300提供与突发长度对应的串行输入写入数据DTA的部分。在写入操作期间，输入/输出电路270可从存储器控制器100接收时钟信号CLK、串行数据DQ及数据选通信号DQS，且可向输入/输出数据缓冲器300提供时钟信号CLK、串行数据DQ及数据选通信号DQS。图4示出根据本发明示例性实施例的图3所示半导体存储器装置中的第一存储体阵列。参照图4，第一存储体阵列240A包括多条字线WL1至WL2m(m是大于2的自然数)、多条位线BL1至BL2n(n是大于2的自然数)以及设置在字线WL1至WL2m与位线BL1至BL2n之间交点附近的多个存储单元MC。在本发明的示例性实施例中，存储单元MC中的每一者可包括动态随机存取存储单元结构。存储单元MC所连接到的字线WL1至WL2m可为第一存储体阵列240A的行，且存储单元MC所连接到的位线BL1至BL2n可为第一存储体阵列240A的列。在图4中，m个存储单元耦合到第一存储体阵列240A的位线BL且n个存储单元耦合到第一存储体阵列240A的字线(例如，WL2m)。图5示出根据本发明示例性实施例的图3所示半导体存储器装置中的命令/地址输入缓冲器。参照图5，命令/地址输入缓冲器210可包括命令缓冲器211、地址缓冲器212、时钟缓冲器213、以及采样器214及215。命令缓冲器211对命令CMD进行缓冲以将经缓冲的命令提供到采样器214。地址缓冲器212对地址ADDR进行缓冲以将经缓冲的地址提供到采样器215。时钟缓冲器213对时钟信号CLK进行缓冲以将经缓冲的时钟信号CLK提供到采样器214及215。采样器214与时钟信号CLK同步地对命令CMD进行采样以将经采样命令提供到控制逻辑电路220。采样器215与时钟信号CLK同步地对地址ADDR进行采样以将经采样地址提供到控制逻辑电路220。采样器214及215可包括触发器。图6示出根据本发明示例性实施例的图3所示半导体存储器装置中的输入/输出数据缓冲器。参照图6，输入/输出数据缓冲器300可包括数据对齐电路330、数据传送器320及选通信号产生器310。选通信号产生器310可响应于来自控制逻辑电路220的控制信号CTL产生读取选通信号RDQS且可将读取选通信号RDQS提供到数据传送器320。数据传送器320可将从存储单元阵列240A至240D并行地接收的内部数据DTA转换成串行数据(例如，信号)DQ，且可将串行数据DQ与读取选通信号RDQS同步地传送到存储器控制器100。在本发明的示例性实施例中，数据传送器320可将串行数据DQ与读取选通信号RDQS一起传送到存储器控制器100。数据对齐电路330可接收串行数据DQ、数据选通信号DQS及时钟信号CLK，可对时钟信号CLK进行分频，可通过根据数据选通信号DQS对经分频时钟信号进行采样来产生对齐控制信号，可利用对齐控制信号来将串行数据DQ并行地对齐，且可产生内部数据DTA。串行数据DQ可被串行输入到数据对齐电路330。数据对齐电路330可将内部数据DTA提供到存储单元阵列240A至240D。图7是示出根据本发明示例性实施例的图6所示输入/输出数据缓冲器中的数据对齐电路的方块图。图8是示出根据本发明示例性实施例的图6所示输入/输出数据缓冲器中的数据采样电路的方块图。图9是示出根据本发明示例性实施例的图7所示数据对齐电路的内部信号的时序图。参照图7及图9，数据对齐电路330可接收数据信号DQ、数据选通信号DQS及时钟信号CLK。数据对齐电路330可与数据选通信号DQS同步地接收包括数据序列DS的数据信号DQ且可输出与数据序列DS并行地对齐的N个内部数据DTA，数据序列DS包括一系列N(N是大于2的自然数)个数据块。数据对齐电路330可支持双倍数据速率模式。因此，由数据对齐电路330接收的数据序列DS可包括与数据选通信号DQS的上升沿及下降沿同步的数据。在操作中，数据对齐电路330可对数据选通信号DQS的上升沿及下降沿中的每一者作出响应，对数据信号DQ进行采样，且因而接收数据序列DS。在本发明的示例性实施例中，数据对齐电路330可以突发模式操作。突发模式是包括以下操作的操作模式：首先，传送用于通知装置突发模式已起始的信号；且接着，串行传送或接收预定数目(被称为“突发长度”)的数据块。半导体存储器装置200a可从存储器控制器100接收与突发写入模式对应的写入命令，且接着，串行接收与突发长度对应的数据。串行接收的一系列数据可被称为数据序列。图9示出当突发长度是8时(例如，当N等于8时)，数据对齐电路330输出并行对齐的8个内部数据DTA的情形。参照图7，数据对齐电路330包括数据缓冲器331、数据选通缓冲器332、时钟缓冲器333、数据采样电路340、分频电路350、选择信号产生器360及数据对齐区块400。数据缓冲器331可对所接收数据信号DQ进行缓冲且可输出内部数据信号IDQ。数据选通缓冲器332可对所接收数据选通信号DQS进行缓冲且可输出内部数据选通信号IDQS。时钟缓冲器333可对所接收时钟信号CLK进行缓冲且可输出时钟信号CLK。在下文中，将基于分别通过数据缓冲器331及数据选通缓冲器332从数据信号DQ及数据选通信号DQS产生的内部数据信号IDQ及内部数据选通信号IDQS来作出说明。数据选通信号DQS可在基于数据信号DQ接收到数据序列DS之前具有预定循环。举例来说，如图9所示，内部数据选通信号IDQS可在数据序列DS之前被接收达2个循环。举例来说，从时间点T0到时间点T2。数据选通信号DQS在与数据序列DS一起被接收到之前所振荡的次数可被称为前同步码(preamble)。数据选通信号DQS所振荡的次数可对应于数据选通信号DQS的循环数目。前同步码在传送及接收数据的装置中可为预定的，且可通过传送及接收设定信号来改变。在图9中，前同步码被示出为2tCK，其中1tCK指示1个时钟循环时间。数据采样电路340可从数据缓冲器331接收数据序列DS，且可从数据选通缓冲器332接收内部数据选通信号IDQS。数据采样电路340可使用内部数据选通信号IDQS来基于内部数据信号IDQ对数据序列DS进行采样。举例来说，数据采样电路340可在内部数据选通信号IDQS的上升沿及下降沿中的每一者处对数据序列DS进行采样，从而产生两个数据序列DSR及DSF。数据采样电路340可输出第一数据序列DSR及第二数据序列DSF，第一数据序列DSR包括数据序列DS的奇数个位，第二数据序列DSF包括数据序列DS的偶数个位。举例来说，第一数据序列DSR可包括在内部数据选通信号IDQS的上升沿处从数据序列DS采样的数据位，且第二数据序列DSF可包括在内部数据选通信号IDQS的下降沿处从数据序列DS采样的数据位。因此，如图9所示，由于一个数据序列DS被处理成两个并行数据序列DSR及DSF，因此数据序列DS中所包括的数据的持续时间可为1/2tCK，且数据序列DSR或DSF中所包括的数据的持续时间可为1tCK(例如，一个时钟循环)。分频电路350可接收时钟信号CLK及内部数据选通信号IDQS，可对时钟信号CLK进行分频且可通过基于内部数据选通信号IDQS对经分频时钟信号进行采样来输出对齐控制信号ACS。分频电路350可包括分频器351及采样器353。分频器351可对时钟信号CLK的频率进行分频以输出经分频时钟信号CLK_DV。分频器351可将时钟信号CLK的频率除以大于1的预定数(例如，2)。采样器353可基于内部数据选通信号IDQS来对经分频时钟信号CLK_DV进行采样以输出对齐控制信号ACS。采样器353可在内部数据选通信号IDQS的上升沿处对经分频时钟信号CLK_DV进行采样。当时钟信号CLK的频率与内部数据选通信号IDQS的频率实质上相同时，分频电路350可包括分频器351。在示例性实施例中，当时钟信号CLK的频率小于内部数据选通信号IDQS的频率时，分频电路350可不包括分频器351。另外，尽管图中未示出，然而分频电路350可在将采样器353的输出延迟之后输出对齐控制信号ACS。因此，对齐控制信号ACS可不与第一数据序列DSR的边沿或第二数据序列DSF的边沿同步。分频电路350并非直接对内部数据选通信号IDQS进行分频，而是对稳定地双态触变(toggle)的时钟信号CLK进行分频，根据内部数据选通信号IDQS对经分频时钟信号CLK_DV进行采样，且产生对齐控制信号ACS。因此，分频电路350(或数据对齐电路330)可防止对齐控制信号ACS进入到在分频电路350对内部数据选通信号IDQS进行分频时可出现的亚稳定状态(meta-stablestate)中。就是说，对齐控制信号ACS具有稳定状态。另外，时钟信号CLK稳定地双态触变，经分频时钟信号CLK_DV可以是稳定的。选择信号产生器360可接收内部数据选通信号IDQS、触发信号TRG、及对齐控制信号ACS，且可确定对齐控制信号ACS在内部数据选通信号IDQS的边沿处的逻辑电平。选择信号产生器360可输出具有逻辑电平的选择信号SS，选择信号SS的所述逻辑电平是基于对齐控制信号ACS在内部数据选通信号IDQS的边沿处的逻辑电平。以下将阐述，选择信号SS包括第一选择信号SS1及第二选择信号SS2。对齐控制信号ACS在内部数据选通信号IDQS的上升沿处可具有不同的逻辑电平。对齐控制信号ACS在接收到数据序列DS的第一数据时的时间点处可具有高电平或低电平。对齐控制信号ACS根据前同步码PRB的长度而具有不同的逻辑电平。如上所述，内部数据选通信号IDQS可早于数据序列DS被接收到。举例来说，内部数据选通信号IDQS可在接收到数据序列DS之前被接收到与前同步码的长度(例如，任意数目的tCK)对应的时间。另外，前同步码的长度可根据预定值而有所变化。因此，对齐控制信号ACS的逻辑电平可根据与前同步码的长度对应的内部数据选通信号IDQS的循环数目是奇数还是偶数而定。就写入命令CMD来说，对齐控制信号ACS的逻辑电平可根据位于连续的写入命令之间的内部数据选通信号IDQS的循环数目是奇数还是偶数而定。举例来说，当内部数据选通信号IDQS的循环数目是奇数时，对齐控制信号ACS的逻辑电平可被反相。举例来说，当内部数据选通信号IDQS的循环数目是偶数时，对齐控制信号ACS的逻辑电平可维持不变。选择信号产生器360可接收对数据序列DS的输入进行预排列的触发信号TRG。触发信号TRG提供关于将输入包括所述一系列数据的数据序列DS的提前通知。触发信号TRG可例如从通过对从存储器控制器100接收的写入命令进行解码而产生的信号产生。为在突发写入模式中写入数据，存储器控制器100可向半导体存储器装置200a传送指示突发写入模式的写入命令。图3所示命令解码器221可通过对写入命令进行解码来产生指示接收到写入命令的触发信号TRG。数据对齐区块400可从数据采样电路340接收第一数据序列DSR及第二数据序列DSF，接收对齐控制信号ACS及选择信号SS。数据对齐区块400可将第一数据序列DSR与第二数据序列DSF并行地对齐以输出在N个行中对齐的内部数据DTA。参照图8，数据采样电路340可包括第一采样器至第三采样器341、342及343。第一采样器341可为上升沿触发式触发器且第二采样器342及第三采样器343中的每一者可为下降沿触发式触发器。第一采样器341可接收内部数据信号IDQ且可由内部数据选通信号IDQS控制。第一采样器341可在内部数据选通信号IDQS的上升沿处对内部数据信号IDQ进行采样。第二采样器342可接收内部数据信号IDQ，可受内部数据选通信号IDQS控制，且可在内部数据选通信号IDQS的下降沿处对内部数据信号IDQ进行采样。为使从第一采样器341输出的数据序列DSRX与从第二采样器342输出的数据序列DSF同步，第三采样器343可在内部数据选通信号IDQS的下降沿处对从第一采样器341输出的数据序列DSRX进行采样。因此，从数据采样电路340输出的数据序列DSR或数据序列DSF中的数据的持续时间可为由数据采样电路340接收的数据序列DS中的数据的持续时间的两倍长。图9示出与数据采样电路340相关的内部数据选通信号IDQS及数据序列DS、DSRX、DSR及DSF。如图9所示，数据对齐区块400接收第一数据序列DSR及第二数据序列DSF，利用对齐控制信号ACS及选择信号SS将第一数据序列DSR并行地对齐，并输出包括四个数据位D1、D3、D5及D7的第一并行数据DPR。另外，数据对齐区块400利用对齐控制信号ACS及选择信号SS将第二数据序列DSF并行地对齐，并输出包括四个数据位D2、D4、D6及D8的第二并行数据DPF。包括第一并行数据DPR及第二并行数据DPF的内部数据DTA的持续时间可为2tCK(例如，两个时钟循环)。时间点T0与时间点T2之间的时间间隔可对应于前同步码PRB，且从时间点T2开始可对数据序列DS的位进行采样。从时间点T3到时间点T7可根据对齐控制信号ACS对第一数据序列DSR及第二数据序列DSF的每一个位进行采样，且从时间点T6开始可并行地输出内部数据DTA的各个位。内部数据选通信号IDQS从时间点T0到时间点T8处于双态触变状态。图10是示出根据本发明示例性实施例的图7所示数据对齐电路中的数据对齐区块的方块图。参照图10，数据对齐区块400可包括第一对齐电路410及第二对齐电路450。第一对齐电路410接收第一数据序列DSR、对齐控制信号ACS及选择信号SS。第一对齐电路410响应于对齐控制信号ACS及选择信号SS将第一数据序列DSR并行地对齐并输出第一并行数据DPR。第一并行数据DPR可包括4个位。第二对齐电路450接收第二数据序列DSF、对齐控制信号ACS及选择信号SS。第二对齐电路450响应于对齐控制信号ACS及选择信号SS将第二数据序列DSF并行地对齐且输出第二并行数据DPF。第二并行数据DPF可包括4个位。图11是示出根据本发明示例性实施例的图10所示数据对齐区块中的第一对齐电路的电路图。参照图11，第一对齐电路410可包括第一对齐区块420、第二对齐区块430及选择区块440。第一对齐区块420受对齐控制信号ACS控制。第一对齐区块420将第一数据序列DSR的各个位对齐，并输出第一并行位DRE1、DRE2、DRE3及DRE4。第一对齐区块420可包括串联连接的上升沿触发式触发器421以及第一锁存器422、423及424。从上升沿触发式触发器421以及第一锁存器422、423及424提供的第一并行位DRE1、DRE2、DRE3及DRE4可被提供到选择区块440。锁存器422及424可为下降沿触发型且锁存器423可为上升沿触发型。第二对齐区块430受对齐控制信号ACS控制。第二对齐区块430将第一数据序列DSR的各个位对齐，并输出第二并行位DRO1、DRO2、DRO3及DRO4。第二对齐区块430可包括串联连接的下降沿触发式触发器431以及第二锁存器432、433及434。从下降沿触发式触发器431以及第二锁存器432、433及434提供的第二并行位DRO1、DRO2、DRO3及DRO4可被提供到选择区块440。锁存器432及434可为上升沿触发型且锁存器433可为下降沿触发型。选择区块440可包括多个多路复用器441、442、443及444。所述多个多路复用器441、442、443及444中的每一者可响应于第一选择信号SS1及第二选择信号SS2来选择第一并行位DRE1、DRE2、DRE3及DRE4以及第二并行位DRO1、DRO2、DRO3及DRO4的对应位中的一者且可输出每一个所选择位作为第一并行数据DPR1、DPR2、DPR3及DPR4。第一选择信号SS1被施加到多路复用器441及443且第二选择信号SS2被施加到多路复用器442及444。第一选择信号SS1及第二选择信号SS2可包含于选择信号SS中，且可相对于彼此具有不同的逻辑电平。图12是示出根据本发明示例性实施例的图10所示数据对齐区块中的第二对齐电路的电路图。参照图12，第二对齐电路450可包括第一对齐区块460、第二对齐区块470及选择区块480。第一对齐区块460受对齐控制信号ACS控制。第一对齐区块460将第二数据序列DSF的各个位对齐，并输出第一并行位DFE1、DFE2、DFE3及DFE4。第一对齐区块460可包括串联连接的上升沿触发式触发器461以及第一锁存器462、463及464。从上升沿触发式触发器461以及第一锁存器462、463及464提供的第一并行位DFE1、DFE2、DFE3及DFE4可被提供到选择区块480。锁存器462及464可为下降沿触发型且锁存器463可为上升沿触发型。第二对齐区块470受对齐控制信号ACS控制。第二对齐区块470将第二数据序列DSF的各个位对齐，并输出第二并行位DFO1、DFO2、DFO3及DFO4。第二对齐区块470可包括串联连接的下降沿触发式触发器471以及第二锁存器472、473及474。从下降沿触发式触发器471以及第二锁存器472、473及474提供的第二并行位DFO1、DFO2、DFO3及DFO4可被提供到选择区块480。锁存器472及474可为上升沿触发型且锁存器473可为下降沿触发型。选择区块480可包括多个多路复用器481、482、483及484。所述多个多路复用器481、482、483及484中的每一者可响应于第一选择信号SS1及第二选择信号SS2来选择第一并行位DFE1、DFE2、DFE3及DFE4以及第二并行位DFO1、DFO2、DFO3及DFO4的对应位中的一者且可输出每一个所选择位作为第二并行数据DPF1、DPF2、DPF3及DPF4。第一选择信号SS1被施加到多路复用器481及483且第二选择信号SS2被施加到多路复用器482及484。图13是示出根据本发明示例性实施例的图11所示第一对齐电路的操作的时序图。在图13中，假设对齐控制信号ACS在数据采样电路340对数据序列DS的第一位D1进行采样时的时间点T2处在内部数据选通信号IDQS的上升沿处具有低电平。参照图11及图13，第一对齐区块420在时间点T3处接收第一数据序列DSR的第一位D1。上升沿触发式触发器421在时间点T3之后的时间点处响应于对齐控制信号ACS的上升沿对第一位D1进行采样且将第一位D1维持到时间点T5之后对齐控制信号ACS的下一上升沿出现时的时间点。连接到上升沿触发式触发器421的锁存器422对对齐控制信号ACS在时间点T4与时间点T6之间的低电平作出响应，且因而，对从上升沿触发式触发器421输出的第一位D1进行锁存及输出。连接到锁存器422的锁存器423对对齐控制信号ACS在时间点T5与时间点T7之间的高电平作出响应，且因而，对从锁存器422输出的第一位D1进行锁存及输出。连接到锁存器423的锁存器424对对齐控制信号ACS在时间点T6与时间点T8之间的低电平作出响应，且因而，对从锁存器423输出的第一位D1进行锁存及输出。另外，第二对齐区块430在时间点T4之后的时间点处接收第一数据序列DSR的第二位D3。下降沿触发式触发器431在时间点T4之后的时间点处响应于对齐控制信号ACS的下降沿对位D3进行采样且将位D3维持到时间点T6之后对齐控制信号ACS的下一下降沿出现时的时间点。连接到下降沿触发式触发器431的锁存器432对对齐控制信号ACS在时间点T5与时间点T7'之间的高电平作出响应，且因而，对从下降沿触发式触发器431输出的位D3进行锁存及输出。连接到锁存器432的锁存器433对对齐控制信号ACS在时间点T6与时间点T8之间的低电平作出响应，且因而，对从锁存器432输出的位D3进行锁存及输出。如图13所示，从时间点T6开始响应于第二选择信号SS2从选择区块440输出的位DRE2及DRE4分别代表位D5及D1，且从时间点T6开始响应于第一选择信号SS1从选择区块440输出的位DRO1及DRO3分别代表位D7及D3。因此，第一数据序列DSR中的4个数据位D1、D3、D5及D7从时间点T6之后的时间点开始并行地对齐，且4个数据位D1、D3、D5及D7的各自的持续时间可为2tCK。图14是示出根据本发明示例性实施例的图12所示第二对齐电路的操作的时序图。在图14中，假设对齐控制信号ACS在数据采样电路340对数据序列DS的第一位D1进行采样时的时间点T2处在内部数据选通信号IDQS的上升沿处具有低电平。第二对齐电路450的操作实质上相似于参照图13阐述的第一对齐电路410的操作。因此，将不再对第一对齐区块460(对应于第一对齐区块420)、第二对齐区块470(对应于第二对齐区块430)及选择区块480(对应于选择区块440)加以说明。如图14所示，从时间点T6开始响应于第二选择信号SS2从选择区块480输出的位DFE2及DFE4分别代表位D6及D2。另外，从时间点T6之后的时间点开始响应于第一选择信号SS1从选择区块480输出的位DFO1及DFO3分别代表位D8及D4。因此，第二数据序列DSF中的4个数据位D2、D4、D6、及D8从时间点T6之后的时间点开始并行地对齐，且4个数据位D2、D4、D6及D8的各自的持续时间可为2tCK。图15是示出根据本发明示例性实施例的图11所示第一对齐电路的操作的时序图。在图15中，假设对齐控制信号ACS在数据采样电路340对数据序列DS的第一位D1进行采样时的时间点T2处在内部数据选通信号IDQS的上升沿处具有高电平。图15所示第一对齐电路410的操作实质上相似于图13所示第一对齐电路410的操作。图15所示第一对齐电路410的操作与图13所示第一对齐电路410的操作的不同之处在于，第二对齐区块430在时间点T3处接收位D1且第一对齐区块420在时间点T4处接收位D3。如图15所示，从时间点T6开始响应于第一选择信号SS1从选择区块440输出的位DRE1及DRE3分别代表位D7及D3。另外，从时间点T6之后的时间点开始响应于第二选择信号SS2从选择区块440输出的位DRO2及DRO4分别代表位D5及D1。因此，第一数据序列DSR中的4个数据位D1、D3、D5及D7从时间点T6之后的时间点开始并行地对齐，且4个数据位D1、D3、D5及D7的各自的持续时间可为2tCK。图16是示出根据本发明示例性实施例的图12所示第二对齐电路的操作的时序图。在图16中，也假设对齐控制信号ACS在数据采样电路340对数据序列DS的第一位D1进行采样时的时间点T2处在内部数据选通信号IDQS的上升沿处具有高电平。图16所示第二对齐电路450的操作实质上相似于图14所示第二对齐电路450的操作。图16所示第二对齐电路450的操作与图14所示第二对齐电路450的操作的不同之处在于，第二对齐区块470在时间点T3处接收位D2且第一对齐区块460在时间点T4处接收位D4。如图16所示，从时间点T6之后的时间点开始响应于第一选择信号SS1从选择区块480输出的位DFE1及DFE3分别代表位D8及D4。另外，从时间点T6之后的时间点开始响应于第二选择信号SS2从选择区块480输出的位DFO2及DFO4分别代表位D6及D2。因此，第二数据序列DSF中的4个数据位D2、D4、D6及D8从时间点T6之后的时间点开始并行地对齐，且4个数据位D2、D4、D6及D8的各自的持续时间可为2tCK。图17是示出根据本发明示例性实施例的图7所示数据对齐电路中的选择信号产生器的方块图。参照图17，选择信号产生器360可包括第一采样器361、延迟元件362、第二采样器363及反相器364。第一采样器361可为下降沿触发式触发器且第二采样器363可为上升沿触发式触发器。第一采样器361基于内部数据选通信号IDQS来对触发信号TRG进行采样以提供第一输出信号TX，触发信号TRG对数据DQ的串行输入进行预排列。第一采样器361可在内部数据选通信号IDQS的下降沿处对触发信号TRG进行采样。延迟元件362对第一输出信号TX进行延迟，以提供第二输出信号TY。第二采样器363基于第二输出信号TY对对齐控制信号ACS进行采样，以输出第一选择信号SS1。反相器364对第一选择信号SS1进行反相，以输出第二选择信号SS2。图18是示出根据本发明示例性实施例的图17所示选择信号产生器的操作的时序图。参照图18，半导体存储器装置200a可从存储器控制器100接收时钟信号CLK及命令CMD。时钟信号CLK用于传送命令CMD，且命令CMD可与时钟信号CLK同步。时钟信号CLK与数据选通信号DQS(或者，内部数据选通信号IDQS)可不彼此同步。换句话说，在时钟信号CLK与数据选通信号DQS之间可存在相位差。为简洁起见，在图18中仅示出第一数据序列DSR的一部分(例如，位DER2及DRE4)。参照图17及图18，当半导体存储器装置200a从存储器控制器100接收写入命令WR时，可从通过对写入命令WR进行解码而产生的信号产生触发信号TRG。举例来说，第一采样器361可在时间点T4处对内部数据选通信号IDQS的下降沿作出响应，对触发信号TRG进行采样，且因而，在时间点T5处提供第一输出信号TX。延迟元件362可通过将第一输出信号TX延迟小于1tCK来输出第二输出信号TY。举例来说，可在时间点T5'处输出第二输出信号TY。第二采样器363在时间点T5'处对第二输出信号TY的上升沿作出响应，对对齐控制信号ACS进行采样且输出第一选择信号SS1。反相器364在时间点T5'处对第一选择信号SS1进行反相，以输出第二选择信号SS2。由于对齐控制信号ACS在时间点T5'处的逻辑电平(高)与对齐控制信号ACS在时间点T2处的逻辑电平(低)相反，因此对齐控制信号ACS在时间点T5'处的逻辑电平可反映对齐控制信号ACS在时间点T2处的逻辑电平。如图15及图16所示，当对齐控制信号ACS在时间点T2处具有高电平时，第一选择信号SS1在时间点T5'处可具有低电平。根据本发明示例性实施例的半导体存储器装置及数据对齐电路对稳定地双态触变的时钟信号进行分频，而非直接对数据选通信号进行分频，对经分频时钟信号进行采样，产生对齐控制信号且根据对齐控制信号来将串行数据对齐。因此，半导体存储器装置及数据对齐电路可防止对齐控制信号进入到亚稳定状态中。因此，半导体存储器装置及数据对齐电路可提高操作稳定性并改善性能。在本发明的示例性实施例中，数据对齐电路330可包含在图2所示的存储器控制器100中。存储器控制器100可将半导体存储器装置200a的操作模式设定成突发读取模式。在突发读取模式中，半导体存储器装置200a可通过数据信号DQ向存储器控制器100传送包括一系列数据的数据序列。存储器控制器100中的数据对齐电路330可从半导体存储器装置200a接收数据序列且可将数据序列并行地对齐。图19是示出根据本发明示例性实施例的在半导体存储器装置中对齐数据的方法的流程图。参照图3至图19，在半导体存储器装置中对齐数据的方法中，数据采样电路340基于数据选通信号DQS对串行输入的数据DQ进行采样，以提供数据序列DS(S510)。分频电路350对时钟信号CLK进行分频，并基于数据选通信号DQS对经分频时钟信号CLK_DV进行采样以产生对齐控制信号ACS(S520)。对齐控制信号ACS可通过在数据选通信号DQS的上升沿处对经分频时钟信号CLK_DV进行采样来产生。选择信号产生器360通过确定数据选通信号DQS的边沿以及对齐控制信号ACS的逻辑电平来产生选择信号SS(S530)。数据对齐区块400对选择信号SS作出响应、且根据对齐控制信号ACS将数据序列DS并行地对齐以产生内部数据DTA(S540)。因此，根据本发明示例性实施例的在半导体存储器装置中对齐数据的方法可通过以下操作来防止对齐控制信号进入到亚稳定状态中：对时钟信号进行分频而非直接对数据选通信号进行分频，对经分频时钟信号进行采样，产生对齐控制信号且根据对齐控制信号将串行数据对齐。图20是示出根据本发明示例性实施例的半导体存储器装置的结构图。参照图20，半导体存储器装置600可包括第一半导体集成电路层LA1至第p半导体集成电路层LAp(p是大于2的自然数)，其中最下部第一半导体集成电路层LA1是接口或控制芯片且其他半导体集成电路层LA2至LAp是包括核心存储器芯片的从芯片。第一半导体集成电路层LA1至第p半导体集成电路层LAp可通过硅穿孔(through-silicon-via，TSV)在第一半导体集成电路层LA1至第p半导体集成电路层LAp之间传送及接收信号。举例来说，作为接口或控制芯片的最下部第一半导体集成电路层LA1可通过在最下部第一集成电路层LA1的外表面上形成的导电结构而与外部存储器控制器进行通信。将对半导体存储器装置600的结构以及半导体存储器装置600的通过主要使用第一半导体集成电路层LA1或610作为接口或控制芯片以及使用第p半导体集成电路层LAp或620作为从芯片进行的操作来作出说明。第一半导体集成电路层610可包括各种外围电路以驱动设置在第p半导体集成电路层620中的存储器区621。举例来说，第一半导体集成电路层610可包括：行(X)驱动器6101，用于驱动存储器的字线；列(Y)驱动器6102，用于驱动存储器的位线；数据输入/输出电路(Din/Dout)6103，用于控制数据的输入/输出；命令缓冲器(CMDBUFFER)6104，用于从外部接收命令CMD并对命令CMD进行缓冲；以及地址缓冲器(ADDRBUFFER)6105，用于从外部接收地址并对地址进行缓冲。存储器区621可包括多个存储单元，如参照图4示出及阐述的存储单元。数据输入/输出电路6103可包括图7所示数据对齐电路330。第一半导体集成电路层610可还包括控制逻辑电路6107。控制逻辑电路6107可基于来自外部存储器控制器的命令及地址信号来控制对存储器区621进行的存取。第p半导体集成电路层620可包括存储器区621以及外围电路区622，在外围电路区622中排列有用于读取/写入存储器区621的数据的外围电路，例如行解码器、列解码器、位线感测放大器等。因此，半导体存储器装置600可通过以下操作来防止对齐控制信号进入到亚稳定状态中：对时钟信号进行分频而非直接对数据选通信号进行分频，对经分频时钟信号进行采样，产生对齐控制信号且根据对齐控制信号来将串行数据对齐。因此，半导体存储器装置600可提高操作稳定性并改善性能。另外，在半导体存储器装置600中设置有三维(threedimensional，3D)存储器阵列。三维存储器阵列以单片形式形成在存储单元阵列的一个或多个物理层级中，所述存储单元阵列具有设置在硅衬底上方的有源区域以及与这些存储单元的操作相关联的电路系统。相关联的电路系统可位于衬底上方或衬底内。用语“以单片形式(monolithically)”可意指阵列的每一个层级的各个层直接沉积在阵列的每一个下伏层级的各个层上。以下专利文献描述了三维存储器阵列的配置，其中三维存储器阵列被配置为多个层级，在各个层级之间共享字线及/或位线：美国专利第7,679,133号；美国专利第8,553,466号；美国专利第8,654,587号；美国专利第8,559,235号；以及美国专利公开第2011/0233648号。上述专利文献全文并入本申请供参考。图21是示出根据本发明示例性实施例的包括半导体存储器装置的移动系统的方块图。参照图21，移动系统800可包括应用处理器810、连接单元820、用户接口830、非易失性存储器装置840、易失性存储器装置850及电源860。移动系统800的组件可通过总线870来与彼此进行通信。应用处理器810可执行应用，例如网页浏览器、游戏应用、视频播放器等。应用处理器810可包括单个核心或多个核心。连接单元820可与外部装置执行有线通信或无线通信。易失性存储器装置850可存储由应用处理器810处理的数据或者作为工作存储器操作。易失性存储器装置850可包括数据对齐电路851。易失性存储器装置850可采用图3所示半导体存储器装置200a。数据对齐电路851可采用图7所示数据对齐电路330且可通过以下步骤来防止对齐控制信号进入到亚稳定状态中：对时钟信号进行分频而非直接对数据选通信号进行分频，对经分频时钟信号进行采样，产生对齐控制信号且根据对齐控制信号来将串行数据对齐。非易失性存储器装置840可存储启动图像以启动移动系统800。用户接口830可包括至少一个输入装置(例如，小键盘、触摸屏等)以及至少一个输出装置(例如，扬声器、显示装置等)。电源860可向移动系统800供应电源电压。在本发明的示例性实施例中，可采用各种形式来对移动系统800及/或移动系统800的组件进行封装。尽管已参照本发明的示例性实施例具体显示并阐述了本发明，然而对所属领域中的普通技术人员将显而易见的是，在不背离由以上权利要求书界定的本发明的精神及范围的条件下，可在本文中作出形式及细节上的各种改变。当前第1页1 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