检测漏电流的设备和存储器设备的制作方法

文档序号:14912903发布日期:2018-07-10 23:54

通过引用将于2017年1月3日提交的题为“Device for Detecting Leakage Current and Memory Device”的韩国专利申请No.10-2017-0000632全部合并于此。

技术领域

一个或多个实施例涉及用于检测漏电流的设备和存储器设备。



背景技术:

存储器设备包括用于存储数据的存储单元。存储单元控制用于基于在驱动线路上传输的控制信号来执行数据写入、数据删除和数据读取操作。可以使用各种电压来执行这些操作。当存储单元、驱动线或其他电线中发生漏电流时,存储的数据可能丢失或不精确地读取。



技术实现要素:

根据一个或多个实施例,一种用于检测漏电流的设备包括:振荡器,用于输出第一频率的操作时钟信号;电荷泵,用于基于所述操作时钟信号操作并产生用于多个存储单元的驱动功率;以及计数器,用于检测操作时钟信号的频率,并产生比较数据以检测驱动功率中的漏电流。

根据一个或多个其他实施例,一种用于检测漏电流的设备包括:电压发生器以输出直流(DC)功率;电流镜,用于复制所述直流DC功率的电流并输出第一电流和第二电流;振荡器,用于由第一电流和第二电流驱动,以产生基于第一电流和第二电流的频率的时钟信号;以及计数器,用于检测所述时钟信号的频率并产生比较数据,以检测所述直流DC功率的电流中的漏电流。

根据一个或多个其他实施例,存储器设备包括:多个存储元件;控制器集成电路(IC),用于控制所述多个存储元件;以及电源电路,输出用于所述控制器IC和所述多个存储元件的驱动功率,其中所述电源电路检测在所述电源电路中产生的至少一个时钟信号的频率并产生比较数据,并且其中所述控制器IC将基于比较数据来检测驱动电流中的漏电流。

根据一个或多个其他实施例,存储器设备包括多个存储单元;以及内置逻辑,检测用于控制多个存储单元的功率中的漏电流。

附图说明

通过参考附图详细描述示例性实施例,特征对于本领域技术人员将变得显而易见,在附图中:

图1示出了存储器设备的实施例;

图2示出了存储单元阵列的实施例;

图3示出了可能在存储器设备中发生的缺陷的示例;

图4A-4B示出了用于检测漏电流的设备的实施例;

图5和图6示出了图4A和4B中的电荷泵的示例;

图7示出了用于检测漏电流的设备的另一实施例;

图8示出了用于检测漏电流的设备的另一实施例;

图9示出了用于检测漏电流的设备的另一实施例;以及

图10示出了电子设备的实施例。

具体实施方式

图1示出了存储器设备10的实施例可以包括存储单元阵列11、行解码器12、页缓冲器13、控制逻辑14和电源电路15。在示例实施例中,行解码器12、页缓冲器13、控制逻辑14和电源电路15可以实现在单个集成电路(IC)中。

存储单元阵列11可以包括排列成行和列的多个存储单元。存储单元可以通过一个或多个字线WL、一个或多个公共源极线CSL、一个或多个串选择线SSL和一个或多个接地选择线GSL来连接到行解码器12。存储单元可以通过位线BL连接到页缓冲器13。存储单元阵列11中的存储单元可以形成多个存储器串。

存储单元可以被分成多个存储器块。每一个存储器块可以连接到多个字线WL、多个串选择线SSL、多个接地选择线GSL、多个位线BL和至少一个公共源极线CSL。

行解码器12可以接收来自外部源的地址信息,并且可以对接收到的地址信息进行解码,以确定供应给连接到存储单元阵列11的字线WL、公共源极线CSL、串选择线SSL和接地选择线GSL中的至少一部分的电压的幅值。

页缓冲器13可以根据来自控制逻辑14的指令来选择连接到存储单元阵列11的位线BL的至少一部分。页缓冲器13可以读取与位线BL的所选择部分连接的存储单元中所存储的数据,或者可以向与位线BL的所选择部分连接的存储单元写入数据。

控制逻辑14可以控制行解码器12和页缓冲器13。在示例实施例中,控制逻辑14可以包括连接到外部主机的接口,并且可以根据经由接口接收到的来自主机的指令来控制行解码器12和页缓冲器13。在读取存储在存储单元阵列11中的数据的情况下,控制逻辑14可以控制行解码器12向字线WL供应电压,以从存储数据的存储单元执行读取操作。当将用于数据读取操作的电压供应给某个字线WL时,控制逻辑14可以控制页缓冲器13读取在连接到某个字线WL的存储单元中存储的数据。

当将数据写入存储单元阵列11时,控制逻辑14可以控制行解码器12向字线WL供应电压,以对存储单元进行数据写入操作。当将用于数据写入操作的电压供应给某个字线WL时,控制逻辑14可以控制页缓冲器13将数据写入连接到某个字线WL的存储单元。

在示例实施例中,用于执行数据读取操作的电压和用于数据写入操作的电压可以具有不同的值。用于执行数据读取、数据写入和数据删除操作的电压可以例如由电源电路15产生。

电源电路15可以包括用于产生各种幅值的电压的电荷泵、振荡器、电压调节器和电压-电流转换电路。可以由电源电路15输出各种幅值的电压以保持存储器设备10的稳定性能。然而,当由于存储器设备10的制造过程中的缺陷或存储器设备10的使用期间发生的渐进缺陷而发生漏电流时,漏电流可能会降低从电源电路15输出的电压。此外,当漏电流流入存储单元阵列11时,写入存储单元的数据可能丢失。为了解决这些问题,在示例实施例中,可以在存储器设备10中提供用于检测由制造工艺缺陷或在存储器设备10的使用期间发生的渐进缺陷引起的漏电流的设备。

图2示出了例如可以在存储器设备10中的存储单元阵列11的实施例。包括存储单元阵列11的存储器设备可以是例如具有在垂直于半导体衬底的方向上延伸的沟道区的竖直型闪存设备。

参考图2,存储单元阵列11可以包括:存储单元串S,每个存储单元串S包括彼此串联连接的n个存储单元MC1至MCn;以及接地选择晶体管GST和串选择晶体管SST,连接到串联的n个存储单元MC1至MCn的端部。n个存储单元MC1至MCn可以连接到n个字线WL1至WLn,用于选择各个存储单元MC1至MCn中的相应存储单元。此外,虚设单元可以位于接地选择晶体管GST与第一存储单元MC1之间和/或串选择晶体管SST与第n存储单元MCn之间。

接地选择晶体管GST可以具有连接到接地选择线GSL的栅极端子和连接到公共源极线CSL的源极端子。串选择晶体管SST可以具有连接到串选择线SSL的栅极端子和连接到第n个存储单元MCn的漏极端子的源极端子。图2示出了将单个接地选择晶体管GST和单个串选择晶体管SST连接到彼此串联连接的n个存储单元MC1至MCn的结构。按照不同的方式,也可以将多个接地选择晶体管GST或多个串选择晶体管SST连接到n个存储单元MC1至MCn。

串选择晶体管SST可以具有连接到多个位线BL1至BLm的漏极端子。当通过串选择线SSL将信号施加到串选择晶体管SST的栅极端子时,可以将通过位线BL1至BLm施加的信号发送到n个存储单元MC1至MCn,并且因此可以执行数据读/写操作。此外,可以通过在衬底中的阱区向n个存储单元MC1至MCn施加预定电平的擦除电压来执行擦除在n个存储单元MC1至MCn中存储的数据的数据擦除操作。

参考图2,根据示例实施例的存储器设备可以包括至少一个虚设串DS。至少一个虚设串DS可以包括未连接到位线BL1至BLm的虚设沟道。至少一个虚设串DS可以在竖直型闪存设备中,以便增加结构稳定性。

图3示出了可能在存储器设备中发生的缺陷的示例。缺陷可能是在使用中发生于存储器设备10中的渐进缺陷和/或由存储器设备的制造工艺导致的缺陷。图3中的存储器设备可以是例如竖直型闪存设备。

参考图3,在每个存储器块中,可以从下方顺序地层叠单个接地选择线GSL、两个下部虚设线DL0和DL1、64条字线WL0至WL63、两条上部虚设线DL2和DL3以及两条串选择线SSL0至SSL7。公共源极线CSL可以是在垂直于衬底的方向上延伸的沟道区的源极线。在其他实施例中,上述线的数量可以不同。

如图3所示,缺陷A可能发生在接地选择线GSL中。在示例实施例中,缺陷A可能是在接地选择线GSL和沟道区CH之间或者接地选择线GSL和公共源极线CSL之间发生的渐进缺陷。缺陷B可能发生在公共源极线CSL与字线WL0至WL63中的至少一个之间。缺陷C可能在字线WL0至WL63之间发生,例如直接连接到沟道区的缺陷可能发生在字线WL0至WL63中。缺陷D可能发生在虚设线DL0至DL3和沟道区之间。存储器设备中的渐进缺陷可以以各种形式发生,例如按照与图3所示形式不同的形式。这些和其他缺陷可能增加存储器设备中的漏电流量。

图4A和图4B示出了用于检测漏电流的设备(例如,内置逻辑)的实施例。参考图4A,设备是包括振荡器110、电荷泵120、电压调节器130和计数器电路140的电源电路(例如,内置逻辑)100。振荡器110产生具有第一频率的操作时钟信号。在示例实施例中,振荡器110可以包括用于产生参考时钟信号的时钟发生器和用于基于参考时钟信号产生操作时钟信号的时钟多路复用器。参考时钟信号可以具有与第一频率不同的第二频率。在一些示例实施例中,第一频率可以低于第二频率。

电荷泵120可以基于来自振荡器110的操作时钟信号进行操作,以便产生驱动功率POUT。驱动功率POUT可以供应给多个存储单元,并且可以具有用于执行预定操作(例如数据写入、数据读取和/或数据删除)的各种幅值的电压。驱动功率POUT可以通过行解码器或页缓冲器供应给存储单元阵列。

电压调节器130可以调节从电荷泵120输出的驱动功率POUT的电压。振荡器110可以基于电压调节器130的输出中的漏电流的幅值来调整供应给电荷泵120的操作时钟信号的第一频率。

当在基于驱动功率POUT操作的存储单元的至少一部分中发生缺陷时,短路或其他类型的缺陷可能发生在要彼此电隔离的组件之间。结果,导致的漏电流可能反映在驱动功率POUT中。漏电流可能导致驱动功率POUT的电压幅值减小。为了防止驱动功率POUT的电压降低,可以增加从振荡器110输出到电荷泵120的操作时钟信号的第一频率。

如图4A所示,可以由计数器电路140检测输入到电荷泵120的操作时钟信号。计数器电路140可以在预定时间段期间对操作时钟信号的周期数进行计数,并且可以基于计数的数量来计算操作时钟信号的第一频率。由计数器电路140检测的第一频率可以被发送到控制逻辑200,以用作用于检测漏电流的比较数据。

在示例实施例中,控制逻辑200可以在存储器设备中用于控制预定操作,例如数据写入、数据读取和/或数据删除。在一个示例实施例中,也可以将控制逻辑200设置为存储器设备外部的逻辑电路,例如连接到存储器设备的主机中的逻辑电路。

由控制逻辑200从计数器电路140接收的比较数据可以包括转换成数字形式的第一频率。控制逻辑200可以将比较数据中的第一频率与预定的参考范围进行比较。参考范围可以包括例如第一频率的阈值,所述第一频率的阈值对应于不发生漏电流的情况或漏电流具有足够低的幅值以允许正常操作的情况。

控制逻辑200可以通过将第一频率与参考范围进行比较来确定存储器设备是否可以与漏电流无关地操作。当第一频率在参考范围之外时,控制逻辑200可以确定禁用包括供应所述驱动功率POUT的存储单元的存储单元串或存储单元块。此外,控制逻辑200可以通知存储器设备的用户由于漏电流在存储器设备中已经发生禁用情况。在示例实施例中,控制逻辑200可以控制计数器电路140以每预定周期检测第一频率,并且可以将第一频率与参考范围进行比较,以确定存储器设备是否正常操作。

参考图4B,电源电路100A可以包括振荡器110、电荷泵120A、电压调节器130A和计数器电路140。从电荷泵120A输出的驱动功率POUT可以由电压调节器130A稳定并供应给存储单元。在示例实施例中,电压调节器130A可以包括用于输出不同电压的多个调节器电路。

图5和图6示出了图4中的电荷泵120的实施例。在另一个实施例中,电荷泵120可以具有不同的结构。

参考图5,电荷泵120可以是交叉耦合的电荷泵电路,用于放大输入电压VIN以便产生输出电压VOUT。

电荷泵电路可以包括第一至第四晶体管Q1至Q4、第一和第二电容器C1和C2以及第一和第二反相器INV1和INV2。第一和第二晶体管Q1和Q2可以是N沟道金属氧化物半导体(NMOS)晶体管。第三和第四晶体管Q3和Q4可以是P沟道金属氧化物半导体(PMOS)晶体管。可以基于具有互补特性的第一和第二时钟信号CLK1和CLK2来执行第一和第二晶体管Q1和Q2的接通/关断。可以基于输入到相应栅极端子的第一和第二电压信号VL和VR来执行第三和第四晶体管Q3和Q4的接通/关断。第一和第二电压信号VL和VR可以是具有互补特性的时钟信号。

当第一时钟信号CLK1具有高值并且第二时钟信号CLK2具有低值时,第一晶体管Q1可以接通,并且第二晶体管Q2可以关断。当第一晶体管Q1接通时,可以用输入电压VIN对第一电容器C1充电。当第一时钟信号CLK1具有低值并且第二时钟信号CLK2具有高值时,第一反相器INV1的输出可以具有高值。因此,第一电容器C1的电压可以增加到输入电压VIN的两倍的电平。第一电压信号VL可以具有低值。因此,输出电压VOUT可以通过连接到第三晶体管Q3的输出端子输出。

当将第一电容器C1的电压输出到连接到第三晶体管Q3的输出端时,可以用输入电压VIN对第二电容器C2充电。当第一时钟信号CLK1具有高值并且第二时钟信号CLK2具有低值时,第二反相器INV2的输出可以使第二电容器C2的电压增加到输入电压VIN的两倍的电平。

电荷泵电路输出的电流幅值可以基于第一和第二时钟信号CLK1和CLK2的频率,或者基于具有时钟信号特性的第一和第二电压信号VL和VR的频率。在示例实施例中,当第一和第二时钟信号CLK1和CLK2和输入到电荷泵电路的第一和第二电压信号VL和VR的频率增加时,电荷泵电路输出的电流的幅值可以增加。

当由于缺陷或渐进缺陷(例如,根据使用从电荷泵电路提供的功率操作的存储单元中的设计和工艺)而发生漏电流时,通过增加电荷泵电路输出的电流量,第一和第二时钟信号CLK1和CLK2以及第一和第二电压信号VL和VR的频率可以增加,以便补偿漏电流。在示例实施例中,电源电路内部或外部的计数器电路可以检测第一和第二时钟信号CLK1和CLK2以及第一和第二电压信号VL和VR的频率。可以将检测到的频率提供给控制逻辑。当由计数器电路检测到的频率在预定的参考范围之外时,控制逻辑可以确定已经发生了具有足以禁用正常操作的高幅值的漏电流,并且可以确定禁用存储器设备。

参考图6,电荷泵电路可以包括第零至第四晶体管Q0至Q4以及第零至第四电容器C0至C4。晶体管Q0至Q4可以是例如漏极和栅极端子彼此连接的NMOS晶体管以用作二极管。

除了连接到输出端子的输出电容器(例如,第零电容器C0)之外,电荷泵电路可以通过第一至第四电容器C1至C4接收第一时钟信号CLK1或第二时钟信号CLK2。在示例实施例中,第一和第二时钟信号CLK1和CLK2可以具有互补特性。

在第一半周期期间,第一时钟信号CLK1可以具有低值,第二时钟信号CLK2可以具有高值,并且第一电容器C1可以用输入电压VIN充电。在随后的半周期期间,第一时钟信号CLK1可以具有高值,第二时钟信号CLK2可以具有低值,并且第一时钟信号CLK1可以使第一电容器C1的电压增加到输入电压VIN的两倍的电平。此外,第一晶体管Q1可以关断,第二晶体管Q2可以接通。因此,第二电容器C2的电压可以增加到输入电压VIN的两倍的电平。

在随后的半周期期间,第一时钟信号CLK1可以具有低值,第二时钟信号CLK2可以具有高值,第二时钟信号CLK2可以使第二电容器C2的电压增加到输入电压VIN的三倍的电平,并且第三电容器C3可以用第二电容器C2的电压充电。通过这样的处理,电荷泵电路可以对输入电压VIN进行放大以产生输出电压VOUT。例如,当电荷泵电路包括数量N个晶体管时,输出电压VOUT可以是输入电压VIN的N倍。

与图5所示的示例实施例类似,如图6所示,电荷泵电路的输出中的漏电流的幅值可以与第一和第二时钟信号CLK1和CLK2的频率成正比。例如,当漏电流发生在存储单元或接收来自电荷泵电路的驱动功率的布线时,第一和第二时钟信号CLK1和CLK2的频率可能增加,以补偿(例如,完全或部分偏移)由漏电流丢失的电流量。

在示例实施例中,可以检测输入到电荷泵电路的第一和第二时钟信号CLK1和CLK2的频率,并将其与预定参考范围进行比较,以估计漏电流是否已经发生和/或确定漏电流的幅值。可以从振荡器供应第一和第二时钟信号CLK1和CLK2。振荡器的输出端子可以连接到计数器电路以检测第一和第二时钟信号CLK1和CLK2的频率。可以将由计数器电路检测的第一和第二时钟信号CLK1和CLK2的频率可以发送到控制逻辑。控制逻辑可以基于第一和第二时钟信号CLK1和CLK2的频率来确定漏电流是否已经发生和/或漏电流的幅值。

图7示出了例如在存储器设备10中检测漏电流的设备的另一实施例。如图7所示,该设备是包括电压发生器310、电流镜320、振荡器330和计数器电路340的电源电路300(例如,内置逻辑)。电源电路300可以是不包括电荷泵的功率管理集成电路(PMIC)。

电压发生器310可以包括接收预定电平的参考电压以输出直流(DC)电压的电路。在示例实施例中,电压发生器310可以作为输出恒定电流的恒流源操作。该电流可以由电流镜320复制,并且可以被输入到振荡器330。

振荡器330可以是例如包括彼此串联连接的多个反相器电路的环形振荡器。从振荡器330输出的时钟信号的频率可以例如取决于输入到振荡器330的电流的幅值而变化。在示例实施例中,当输入到振荡器330的电流的幅值增加时,从振荡器330输出的时钟信号的频率可以增加。计数器电路340可以检测从振荡器330输出的时钟信号的频率。

例如,如图7所示,从振荡器330输出的时钟信号的频率可以与从电压发生器310输出的电流成正比地增加或减小。当从电压发生器310向存储单元或布线输出的驱动功率POUT中发生漏电流时,由电压发生器310输出的电流的幅值可以增加以补偿漏电流。因此,从振荡器330输出的时钟信号的频率可以与驱动功率POUT中的漏电流成正比地增加或减小。

计数器电路340可以检测从振荡器330输出的时钟信号的频率,并且可以将检测到的频率发送到控制逻辑400。控制逻辑400可以通过将检测到的频率与预定的参考范围进行比较来确定是否已经发生漏电流或漏电流的幅值。当确定漏电流的幅值大于恒定阈值时,控制逻辑400可以确定包括对应的存储单元的存储器块等被禁用。

图8示出了用于检测漏电流的设备的另一实施例,其例如可以对应于图7中的电源电路300。参考图8,电压发生器510可以包括具有运算放大器的第一晶体管Q1、第一和第二电阻器R1和R2以及连接到运算放大器的输出端子的栅极端子。电流镜520可以包括第二晶体管Q2和第三至第五晶体管M1至M3,所述第二晶体管Q2如在第一晶体管Q1中具有连接到运算放大器的输出端子的栅极端子。

可以在电流镜520的第二晶体管Q2中复制电流发生器510的输出电流I2和流过第一和第二电阻器R1和R2的电流I1的总和。例如,在电流镜520的第二晶体管Q2中流动的电流IM可以是与I1+I2实质上相同的值。

可以由第三至第五晶体管M1至M3再次复制在第二晶体管Q2中流动的电流IM,并且可以将所述电流输入到环形振荡器530中的n个PMOS晶体管PM1至PMn和n个NMOS晶体管NM1至NMn的栅极端子,其中n是奇数。计数器电路540可以检测由环形振荡器530输出的时钟信号CLK的频率。

计数器电路540可以包括时钟计数器541和定时器542。时钟计数器541可以在预定时间段内对时钟信号CLK的周期数进行计数。定时器542可以确定时钟计数器341可以对时钟信号CLK的周期数进行计数的预定时间段。控制逻辑600可以将由计数器电路540检测到的时钟信号CLK的频率与预定的参考范围进行比较,以估计漏电流是否已经发生和/或漏电流的幅值。

图9示出了用于检测图8所示的漏电流的设备(例如,内置逻辑)的操作的示例。更具体地,图9示出了基于电压发生器510的输出电流中的漏电流的幅值的时钟信号CLK的频率幅值的变化。例如,当漏电流超过4uA时,频率可以与漏电流成正比地增加。时钟计数器541可以通过测量从振荡器530输出的时钟信号CLK的频率来相反地估计电压发生器510的输出电流中的漏电流的幅值。

控制逻辑600可以将漏电流的幅值与预定的参考范围进行比较。在示例实施例中,即使当检测到存在漏电流时,控制逻辑600可以不能确定相对于具有低于预定阈值的幅值的漏电流而禁用存储器设备。假设阈值被设置为例如10uA,则当由时钟计数器541检测到的时钟信号CLK的频率为25MHz或以上时,控制逻辑550可以确定存储器设备中的存储器块的至少一部分被禁用。

在各种示例实施例中,可以根据电源电路的内部配置来构造用于感测漏电流的不同电路。例如,当电荷泵处于电源电路中时,可以检测输入到电荷泵的操作时钟信号的频率,以估计漏电流是否存在和/或漏电流的幅值。当电荷泵不在电源电路中时,控制逻辑可以检测来自环形振荡器的时钟信号的频率,以估计是否存在漏电流和/或估计漏电流的幅值。环形振荡器可以由电源电路的输出电流驱动。

在示例实施例中,控制逻辑可以检测由在存储器设备的使用期间发生的渐进缺陷引起的漏电流以及由制造过程导致的缺陷引起的漏电流。因此,控制逻辑可以预先向存储器设备中的存储设备的用户通知由漏电流引起的数据丢失的可能性,从而提高产品的可靠性。

图10示出了包括存储器设备的电子设备1000的实施例。参考图10,电子设备1000可以包括主机接口1100、处理器1200、存储器接口1300和存储单元1400。存储单元1400可以包括第一至第三存储器1410到1430。在示例实施例中,图10中的电子设备1000可以是固态驱动器(SSD)。

处理器1200可以控制电子设备1000的整体操作,并且可以经由主机接口1100与主机2000通信。主机2000可以是能够连接到电子设备1000的外部设备,并且可以是例如计算机、平板电脑(PC)、机顶盒或电视机。处理器1200可以经由存储器接口1300向第一至第三存储器1410至1430中的每一个写入数据,或者可以管理写入第一至第三存储器1410至1430中的每一个的数据。

电子设备1000可以包括可以为其操作产生各种幅值的电压或电流的电源电路。在示例实施例中,电源电路也可以独立于处理器1200设置在IC芯片中。电源电路可以包括根据各种示例实施例的用于检测漏电流的设备。例如,电源电路可以包括用于检测由振荡器输出的时钟信号的频率的计数器电路。处理器1200可以基于由计数器电路检测到的频率来确定在第一至第三存储器1410至1430中是否存在漏电流。此外,处理器1200可以允许将由计数器电路检测到的频率发送到主机2000,并且还可允许主机2000确定是否已经发生漏电流。

当确定已经发生漏电流时,处理器1200可以与主机2000通信,以向电子设备1000的用户通知漏电流,从而使得用户能够针对数据丢失预先准备。在示例实施例中,当在第一至第三存储器1410至1430中的至少一个存储器中已经发生漏电流时,处理器1200还可以通过停止使用其中发生漏电流的至少一个存储器来减少或最小化数据丢失。

本文所述的方法、处理和/或操作可以通过要由计算机、处理器、控制器或其他信号处理设备执行的代码或指令来执行。计算机、处理器、控制器或其他信号处理设备可以是本文中所描述的元件或除了本文中所描述的元件之外的元件。因为详细描述了形成方法(或计算机、处理器、控制器或其他信号处理设备的操作)的基础的算法,所以用于实现方法实施例的操作的代码或指令可以将计算机、处理器、控制器或其他信号处理设备转换为用于执行本文中所描述的方法的专用处理器。

所公开的实施例的逻辑、计数器、定时器、发生器、解码器、处理器和其它信号产生和信号处理特征可以以例如可以包括硬件、软件或两者的逻辑来实现。当至少部分地在硬件中实现时,逻辑、计数器、定时器、发生器、解码器、处理器和其它信号产生和信号处理特征可以是例如多种集成电路中的任何一种,其包括但不限于专用集成电路、现场可编程门阵列、逻辑门的组合、片上系统、微处理器或另一类型的处理或控制电路。

当至少部分地在软件中实现时,逻辑、计数器、定时器、发生器、解码器、处理器和其它信号产生和信号处理特征可以包括例如存储器或其他存储器设备,用于存储要由例如计算机、处理器、微处理器、控制器或其他信号处理设备执行的代码或指令。计算机、处理器、微处理器、控制器或其他信号处理设备可以是本文中所描述的元件或除了本文中所描述的元件之外的元件。因为详细描述了形成方法(或计算机、处理器、微处理器、控制器或其他信号处理设备的操作)的基础的算法,所以用于实现方法实施例的操作的代码或指令可以将计算机、处理器、控制器或其他信号处理设备转换为用于执行本文中所描述的方法的专用处理器。

本文中已经公开了示例实施例,并且尽管采用了特定术语,但是它们仅用于且将被解释为一般和描述性意义,而不是为了限制的目的。在一些情况下,如本领域技术人员在提交本申请时将清楚的,除非另有说明,否则结合特定实施例描述的特征、特性和/或元件可以单独地使用,或与结合其他实施例描述的特征、特性和/或元件相组合地使用。因此,本领域技术人员将理解,在不脱离权利要求中阐述的实施例的精神和范围的情况下可以进行形式和细节上的各种改变。

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