具有动态允许位写入逻辑的存储器及方法与流程

本发明是有关于一种具有动态允许位写入逻辑的存储器及方法。

背景技术

可编程电阻存储器(programmableresistancememory)利用一存储器材料，如一金属氧化材料或一相变材料，其通过数个电脉冲的应用，改变二或更多稳定电阻范围之间的电阻。二或更多稳定电阻范围对应数个数据状态。例如是数条位线及数条字线的数条存取线(accessline)耦接于数个存储单元，这些存取线连接于电路，以执行数个写入操作，例如是设定(set)及重设(reset)操作，其切换可编程元件于低电阻范围与高电阻范围之间。

此类型的数个集成电路存储器常用于平行写入多个存储单元。例如，一些集成电路存储器用于平行写入32个存储单元或64个存储单元。在其它集成电路存储器中，页写入(pagewriting)可被实现，其中较大数值，如1028个或更多存储单元能被平行地写入。

执行一写入操作(对于某些种类的存储器技术而言，是一设定操作或一重设操作，对于另一些种类的存储单元而言，是一编程操作或一擦除操作)所需的功率(amountofpower)视被写入的存储单元的数量，以及存储在数个存储单元内的数据样式(datapattern)而定。此外，也视这些存储单元之间的制程变异、温度及数个其它因素而定。对于一些存储器技术，写入操作使用较高强度的写入脉冲，因此对应的各存储单元具有显著的电流量。由于需要较高的电压，集成电路常包含电荷泵浦电路(chargepumpcircuitry)，以产生对应的写入脉冲。电荷泵浦电路需要相对大量的面积以产生数个具有足够电流驱动力以平行写入大量存储单元的电压脉冲。

随着存储器技术的演进，整合了愈来愈大容量的存储器于单一系统中，而具有愈来愈大的平行写入操作，在其中如何实现一合于规格的电荷泵浦将反应于设计取舍的困难度上。在某些情形下，一次写入所能处理的存储单元数量将决定于电荷泵浦的供电流能力。此形成了在电路设计上，电荷泵浦电路所需的成本和面积，以及写入处理能力之间的取舍。

因此，有需要提出一种能降低高密度存储器的成本的技术。

技术实现要素：

本发明一实施例提出一种存储器装置。存储器装置包括一存储器阵列、一组写入驱动器及一写入逻辑。存储器阵列包括多条位线。该组写入驱动器的数量为n，与该些位线中所选的一组n条位线平行连接。写入逻辑耦接于该组写入驱动器，其致能一少于n的最大允许数量，以在一写入操作中施加一写入脉冲。在一些实施例中，在一迭代写入程序中写入逻辑能动态地分配允许数量给多个迭代。耦接于这些写入驱动器的一功率源，例如是电荷泵浦电路，在系统施加允许位写入逻辑、产生高吞吐量或实现低峰值功率下能更有效率地实施。

在一实施例中，写入逻辑配置成包括n条位线的子集被标记在一写入操作，以平行接收一脉冲，其中该子集是数据样式被写入的一功能。在一些操作例子中，子集包括大于允许数量的数量。写入逻辑使用屏蔽逻辑或其它种逻辑电路，致能该些写入驱动器的一第一群而平行施加脉冲，而禁能其它写入驱动器。然后，致能该些写入驱动器的一第二群而平行施加脉冲，而禁能其它写入驱动器。其中，这些群能由写入逻辑电路参考或不参考数据样式而定义。第一群及第二群具有等于或少于允许数量的个别数量。写入逻辑能致能在一包括多个这样的群的程序中多个写入脉冲的应用，直到n条位线的子集的所有成员接收一特定循环的一写入脉冲。

在一实施例中，写入操作包括一具有多个脉冲及验证循环的写入程序，该些写入驱动器施加数个脉冲，其中一脉冲及验证循环使用该些写入驱动器建构一写入循环。在一些实施例中，迭代写入程序能包括增量步进脉冲编程(incrementalsteppulseprogramming，ispp)操作，或其它类型的脉冲施加在至少一迭代的位线的操作，其中至少一迭代具有一不同于其它迭代的脉冲强度。在迭代写入操作中，控制逻辑能分配不同允许数量给不同迭代。在一些实施例中，分配给至少一迭代的允许数量不同于分配给另一迭代的允许数量。

装置可包括缓冲器，其用以存储一使用该些写入驱动器写入的数据样式。一迭代写入程序可包括一预验证步骤，以设定多个写入驱动器的多个标识，其中这些写入驱动器连接于未通过预验证步骤的多个存储单元的多条位线。这些标识识别子集的一写入脉冲施加在一后续迭代的多个成员。写入逻辑可用以在预验证步骤后计数设定标识，以识别n条位线的一起始子集，且以在各预验证步骤后在下一个迭代计数设定标识，以识别n条位线的一当前子集。

操作一存储器装置的方法包括连接具有数量为n的写入驱动器于多条位线中所选的一组n条位线；识别一些写入驱动器，以根据一正被写入的数据样式及写入操作的状态施加一写入脉冲；且，致能在当前迭代中一少于数量n的允许数量，以施加一平行于一写入操作的写入程序。

操作一存储器装置的方法包括施加一写入程序，以写入一数据样式在一组存储单元，该程序包括多个脉冲及验证循环。程序中施加给至少一迭代的多个存储单元的多个脉冲具有一不同于其它数个迭代的脉冲强度。方法包括判断各迭代所施加脉冲给该组存储单元的一子集，且在一迭代中，子集具有大于一允许数量的数量，平行施加子集中数个存储单元的第一群的多个脉冲，然后，平行施加子集中数个存储单元的第二群的多个脉冲。第一群及第二群存储单元具有等于或少于当前迭代的允许数量的个别数量。

在一方法中，包括分配多个迭代的各迭代一允许数量存储单元的步骤。在此例中，分配给至少一迭代的允许数量不同于分配给另一迭代的允许数量。

在一实施例的方法中，写入程序可包括一预验证步骤。方法可包括设定未通过预验证步骤的多个存储单元的多个标识。以识别子集的数量，其在第一脉冲及多个迭代的验证迭代中接收一平行写入脉冲。方法包括在预验证步骤后，计数子集中具有设定旗标的存储单元数量，以比较分配给当前迭代的允许数量。

为了对本发明的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图详细说明如下：

附图说明

图1绘示一存储器装置的一简图，其中存储器装置应用于一包含的允许位写入逻辑的集成电路。

图2绘示现有用于写入数据到一存储单元的迭代写入程序。

图3绘示一实施例的迭代写入程序、一允许位的流程图。

图4绘示包含一允许位程序的迭代写入程序的写入功率的示意图。

图5绘示包含一允许位程序的迭代写入程序的电荷泵浦功率的示意图。

图6绘示包含迭代写入逻辑的存储器装置及允许位程序的平行的多个写入驱动器的方块图。

图7绘示可用于允许位程序的写入分组逻辑的一实施例的简图。

【符号说明】

10：存储器装置

20：电压供应器

30：地址线

35：数据线

40：列解编器

50：电路

60：存储器阵列

70：行译码器

80：感测放大器电路

85：写入驱动器电路

86：电荷泵浦电路

90：状态及计数电路

91：缓冲器

125：功率来源的最大能力

134：输入缓冲器

200：存储器阵列

201：列译码器

202：行译码器

205：状态机

210：缓冲器

220：比较逻辑

230：位计数器

240：写入分组逻辑

250：屏蔽

270：感测放大器

300：电路

301、302、303：逻辑

304：表

305：选择器

100、101、102、103、104、105、106、107、108、109、115、111、110：步骤

具体实施方式

以下以图1～图7详细描述本发明实施例。

图1为一存储器装置10的一简图，其中存储器装置10应用于一用于写入操作的集成电路，包含本文所述的允许位写入程序的逻辑(logic)。存储器装置可以实现在一单集成电路芯片、多芯片模块或配置成适合特定需求的多个芯片上。

本实施例的存储器装置10包括一位于集成电路基板上的一存储器阵列60。存储器阵列60可以是一使用数个金属氧化物存储单元(metaloxidememorycell)、数个相变存储单元(phasechangememorycell)、数个磁阻存储单元(magneto-resistivememorycell)及其它类型的存储单元实现的可编程电阻存储器(programmableresistancememory)。存储器阵列60可以是数个电荷捕捉存储单元(chargetrappingmemorycell)的nand闪存。存储器阵列60可包括多阶单元mlc(multiple-levelcellsmlc)，其存储各单元的二或更多位的数据。存储器阵列60可以使用二维或三维阵列技术实现。

一可编程电阻存储单元可具有一编程在二或更多电阻范围的任一个的电阻，各电阻范围对应于一数据状态(datastate)。简洁起见，本应用将描述一具有二个电阻范围的可编程元件，但可理解的是其它应用可具有更多可编程元件。

图1的方块图包括一耦接于数条字线的列译码器(rowdecoder)40，其中这些字线沿着存储器阵列60的数列排列。一行译码器(columndecoder)70耦接于数条沿存储器阵列60的数行排列的位线，以从存储器阵列60读取数据以及写入数据至存储器阵列60。在本简洁绘示中，提供数个地址给数条地址线30，以控制数个实现一指令译码器(commanddecoder)的电路50以及对行译码器70及列译码器40控制的逻辑模块。提供数据经由数条数据线35至缓冲器91及数个控制电路50。在其它实施例中，一输入/输出端口可应用在数个地址及数据共享线路(sharedline)的示例中。此外，可以配置串行接口(serialinterface)。可以有数个地址计数器(addresscounter)及其它用于提供数个地址及数个译码地址的逻辑。

在本实施例中，数个感测放大器电路(senseamplifiercircuit)80耦接于行译码器70。此外，数个写入驱动器电路85耦接于行译码器70。感测放大器电路80及写入驱动器电路85能用以平行页面写入(parallelpagewriting)。耦接于感测放大器电路80及写入驱动器电路85的写入逻辑能包括数个拴锁器(latch)或其它用以存储写入/禁止状态(inhibitstatus)或用在数个写入操作的存储器元件。这些写入驱动器电路85连接于数个电荷泵浦电路86，其能包括一或更多电荷泵浦，用于提供数个写入脉冲的功率给这些写入驱动器电路85。这些写入驱动器电路85包括n个写入驱动器，耦接于一对应数量的n条数据线，其在一给定写入操作，通过行译码器70依序耦接至存储器的所选的数条位线。借此，n个写入驱动器用以平行连接于数条位线中所选择的一组n条位线。数条字线用在与所选择的数条位线一起发生作用，以在一给定写入操作中选择数个存储单元。装置能通过连接n个写入驱动器于数条位线中所选择的一组n条位线而操作，且通过致能一少于n的允许数量，以在写入操作中平行施加一写入操作的写入脉冲。

在绘示实施例中，写入逻辑包括数个耦接于这些写入驱动器电路85的数个状态及计数电路(statusandcountercircuit)90。状态及计数电路90用以设定写入/禁止标识，其能存储在数个耦接于这些写入驱动器电路85的拴锁器，且与各写入驱动器及其对应的数据线连接。给定数据线的写入/禁止标识为一正被写入的数据样式(datapattern)函数且为提供在数个写入操作的验证逻辑(verifylogic)的函数，这些写入操作能判断所选择的数个单元的数个电阻准位(resistancelevel)。验证逻辑通过判断具有一正被写入数据样式的目标范围的电阻，决定一耦接于对应数据线的地址存储单元是否存储目标数据值(targetdatavalue)。

数个状态计数电路(statuscountingcircuit)的实施例被揭露在美国专利号码9,548,135，专利名称为“methodandapparatusfordeterminingstatuselementtotalwithsequentiallycoupledcountingstatuscircuits”，由yang等人提出的专利案中，数个计数电路用以计数一组写入驱动器的数个写入/禁止标识的数量。

这些写入驱动器电路85包括数个电路，这些电路用以响应这些写入/禁止标识，选择性地施加数个写入脉冲电压及数个禁止电压给数条数据线及通过行译码器给存储器的数条位线。

从感测放大器电路80感测到的数据提供给缓冲器91，以在数个读取操作中，提供给集成电路上的数个输入/输出驱动器。此外，本实施例的输入数据提供给缓冲器91，其能存储一数据样式，以利用本文所述的数个写入操作而被写入。

在图1的实施例中，控制电路50包括实施一个或多个控制逻辑状态机(controllogicstatemachine)的数个控制模块，其通过方块20中的至少一电压供应器及数个电荷泵浦电路86维持(supported)、产生或提供所施加的供应电压，例如是迭代写入操作的读取、验证及写入电压，如增量步进脉冲编程操作中的脉冲变异。此外，这些控制电路50能用于控制且执行数个读取操作。

数个控制电路50耦接于数个状态及计数(或加法器(adder))电路90及存储器阵列60及其它集成电路所需的数个元件。这些控制电路50的数个控制模块包括逻辑，以控制允许的数个位写入操作，如下详细说明。

数个控制电路能用以施加一写入程序(writesequence)，以写入一组存储单元的一数据样式。写入程序包括数个脉冲及验证循环，在至少一迭代中施加给数个存储单元的数个脉冲具有与其它迭代的数个脉冲相异的脉冲强度；写入程序判断该组存储单元的一子集，各迭代的脉冲施加在该子集；且在数个迭代的一迭代中，当该子集具有大于一允许数量的数量，则平行施加该子集的数个存储单元的一第一群的数个脉冲，然后，平行施加该子集的数个存储单元的一第二群的数个脉冲，其中第一群及第二群各具有等于或少于允许数量的数量。

数个控制电路能用以在数个迭代的各迭代中分配数个存储单元的一允许数量，分配给至少一迭代的允许数量不同于分配给数个迭代的另一迭代的允许数量。在脉冲强度高于另一迭代的脉冲强度的迭代中，允许数量可以较低，使在该迭代过程中施加较高脉冲强度的功率能被维持在一范围，该范围提供电压脉冲予写入驱动器的电荷泵浦电路，或其它来源(source)所能提供的范围。

包括数个状态机的控制电路50，如同装置10的其它数个部分，能包括以现有的特定用途逻辑电路(special-purposelogiccircuitry)所实现的模块。在另一实施例中，控制电路50能包括使用通用处理器(general-purposeprocessor)所实现的模块，通用处理器可应用在相同的集成电路，执行一计算机程序，以控制存储器装置10的操作。在另一实施例中，特定逻辑电路与通用处理器的一组合可应用在控制电路50的模块中。

存储器阵列60可包括数个金属氧化物存储单元(metaloxidememorycell)。本文的描述是根据金属氧化物存储单元的使用。此技术能与其它数种存储单元技术并用。在其它实施例中，数个存储单元可包含数个可编程电阻存储单元的其它种类及电荷存储基闪存(chargestoragebasedflashmemory)。用于数个可编程电阻存储单元的数个可编程元件的实施例包括金属氧化物，例如氧化钨(wox)、氧化铪(hfox)、氧化钛(tiox)、氧化钽(taox)、氧化钛(tino)、氧化镍(niox)、氧化镱(ybox)、氧化铝(alox)、氧化物(nbox)、氧化锌(znox)、氧化铜(cuox)、氧化钒(vox)、氧化钼(moox)、氧化钌(ruox)、氧化铜(cusiox)、氧化银锆(agzro)、氧化镍(alnio)、氧化铝(altio)、氧化钆(gdox)、氧化镓(gaox)、氧化锆(zrox)、掺杂铬的氧化锆锶(srzro3)、掺杂铬的氧化钛锶(srtio3)、pcmo或lacamno等。在一些实施例中，一存储单元的可编程元件可以是一半导体氧化物，例如是氧化硅(siox)。在一些例子中，可编程元件可以是相变材料或一磁阻材料(magneto-resistivematerial)。

一种写入这样的可编程电阻存储单元及快闪存储单元的已知方法是通过迭代写入操作，其包含增量步进脉冲编程，一简化实施例是参照图2所描述。在此实施例中，例如为了执行一重设(reset)操作(变化至较高电阻范围)，数个迭代的程序被执行，包含在验证步骤之前的一包括写入脉冲(reset1)的第一迭代，其中上述的验证步骤是判断可编程元件的电阻是否在目标电阻范围。若不是，执行一包含一强度增强的写入脉冲(rest2)的第二迭代，然后执行另一验证步骤等等。虽然图2绘示四个步骤，然一实施例中可继续迭代，直到数据样式中所对应的所有存储单元被重设(reset)，或直到一最大数量的迭代次数被执行。在各迭代中，可利用脉冲形状(pulseshape)的数个变化，包括脉冲宽度及强度。这些脉冲及验证循环，或是可被称为写入及验证循环，是继续进行直到在一验证步骤中确认可编程元件的电阻在目标电阻范围内。数个迭代操作也可应用在数个设定(set)操作(导致变化至低电阻范围)。如绘示在图2所示，各迭代所需的写入脉冲的功率改变成数个脉冲形状变化的强度或其它参数。

对于页面模式写入操作(pagemodewriteoperation)，或其它平行施加一写入脉冲给数个存储单元的其它操作，电荷泵浦的所需功率是一写入驱动器数量的函数，其中的写入驱动器在施加数个写入脉冲给对应数条数据线的同时被使用。因此，支持数个写入驱动器的电荷泵浦电路86设计成在一迭代中平行提供数个写入驱动器一给定写入脉冲强度的足够功率。当脉冲强度增加，电路被要求提供一相对高功率。

施加一写入脉冲的驱动器的数量是数据样式及在迭代写入操作中的数个验证步骤的数个结果的一函数。此数量反映在写入/禁止标识的状态，这些标识与前述图1的实施例的数个写入驱动器电路85耦接。根据一正被写入的数据样式及一写入操作的状态，此逻辑识别出在一给定迭代中施加一写入脉冲的数个写入驱动器。其它逻辑结构可用以判断需要在一给定迭代中施加一写入脉冲的驱动器的数量。

控制电路50及集成电路中的其他支持电路(supportingcircuitry)可应用于本文的数个实施例，以在平行的数个存储单元的一写入操作的任何给定迭代中，限制电荷泵浦电路或电压脉冲的其它来源的最大需求功率。

在一实施例中，控制电路50及装置的支持电路用于执行一例如是图3的流程。根据此程序，在步骤100中开始一写入操作。写入操作可通过加载例如是一数据页(pageofdata)的数据样式至一缓冲器91，以平行写入于数个存储单元的一地址组。然后，执行一预验证(pre-verify)步骤(101)。在预验证步骤中，存储在缓冲器91的数据样式的数据值与对应的数个存储单元的数据值比较，其中该些存储单元的数据值由电阻值表示，并通过施加一验证电压于对应字线的同时由感测放大器所读出。若正被写入的所选存储单元的数据值与缓冲器91内的对应数据值相匹配，则重设对应数据线的写入/禁止标识及写入缓冲器至禁止状态。此外，若写入操作正被执行，以进行一以存储数据样式为目的的重设(reset)，则根据数据样式不应被重设的数个存储单元的写入/禁止标识也被重设至禁止状态。若在一所选存储单元的数据值未与缓冲器91的对应数据值相匹配(即，未通过验证)，则设定对应数据线的写入/禁止标识及写入缓冲器至写入状态。

在根据使用预验证步骤101的数据样式建立写入/禁止标识后，进入计数呈写入状态的写入/禁止标识数量的程序，如图标的“未通过位计数(failbitcount)”。在步骤102中，判断未通过的位计数是否等于0，表示所有存储单元已经成功被写入。若步骤s102中未通过的位计数等于0，流程完成，进入步骤115。

若在步骤102中未通过位计数不为0，则在步骤103中，控制电路通过分配设定成写入状态的写入/禁止标识的数个写入驱动器给一或更多群，对数个写入驱动器进行分组，其中各群的数量少于或等于一当前迭代(脉冲(i))的允许计数(permissiblecount)。

在此手法中，为了提供具有对应当前迭代的脉冲强度的写入脉冲，一电荷泵浦必须提供当前迭代的所需功率，亦即单一写入脉冲的脉冲强度乘上当前迭代的允许计数。

数个控制电路能包括一逻辑屏蔽(logicalmask)，用以屏蔽所选的数个写入驱动器的写入/禁止标识，使得在一连续的数群中施加写入脉冲于数个存储单元时，各群中有等于或小于允许计数的数量。逻辑屏蔽可具有数个容易使用的默认屏蔽样式(predeterminedmaskpattern)，然后，呈写入状态的未受屏蔽的数个标识的数量再次被计数。若数量仍超过允许位计数，则在一程序中施加一不同的预设屏蔽，直到发现一成功的屏蔽样式。在其它实施例中，可计算各迭代的屏蔽样式，屏蔽被设定的数个标识，直到未超出允许位计数。或者控制电路可包括逻辑，以改变基于一以分组逻辑为目的的数个写入/禁止标识的数个数值，以覆写耦接于当前群组外的数个写入驱动器的数个标识。在此迭代中，被覆写的数个标识的状态可被存储而在一后续群组中被恢复以施加对应的写入脉冲，或者流程可回到预验证步骤。

在一些实施例，本文所描述的允许计数，少于一迭代写入操作的所有迭代中，用以存储数据样式而同时进行写入操作的存储单元的数量。在一些实施例中，允许计数少于一迭代写入操作的一或多个迭代中，例如是具有一较高强度写入脉冲的该些迭代，用以存储数据样式而同时进行写入操作的存储单元的数量。

在本实施例中，允许计数是根据迭代写入程序的不同迭代的需求而改变。

执行步骤103的分组步骤后，在步骤104中施加一写入脉冲给当前群组(群组j)。然后，逻辑判断最后的群组是否接收写入脉冲(步骤105)。若否，流程增加群组指数j(步骤106)，且回到步骤104以施加写入脉冲给下个群组。若在步骤105判断基于当前写入脉冲迭代已经接收写入脉冲的所有群组，则执行后验证步骤(步骤107)。在后验证步骤，更新写入/禁止标识，亦即只令该些仍需要额外写入脉冲的存储单元的标识设定为写入状态。

在步骤108中，在流程中的逻辑判断未通过的位计数是否等于0。若未通过的位计数等于0，则完成演算流程，且进入步骤115。若在步骤108中未通过的位计数不为0，则演算流程判断最后的重试迭代是否已执行(步骤109)。若最后重试迭代已执行，则完成演算流程，且操作失败。若步骤109的最后重试操作尚未完成，则演算流程设定迭代写入程序(步骤110)中下个迭代的脉冲强度，且增加脉冲指数i(步骤111)。然后，演算流程回到步骤103以在当前迭代中使用允许位数量应用允许位分组逻辑，且执行下个迭代。流程继续，直到执行一最大数量的重试，或直到数据样式成功地被写入。

图3为一存储器装置的控制逻辑执行的一流程逻辑的流程图。逻辑可使用数个处理器(processor)实现，这些处理器按照存储在存储器的数个计算机程序编程，此计算机程序编程可由计算机系统存取，且可通过处理器，专用逻辑硬件(dedicatedlogichardware)或是专用逻辑硬件及数个计算机程序的组合执行，其中专用逻辑硬件包括场式可编程集成电路(fieldprogrammableintegratedcircuit)。在本文的所有流程中，可以理解的是，许多步骤可被组合、平行地被执行或在不影响实现功能下以一不同顺序被执行。在一些例子中，如读者所理解，只有同步进行某些其它改变，步骤的重新排列才会获得相同的结果。在其它例子中，如读者所理解，仅当满足某些条件时，步骤的重新排列才会获得相同的结果。此外，可以理解的是，此处的流程图仅示出与对本发明的理解有关的步骤，且可以理解的是，可以在所示步骤之前、之后及之间执行用于完成其它功能的许多附加步骤。

图4绘示一左纵轴表示电荷泵浦功率、右纵轴表示接收平行写入脉冲的位数量，而水平轴表示一标示为第一发(shop)至第六发的数个迭代程序中每个脉冲的写入功率的示意图。如图2所示，在一些迭代写入操作中，脉冲强度随各迭代增强。

在图4中，脉冲强度增强。图4包括一在验证操作后表示数个写入/禁止标识所指的未通过的位数量的典型情况的线120。如图所示，未通过的位的数量随流程执行连续数个迭代而减少。如此，虽然每个正写入位的功率增加，接收数个写入脉冲的位的数量及被致能的数个写入驱动器的对应数量随流程进行而减少或应该减少。

图4的线121表示依据正被执行的数个迭代流程的迭代中，数个允许位的变化数量的使用。第一发期间的允许位的数量可以是最高数量，且可以少于在写入程序中用以平行操作的写入驱动器的数量。在每个下一发，未通过的位的数量应该减少，而使用于每个存储单元的功率增加。允许位的数量随每个存储单元的使用功率增加而下降，但随着未通过的位的数量减少，在一写入脉冲迭代中，如线120所示的在第一群中所有写入状态位(验证后未通过)即接收写入脉冲的可能性则相对变高。随写入脉冲的功率增加，允许位的数量基于较高功率脉冲而减少至一个位。线122所示的整个写入功率是由接收一写入脉冲的数个未通过的位数量以及脉冲强度的一函数，写入脉冲受限当前迭代的允许位数量。因此，整个写入功率可受控，使其不随迭代的进行而增加，或使其维持在数个写入脉冲的功率来源的最大能力125内。

图5绘示第一发至第六发的电荷泵浦功率于左纵轴以及表示各迭代每位的写入功率于水平轴的示意图。使用数个允许位的数量变化，如图4所示，所需的最大泵浦功率可设定成一由线130表示的水平线(level)。在没有使用允许位逻辑下，所需的泵浦功率可设计成提供一如线131所示的功率水平线，其实质上较高。

相比于允许数量为常数且低于写入驱动器数量而言，本发明因为在第一迭代中允许的允许位的数量高于后续较高功率迭代，因此利用一动态允许位方案下，可提升总处理能力(throuhgput)。在一开始前几个迭代的期间中，一较高允许位数量允许更多迭代是在只利用一个群组下成功地执行，且减少需要施加脉冲于超过一个群组的迭代量。此外，在一些动态允许分组的实施例中可减少电荷泵浦尺寸。

图6绘示一实施允许位计数分组的写入逻辑结构的方块图。在图6中，示意耦接于一列译码器201及一行译码器202的存储器阵列200。一状态机205耦接于电路中的数个逻辑方块。一输入缓冲器210用于存储一包括一具有m个位<0：m-1>样式的数据样式。耦接于行译码器202的数个感测放大器270能感测在一验证步骤中所选数个存储单元的数个数据值，且提供所感测的数据给比较逻辑220。此外，缓冲器210耦接于比较逻辑220。比较逻辑220可包括存储写入/禁止标识或如前述的数个验证未通过的位标识的数个拴锁器(latch)。比较逻辑220耦接于一位计数器230，其计数具有写入状态的写入/禁止标识的数量，表示在一写入程序的一给定迭代期间接收一写入脉冲的数个存储单元的数量。位计数器230依序耦接于写入分组逻辑240。状态机205提供一重试指数<i>给写入分组逻辑240。写入分组逻辑耦接于一“进行写入dowr”屏蔽250。在本实施例中，如上述，根据可被写入当前重设<i>的数个允许位的数量，屏蔽dowr<0：n-1>设定成每写入驱动器具有一位。一电荷泵浦260提供脉冲功率给包含n个写入驱动器，其包含写入驱动器<0>至写入驱动器<n-1>。数量n可以是能存储在缓冲器210的最大数量m，也可以是其它数值。对于写入程序的一给定重设，通过行译码器202传递数个脉冲给阵列的数条位线的数个写入驱动器的数量受到当前迭代的数个位的允许数量所限。

图7绘示一可用于图2及图6实施例的具有允许位电路的写入分组逻辑(例如，图6的240)的逻辑示意图。在图7的逻辑示意图中，电路300包括一缓存器(register)或数个栓锁器，以存储写入/禁止标识位wr<0：n-1>，其中若n个写入驱动器的对应一个欲施加一写入脉冲，则标识表示一“未通过”状态，且若对应的单元已通过验证或不待写入，则表示一禁止状态。此外，电路300包括计数电路(countercircuitry)(未通过计数器(notpassedcounter))，其提供表示写入操作中未通过状态的数个标识位的数量。电路300提供n个写入驱动器的写入/禁止标识位wr<0：n-1>及呈未通过状态的标识位的计数给逻辑301。写入/禁止标识位wr<0：n-1>的标识设定成数个存储单元的未通过状态以识别该组存储单元的子集的数量，这些存储单元在前一迭代中未通过预验证步骤或验证步骤，，且脉冲在下个脉冲施加于该些存储单元。

在迭代301，标识位wr<0：n-1>分配给j个写入群组<0：j-1>，其中j可以是1或更多，且逻辑302在当前群组建立群组屏蔽g<0：n-1>。在此实施例中，群组屏蔽g<0：n-1>是未通过标识位的数量及允许数量的一函数。例如，若该组写入驱动器包括128个成员，且未通过标识位的数据样式包括96个成员，且当前迭代的最大允许数量是64个成员，则群组屏蔽可设定成致能一所选群组，该所选群组包含了该96个驱动器中的64个驱动器，其中96个驱动器具有未通过标识。若96个具有未通过标识的驱动器的其中64个配置在前90个驱动器，则屏蔽作为允许数量及数据样式的一函数，可在当前迭代致能前90个驱动器作为在第一个脉冲及验证循环中的第一群，然后致能最后38个驱动器作为第二群。或者，第一个群组可具有一等于当前迭代的允许数量的数值，其可以独立于数据样式。其它逻辑组合可被使用以产生群组屏蔽g<0：n-1>。

群组屏蔽g<0：n-1>施加给在逻辑303的电路300的输出wr<0：n-1>，以提供一群写入/禁止标识wr/inh<0：n-1>给对应的数个写入驱动器。允许位的数量通过在写入程序中存储一具有分配给各迭代一数量或给数群迭代的表304，由本实施例的逻辑进行分配。当前迭代以retry<i>值表示，此值从控制逻辑提供给一选择器305。选择器305的输出以分配来自于电路300的数个位wr<0：n-1>输出给如上述的对应数个群组为目的。图7绘示一逻辑，此逻辑支持操作包含一给定写入循环的一存储器的一方法，致能在该组写入驱动器中数个写入驱动器的第一群以施加平行的数个脉冲，而禁能该组写入驱动器中其它数个写入驱动器，然后，致能该组写入驱动器中数个写入驱动器的第二群，以当禁能该组写入驱动器中其它数个写入驱动器时施加数个平行脉冲，其中第一及第二群个别具有等于或少于允许数量的数量。此外，不同的允许数量可分配给一迭代写入程序的不同数个迭代。

所述的存储器包括一缓冲器系统，此缓冲器系统包含一位计数器或加法器，及控制逻辑，以控制具有每发的数个动态允许位的数个写入操作。所述存储器包括用于执行一平行写入方案的控制电路，平行写入方案包括数个迭代写入循环，在不同发中，允许数个允许位的不同数量。所述逻辑是判断提供给一写入程序中各迭代的数个允许位的数量。

根据本文的所述技术，减轻了用于高密度存储器的电荷泵浦电路在设计上的相关取舍(trade-off)，允许更有效地使用集成电路上的区域，借以改善成本结构。此外，此技术可以提高高密度存储器的写入操作的总处理能力。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更改与润饰。因此，本发明的保护范围当视权利要求所界定者为准。