双端口静态存储器的写辅助电路的制作方法

本实用新型涉及双端口静态存储器的写辅助电路。

背景技术：

双端口静态存储器的存储单元设有两个端口，且存储单元一般配有栓锁电路、A端口字元线、A端口位元线、A端口反相位元线、B端口字元线、B端口位元线以及B端口反相位元线。

A端口位元线和A端口反相位元线可以在A端口字元线控制下将低电平可写入栓锁电路。当A端口位元线设为低电平（同时A端口反相位元线设为高电平），且A端口字元线设为高电平（同时B端口字元线设为低电平），则A端口位元线的低电平可写入栓锁电路。当A端口反相位元线设为低电平（同时A端口位元线设为高电平），且A端口字元线设为高电平（同时B端口字元线设为低电平），则A端口反相位元线的低电平可写入栓锁电路。

同理，B端口位元线和B端口反相位元线可以在B端口字元线控制下将低电平可写入栓锁电路。当B端口位元线设为低电平（同时B端口反相位元线设为高电平），且B端口字元线设为高电平（同时A端口字元线设为低电平），则B端口位元线的低电平可写入栓锁电路。当B端口反相位元线设为低电平（同时B端口位元线设为高电平），且B端口字元线设为高电平（同时A端口字元线设为低电平），则B端口反相位元线的低电平可写入栓锁电路。

但是，在A端口位元线或A端口反相位元线的低电平写入栓锁电路的时候（此时A端口字元线设为高电平），如果B端口字元线也被设为高电平，由于B端口位元线和B端口反相位元线的状态不确定，有可能会影响A端口位元线或A端口反相位元线的写入动作。

同理，在B端口位元线或B端口反相位元线的低电平写入栓锁电路的时候（此时B端口字元线设为高电平），如果A端口字元线也被设为高电平，由于A端口位元线和A端口反相位元线的状态不确定，有可能会影响B端口位元线或B端口反相位元线的写入动作。

技术实现要素：

本实用新型的目的在于克服上述缺陷，提供一种双端口静态存储器的写辅助电路,可提高数据写入的可靠性。

为实现上述目的，本实用新型的技术方案是设计一种双端口静态存储器的写辅助电路，所述双端口静态存储器包括双端口存储单元，所述双端口存储单元包括：A端口字元线、A端口位元线、A端口反相位元线、B端口字元线、B端口位元线以及B端口反相位元线；

所述写辅助电路包括：将A端口位元线和B端口位元线锁定在低电平的位元线低电平锁定模块，将A端口反相位元线和B端口反相位元线锁定在高电平的反相位元线高电平锁定模块，将A端口反相位元线和B端口反相位元线锁定在低电平的反相位元线低电平锁定模块，将A端口位元线和B端口位元线锁定在高电平的位元线高电平锁定模块，A端口写入使能控制线，以及B端口写入使能控制线；

所述位元线低电平锁定模块包括：第一反相器、第一NMOS管、第二反相器以及第二NMOS管；第一反相器的输入端与A端口位元线连接，第一反相器的输出端与第一NMOS管的栅极连接，第一NMOS管的源极接地，第一NMOS管的漏极与B端口位元线连接；第二反相器的输入端与B端口位元线连接，第二反相器的输出端与第二NMOS管的栅极连接，第二NMOS管的源极接地，第二NMOS管的漏极与A端口位元线连接；

所述反相位元线高电平锁定模块包括：第一PMOS管、第二PMOS管、第三PMOS管以及第四PMOS管；第一PMOS管的栅极与A端口位元线连接，第一PMOS管的源极连接电压源，第一PMOS管的漏极与第二PMOS管的源极连接，第二PMOS管的栅极与A端口写入使能控制线连接，第二PMOS管的漏极与B端口反相位元线连接；第三PMOS管的栅极与B端口位元线连接，第三PMOS管的源极连接电压源，第三PMOS管的漏极与第四PMOS管的源极连接，第四PMOS管的栅极与B端口写入使能控制线连接，第四PMOS管的漏极与A端口反相位元线连接；

所述反相位元线低电平锁定模块包括：第三反相器、第三NMOS管、第四反相器以及第四NMOS管；第三反相器的输入端与A端口反相位元线连接，第三反相器的输出端与第三NMOS管的栅极连接，第三NMOS管的源极接地，第三NMOS管的漏极与B端口反相位元线连接；第四反相器的输入端与B端口反相位元线连接，第四反相器的输出端与第四NMOS管的栅极连接，第四NMOS管的源极接地，第四NMOS管的漏极与A端口反相位元线连接；

所述位元线高电平锁定模块包括：第五PMOS管、第六PMOS管、第七PMOS管以及第八PMOS管；第五PMOS管的栅极与A端口反相位元线连接，第五PMOS管的源极连接电压源，第五PMOS管的漏极与第六PMOS管的源极连接，第六PMOS管的栅极与A端口写入使能控制线连接，第六PMOS管的漏极与B端口位元线连接；第七PMOS管的栅极与B端口反相位元线连接，第七PMOS管的源极连接电压源，第七PMOS管的漏极与第八PMOS管的源极连接，第八PMOS管的栅极与B端口写入使能控制线连接，第八PMOS管的漏极与A端口位元线连接。

优选的，所述双端口存储单元还包括栓锁电路，该栓锁电路的一输入节点耦接至A端口位元线和B端口位元线，该栓锁电路的另一输入节点耦接至A端口反相位元线和B端口反相位元线。

本实用新型的优点和有益效果在于：提供一种双端口静态存储器的写辅助电路,可提高数据写入的可靠性。

附图说明

图1是本实用新型的示意图。

具体实施方式

下面结合附图和实施例，对本实用新型的具体实施方式作进一步描述。以下实施例仅用于更加清楚地说明本实用新型的技术方案，而不能以此来限制本实用新型的保护范围。

本实用新型具体实施的技术方案是：

如图1所示，一种双端口静态存储器的写辅助电路，所述双端口静态存储器包括双端口存储单元，所述双端口存储单元包括：栓锁电路40、A端口字元线AWL、A端口位元线ABL、A端口反相位元线ABLB、B端口字元线BWL、B端口位元线BBL以及B端口反相位元线BBLB；所述栓锁电路40的一输入节点耦接至A端口位元线ABL和B端口位元线BBL，栓锁电路40的另一输入节点耦接至A端口反相位元线ABLB和B端口反相位元线BBLB；

所述写辅助电路包括：将A端口位元线ABL和B端口位元线BBL锁定在低电平的位元线低电平锁定模块，将A端口反相位元线ABLB和B端口反相位元线BBLB锁定在高电平的反相位元线高电平锁定模块，将A端口反相位元线ABLB和B端口反相位元线BBLB锁定在低电平的反相位元线低电平锁定模块，将A端口位元线ABL和B端口位元线BBL锁定在高电平的位元线高电平锁定模块，A端口写入使能控制线WEAN，以及B端口写入使能控制线WEBN；

所述位元线低电平锁定模块包括：第一反相器11、第一NMOS管21、第二反相器12以及第二NMOS管22；第一反相器11的输入端与A端口位元线ABL连接，第一反相器11的输出端与第一NMOS管21的栅极连接，第一NMOS管21的源极接地，第一NMOS管21的漏极与B端口位元线BBL连接；第二反相器12的输入端与B端口位元线BBL连接，第二反相器12的输出端与第二NMOS管22的栅极连接，第二NMOS管22的源极接地，第二NMOS管22的漏极与A端口位元线ABL连接；

所述反相位元线高电平锁定模块包括：第一PMOS管31、第二PMOS管32、第三PMOS管33以及第四PMOS管34；第一PMOS管31的栅极与A端口位元线ABL连接，第一PMOS管31的源极连接电压源，第一PMOS管31的漏极与第二PMOS管32的源极连接，第二PMOS管32的栅极与A端口写入使能控制线WEAN连接，第二PMOS管32的漏极与B端口反相位元线BBLB连接；第三PMOS管33的栅极与B端口位元线BBL连接，第三PMOS管33的源极连接电压源，第三PMOS管33的漏极与第四PMOS管34的源极连接，第四PMOS管34的栅极与B端口写入使能控制线WEBN连接，第四PMOS管34的漏极与A端口反相位元线ABLB连接；

所述反相位元线低电平锁定模块包括：第三反相器13、第三NMOS管23、第四反相器14以及第四NMOS管23；第三反相器13的输入端与A端口反相位元线ABLB连接，第三反相器13的输出端与第三NMOS管23的栅极连接，第三NMOS管23的源极接地，第三NMOS管23的漏极与B端口反相位元线BBLB连接；第四反相器14的输入端与B端口反相位元线BBLB连接，第四反相器14的输出端与第四NMOS管23的栅极连接，第四NMOS管23的源极接地，第四NMOS管23的漏极与A端口反相位元线ABLB连接；

所述位元线高电平锁定模块包括：第五PMOS管35、第六PMOS管36、第七PMOS管37以及第八PMOS管38；第五PMOS管35的栅极与A端口反相位元线ABLB连接，第五PMOS管35的源极连接电压源，第五PMOS管35的漏极与第六PMOS管36的源极连接，第六PMOS管36的栅极与A端口写入使能控制线WEAN连接，第六PMOS管36的漏极与B端口位元线BBL连接；第七PMOS管37的栅极与B端口反相位元线BBLB连接，第七PMOS管37的源极连接电压源，第七PMOS管37的漏极与第八PMOS管38的源极连接，第八PMOS管38的栅极与B端口写入使能控制线WEBN连接，第八PMOS管38的漏极与A端口位元线ABL连接。

将A端口位元线ABL的低电平写入栓锁电路40的过程：当A端口位元线ABL设为低电平（同时A端口反相位元线ABLB设为高电平），A端口位元线ABL的低电平可通过第一反相器11和第一NMOS管21将B端口位元线BBL强制设为低电平，在A端口字元线AWL设为高电平时，将A端口写入使能控制线WEAN设为低电平，则A端口位元线ABL的低电平可通过第一PMOS管31和第二PMOS管32将B端口反相位元线BBLB强制设为高电平，此时，A端口位元线ABL和B端口位元线BBL为低电平，A端口反相位元线ABLB和B端口反相位元线BBLB为高电平，即使B端口字元线BWL此时被设为高电平，A端口位元线ABL的低电平也可可靠写入栓锁电路40。

将B端口位元线BBL的低电平写入栓锁电路40的过程：当B端口位元线BBL设为低电平（同时B端口反相位元线BBLB设为高电平），B端口位元线BBL的低电平可通过第二反相器12和第二NMOS管22将A端口位元线ABL强制设为低电平，在B端口字元线BWL设为高电平时，将B端口写入使能控制线WEBN设为低电平，则B端口位元线BBL的低电平可通过第三PMOS管33和第四PMOS管34将A端口反相位元线ABLB强制设为高电平，此时，B端口位元线BBL和A端口位元线ABL为低电平，B端口反相位元线BBLB和A端口反相位元线ABLB为高电平，即使A端口字元线AWL此时被设为高电平，B端口位元线BBL的低电平也可可靠写入栓锁电路40。

将A端口反相位元线ABLB的低电平写入栓锁电路40的过程：当A端口反相位元线ABLB设为低电平（同时A端口位元线ABL设为高电平），A端口反相位元线ABLB的低电平可通过第三反相器13和第三NMOS管23将B端口反相位元线BBLB强制设为低电平，在A端口字元线AWL设为高电平时，将A端口写入使能控制线WEAN设为低电平，则A端口反相位元线ABLB的低电平可通过第五PMOS管35和第六PMOS管36将B端口位元线BBL强制设为高电平，此时，A端口反相位元线ABLB和B端口反相位元线BBLB为低电平，A端口位元线ABL和B端口位元线BBL为高电平，即使B端口字元线BWL此时被设为高电平，A端口反相位元线ABLB的低电平也可可靠写入栓锁电路40。

将B端口反相位元线BBLB的低电平写入栓锁电路40的过程：当B端口反相位元线BBLB设为低电平（同时B端口位元线BBL设为高电平），B端口反相位元线BBLB的低电平可通过第四反相器14和第四NMOS管23将A端口反相位元线ABLB强制设为低电平，在B端口字元线BWL设为高电平时，将B端口写入使能控制线WEBN设为低电平，则B端口反相位元线BBLB的低电平可通过第七PMOS管37和第八PMOS管38将A端口位元线ABL强制设为高电平，此时，B端口反相位元线BBLB和A端口反相位元线ABLB为低电平，B端口位元线BBL和A端口位元线ABL为高电平，即使A端口字元线AWL此时被设为高电平，B端口反相位元线BBLB的低电平也可可靠写入栓锁电路40。

以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。