感测放大器使能信号生成电路的制作方法

本实用新型涉及一种集成存储器电路，并且具体涉及一种运行以生成用于这种集成存储器电路的感测放大器使能信号生成电路。

背景技术：

本领域已知在多个电源电压运行集成存储器电路(比如SRAM)。例如，在一种运行模式下可以为集成存储器电路供应相对较高的电源电压(例如，1.26V)并且在另一运行模式下进一步为其供应相对较低的电压(例如，0.6V)。

在典型的集成存储器电路中，响应于感测放大器使能(SAEN)信号，耦合至存储器列的(这些)位线的感测放大器被使能以运行。该SAEN信号由感测放大器使能发生器电路生成，该感测放大器使能发生器电路在选择存储器单元(位单元)之后实现足够时间的延迟，从而允许在感测放大器被激活以感测这些数据信号之前这些位线上的数据信号充分地发展。保证这些位线上的数据信号已经充分发展所需的时间量根据用于集成存储器电路的电源电压而变化。例如，对于相对较低电源电压所需的时间量相对较长，因为最差的存储器单元(位单元)在低电压时严重地退化并且在低电源电压下对其进行追踪需要大量时间。

现在参照图1，图1示出了集成存储器电路12中所使用的感测放大器使能发生器电路10的现有技术自定时解决方案的框图。电路12包括由多个行和多个列形成的存储器阵列14。这些列包括阵列14的有源部分16中的多个列以及阵列的虚拟部分18中的至少一个列。在有源部分16中，每个列由互补且被标注为位线BL和位线条BLB的一对位线限定，其中存储器单元20在每个行位置耦合在这对位线BL、BLB之间并被相应的字线WL驱动。在虚拟部分18中，每个列由被标注为虚拟位线DBL的至少一个位线限定，其中虚拟存储器单元22在每个行位置耦合至虚拟位线DBL并被虚拟字线DWL驱动。

虽然针对单个列示出了多个单元20和22，图1中的展示被简化以清楚地仅借助用于一行的相应存储器单元20(在一列中)示出用于这一行的字线WL，并且仅借助用于这一行的相应虚拟存储器单元22(在另一列中)示出用于这一行的虚拟字线DWL。字线WL和DWL被行解码器电路26驱动，该行解码器电路运行以解码地址ADD并基于被解码的地址选择一条字线WL用于激励。该虚拟字线DWL与任意地址选定的字线WL的激活同时被激活。

感测放大器电路30通过列复用电路32耦合至该多对位线。感测放大器电路30包括多个感测放大器36，其中在图1的简化展示中仅示出了一个。响应于感测放大器使能发生器电路10所生成的感测放大器使能(SAEN)信号，感测放大器36被激励以运行。感测放大器使能发生器电路10耦合至虚拟位线DBL，并作用以感测虚拟位线DBL上的电压。响应于对虚拟字线DWL上信号的行解码器断言(参考号50，图2)，虚拟存储器单元22被配置成用于对虚拟位线DBL进行放电。结果是，虚拟位线DBL上的电压下降(参考号52，图2)。感测放大器使能发生器电路10将虚拟位线DBL上的下降电压与阈值电压进行比较，并且当跨过这个阈值电压时，感测放大器使能发生器电路10断言SAEN信号(参考号54，图2)并激励感测放大器电路30中的该多个感测放大器36。选定阈值电压以保证字线信号WL和DWL的断言与跨过阈值之间的充分时间延迟，从而使得不发生对感测放大器电路的这种激励，直到耦合至存储器单元20的位线BL、BLB上的数据信号已经完全发展的时候。

列复用电路32被控制以响应于经解码地址ADD选择性地通过列解码器电路40将位线对连接至感测放大器电路30的感测放大器36。经列复用的存储器电路的配置和运行是本领域技术人员熟知的。

现在参照图3，图3示出了感测放大器使能发生器电路10的附加电路细节。感测放大器使能发生器电路10还起作用以对虚拟位线DBL预先充电。控制电路60将预先充电信号PRE施加于MOS晶体管62的栅极，该MOS晶体管具有耦合至电源节点(vdd)的源极端子和耦合至虚拟位线DBL的漏极端子。响应于预先充电信号PRE的断言逻辑低(参考号56，图2)，MOS晶体管62接通并将虚拟位线DBL上拉至电源节点(vdd)电压。这个预先充电操作发生在对存储器进行读取之前。当预先充电信号PRE被取消断言时(参考号58，图2)，响应于虚拟字线DWL上的信号被断言(参考号50，图2)，虚拟位线DBL上的电压则可以被放电。

比较器电路64具有连接至虚拟位线DBL的第一输入端和被连接以用于接收阈值电压的第二输入端。比较器电路64起作用以将虚拟位线DBL上的电压与阈值电压进行比较。响应于对虚拟字线DWL信号的断言，虚拟位线DBL上的电压下降(参考号52，图2)。当虚拟位线DBL上的电压下降低于阈值电压时，比较器电路64的输出改变逻辑状态并且SAEN信号被断言(参考号54，图2)。

如上所讨论的，存储器电路可以运行于多个电源电压处。图2中所示和上文所述的运行代表当存储器电路被供应相对较高的电源电压(例如，1.26V)时的运行。当被供应相对较低电源电压(例如，0.6V)时，虚拟位线DBL上的预先充电电压将相应地较低，但阈值电压将保持不变。如以上指出的，在较低电源电压时，最差的位单元存在较大退化(例如，由于局部统计变化，离标称6σ)。由于这一点，未从较高至较低电源电压追踪感测放大器使能发生器电路10所产生的延迟。虚拟位线DBL的放电时间将随着电源电压的减小而退化。然而，虚拟存储器单元22仅追踪标称情况而不是最差的情况。结果是，当运行于较低电源电压时，比较器电路64的输出可能过快地改变逻辑状态并且可能过早地断言SAEN信号。如果发生这种情况，存在感测放大器36将在位线BL、BLB上的数据信号完全发展之前被使能。然后可能发生对来自感测放大器36的数据输出的不正确数据读取。

现有技术教导了对于前述问题的多种解决方案。在一种解决方案中，当运行于相对较低电源电压时，存储器电路使用添加的已充电电容放慢虚拟位线DBL的放电速率。开关电路(比如传输门)通常用于在运行于低电源电压模式时选择性地连接该添加的电容，但这个传输门在某种程度上是电阻式的并且此电路不利地影响运行以对虚拟位线进行充分放电。在另一种解决方案中，在运行于相对较低电源电压时，存储器电路使用复用器电路逻辑地延迟SAEN信号。然而，在逻辑延迟随着时间退化与存储器单元随着时间退化之间不存在关联。因此，随着存储器电路老化，不能保证相对于位线BL、BLB上的数据信号的完全发展对SAEN信号的断言的正确定时。

本领域中需要提供更好的解决方案。

技术实现要素：

在实施例中，一种感测放大器使能信号生成电路，包括：输入端，该输入端耦合至存储器的虚拟位线；电压比较器电路，该电压比较器电路被配置成用于将该虚拟位线上的电压与阈值电压进行比较并响应于所述比较而生成输出信号；多位计数器电路，该多位计数器电路被配置成用于响应于该输出信号计数一个计数值；上拉电路，该上拉电路被配置成用于响应于该输出信号对该虚拟位线上的该电压进行上拉；以及计数比较器电路，该计数比较器电路被配置成用于将该计数值与计数阈值进行比较并响应于所述比较而生成感测放大器使能信号。

在实施例中，一种感测放大器使能信号生成电路，包括：输入端，该输入端耦合至存储器的虚拟位线；第一电路，该第一电路被配置成用于响应于该虚拟位线上的电压下降低于第一阈值而选择性地上拉该虚拟位线上的该电压；第二电路，该第二电路被配置成用于对该虚拟位线上的该电压下降低于该第一阈值的次数进行计数；以及第三电路，该第三电路被配置成用于响应于该计数的次数满足第二阈值而生成感测放大器使能信号。

在实施例中，一种方法，包括：响应于对字线信号的断言，感测存储器的虚拟位线上的下降电压；响应于该电压下降低于第一阈值而选择性地上拉该虚拟位线上的该电压；对该虚拟位线上的该电压下降低于该第一阈值的次数进行计数；以及响应于该计数的次数满足第二阈值而生成感测放大器使能信号。

附图说明

为了更好地理解实施例，现在将仅通过举例的方式参照附图，在附图中：

图1是集成存储器电路中所使用的感测放大器使能发生器电路的现有技术自定时解决方案的框图；

图2是图1的电路的运行时序图；

图3是感测放大器使能发生器电路的框图；

图4是集成存储器电路中所使用的感测放大器使能发生器电路的自定时解决方案的框图；并且

图5是图4的电路的运行时序图。

具体实施方式

现在参照图4，图4示出了集成存储器电路中所使用的感测放大器使能发生器电路的自定时解决方案的框图。相同的参考号指代图1中相同部件，图1的说明通过引用结合。图4的实现方式与图1的实现方式主要区别在于感测放大器使能发生器电路(在此，参考号100)的配置和运行。当存储器电路以相对较高电源电压运行时，感测放大器使能发生器电路100可以包括如上文针对SAEN信号的生成而讨论的电路(参考号10，参见图3)。

感测放大器使能发生器电路100接收指示存储器电路是否以相对较低电源电压运行的控制信号LV。当控制信号LV未被断言且关于相对较高电源电压进行操作时，电路10被使能运行以生成如上所述的SAEN信号。相反，当控制信号LV被断言且关于相对较低电源电压进行操作时，图4中所示的感测放大器使能发生器电路100的电路被使能运行以生成SAEN信号。将理解的是，电路10和100可以在可能的情况下共享电路部件。

感测放大器使能发生器电路100起作用以选择性地重置在虚拟位线DBL上的充电。控制电路102将重置信号RESET施加于MOS晶体管104的栅极，该MOS晶体管具有耦合至电源节点(vdd)的源极端子和耦合至虚拟位线DBL的漏极端子。响应于重置信号RESET的断言逻辑低，MOS晶体管104接通并将虚拟位线DBL上拉至电源节点(vdd)电压。

比较器电路(VCOMP)106具有连接至虚拟位线DBL的第一输入端和被连接以用于接收阈值电压的第二输入端。比较器电路106起作用以将虚拟位线DBL上的电压与阈值电压进行比较。当虚拟位线DBL上的电压降低低于阈值电压时，比较器电路106的输出信号108改变逻辑状态。

多位计数器电路112具有被耦合以用于接收预先充电信号PRE的重置输入端以及被耦合以用于接收来自比较器电路106的输出信号108的时钟输入端。响应于对预先充电信号PRE的断言，多位计数器电路112被重置为重置(起始)值。由于对输出信号108的每次断言发生于虚拟位线DBL上的电压下降低于阈值电压时，所以多位计数器电路112改变所存储的计数值。例如，如果多位计数器电路112被配置为递增计数器，则所存储的计数值响应于对输出信号108的断言而递增。相反，如果多位计数器电路112被配置为递减计数器，则所存储的计数值响应于对输出信号108的断言而递减。

多位计数比较器电路(CCOMP)118具有被配置成用于接收从多位计数器电路112输出的所存储的计数值的第一输入端以及被配置成用于接收计数阈值的第二输入端。比较器电路118起作用以将所存储的计数值与计数阈值进行比较。当所存储的计数值等于计数阈值时，比较器电路118的输出改变逻辑状态并且SAEN信号被断言。

参照图5的时序图可以更好地理解感测放大器使能发生器电路100的运行。在以下说明中，假定控制信号LV被断言并且存储器电路关于相对较低电源电压运行。

控制电路60/102将预先充电信号PRE施加于电路10中的MOS晶体管62的栅极。响应于预先充电信号PRE的断言逻辑低(参考号56)，MOS晶体管62接通并将虚拟位线DBL拉至电源节点(vdd)电压。这个预先充电操作发生在对存储器进行读取之前。

对预先充电信号PRE的断言进一步使得多位计数器电路112重置为重置(起始)值。在本示例中，该重置值为零且多位计数器电路112作为递增计数器运行。预先充电信号PRE然后被取消断言(参考号58)。

接下来，虚拟字线DWL上的信号被断言(参考号50)。虚拟位线DBL上的电压然后开始放电(参考号52)。当虚拟位线DBL上的电压降低低于阈值电压时，比较器电路106的输出改变逻辑状态。例如，当满足比较测试时，输出信号108可能产生脉动120。

响应于输出信号108的状态改变，多位计数器电路112递增(参考号122)。比较器电路118将从多位计数器电路112输出的计数值与计数阈值进行比较。如果所存储的计数值不等于计数阈值，则从比较器电路118输出的SAEN信号保持被取消断言。

此外，响应于输出信号108的状态改变以及被取消断言的SAEN信号，控制电路102断言重置信号RESET(参考号124，例如脉冲逻辑低)。MOS晶体管104接通并将虚拟位线DBL上拉回至电源节点(vdd)电压。

该过程然后如上所述重复必需的次数，直到所存储的计数值等于计数阈值。在本示例中，计数阈值为三。当所存储的计数值等于计数阈值时，从比较器电路118输出的SAEN信号被断言。由于SAEN信号被断言，所以控制电路102可以被配置成用于不断言重置信号RESET。

在替代性实施例中，控制电路102将在这一点断言重置信号RESET，这造成MOS晶体管104接通并将虚拟位线DBL上拉回至电源节点(vdd)电压，从而预期下一读取周期有效地对虚拟位线DBL进行预先充电。此操作用虚线126和128示出。就这一点而言，在实施例中，同一晶体管可以用于MOS晶体管62、104。

出于比较目的，用虚线130示出当控制信号LV被取消断言且存储器电路关于相对较高电源电压运行时电路10/100的运行。在本实现方式中，感测放大器使能发生器电路100被使能并且感测放大器使能发生器电路10被使能。当比较器64检测到虚拟位线DBL电路上的电压下降低于阈值电压时，比较器电路64的输出将改变逻辑状态并且SAEN信号将被断言(参考号54)。将要注意的是，在图5所展示的示例中，在低压运行模式和高压运行模式两者下，SAEN信号的断言的定时基本上相同。

在另一实施例中，可以省略感测放大器使能发生器电路10。在这种配置中，当控制信号LV被取消断言并且存储器电路关于相对较高电源电压运行时，计数阈值可以被设置为值一。相反，当控制信号LV被断言且存储器电路关于相对较低电源电压运行时，计数阈值可以被设置为大于一的值(例如三，如上述示例中所示)从而延迟对SAEN信号的断言。

图4和图5的实现方式相比图1至图3的实现方式的优点在于可以通过设置计数阈值来调谐延迟量。这个值可以例如被加载至存储器电路的寄存器中。另外，可以随着时间调整该值，从而考虑由于老化所引起的存储电路的变化。避免了SAEN断言的延迟与存储器单元放电(即，位线BL、BLB上数据信号的完全发展)之间的不匹配。通过对所存储的计数阈值的调整，简单且准确地实践对延迟定时的完全控制。

在又另一替代性实施例中，只提供了感测放大器使能发生器电路100并且控制信号LV用于基于电源电压电平来选择计数阈值。例如，计数阈值在控制信号LV指示关于相对较高电源电压运行时可以具有相对较低的值(例如，一)，并且相反地在控制信号LV指示关于相对较低电源电压运行时可以具有相对较高值(例如三，如上所示)。

虽然上述示例阐述了仅以两个不同电源电压电平运行，但应该理解的是，存储器电路可以用三个或更多个电源电压电平和相应的运行模式来实现。图4和图5的实现方式可以处理关于任何数量电源电压电平的定时差异，因为通过简单地设置与被激励的电源电压电平相对应的正确计数阈值可以保证正确定时操作。不同的计数阈值可以被存储在不同寄存器或存储器空间中，或基于当前电源电压模式而被选择以供使用。

已经通过对本实用新型的示例性实施例的完整且信息性的描述的示例性且非限制性示例提供了前面的描述。然而，对于相关领域的技术人员而言，鉴于前面的描述，当结合附图和所附权利要求书来阅读本说明书时，各种修改和适配会变得明显。然而，对本实用新型教导的所有这样和类似的修改将仍然落入如所附权利要求书所限定的本实用新型的范围之内。