1.一种电子器件，其特征在于，包括：
位线和互补位线；
交叉耦合的第一反相器和第二反相器；
第一传输门，耦合在所述互补位线与所述第一反相器之间；
第二传输门，耦合在所述位线与所述第二反相器之间；
交叉耦合的第三反相器和第四反相器；
第三传输门，耦合在所述互补位线与所述第三反相器之间；以及
第四传输门，耦合在所述位线与所述第四反相器之间；
其中所述第一反相器、所述第二反相器和所述第四反相器在电源节点与参考节点之间被供电，并且所述第三反相器在浮置节点与所述参考节点之间被供电；
其中所述第一传输门和所述第三传输门并联耦合。
2.根据权利要求1所述的电子器件，其特征在于，所述位线耦合到所述电源节点；并且所述电子器件还包括被配置为将所述互补位线选择性地耦合到接地的驱动器。
3.根据权利要求1所述的电子器件，其特征在于，所述第一传输门、所述第二传输门、所述第三传输门和所述第四传输门根据字线信号被选择性地断开和闭合，使得当所述第一传输门和所述第三传输门闭合以由此将所述第一反相器的输出和所述第三反相器的输出耦合到所述互补位线时，由于所述第三反相器在所述浮置节点与所述参考节点之间被供电，所以所述第一传输门和所述第三传输门能够将所述第一反相器的输出和所述第三反相器的输出拉至低电位，从而使得所述第二反相器的输入和所述第四反相器的输入被充电至高电位。
4.根据权利要求3所述的电子器件，其特征在于，还包括耦合到所述第一反相器的输入的复位节点，其中复位定时信号在所述第一反相器的输入被充电至高电位时在所述复位节点上被生成。
5.根据权利要求1所述的电子器件，其特征在于，所述第二传输门和所述第四传输门并联耦合。
6.根据权利要求1所述的电子器件，其特征在于，还包括：
交叉耦合的第五反相器和第六反相器；
耦合在所述互补位线与所述第五反相器之间的第五传输门；以及
耦合在所述位线与所述第六反相器之间的第六传输门；
其中所述第六反相器在所述电源节点与所述参考节点之间被供电，并且所述第五反相器在浮置节点与所述参考节点之间被供电；
其中所述第五传输门与所述第一传输门和所述第三传输门并联耦合。
7.根据权利要求1所述的电子器件，其特征在于，
所述第一反相器包括：
第一PMOS晶体管，所述第一PMOS晶体管的源极耦合到所述电源节点，所述第一PMOS晶体管的漏极耦合到所述第一反相器的输出，并且所述第一PMOS晶体管的栅极耦合到所述第一反相器的输入节点；以及
第一NMOS晶体管，所述第一NMOS晶体管的漏极耦合到所述第一反相器的输出，所述第一NMOS晶体管的源极耦合到所述参考节点，并且所述第一NMOS晶体管的栅极耦合到所述第一反相器的输入节点；
所述第二反相器包括：
第二PMOS晶体管，所述第二PMOS晶体管的源极耦合到所述电源节点，所述第二PMOS晶体管的漏极耦合到所述第二反相器的输出，并且所述第二PMOS晶体管的栅极耦合到所述第二反相器的输入节点；以及
第二NMOS晶体管，所述第二NMOS晶体管的漏极耦合到所述第二反相器的输出，所述第二NMOS晶体管的源极耦合到所述参考节点，并且所述第二NMOS晶体管的栅极耦合到所述第二反相器的输入节点；
其中所述第一反相器的输出耦合到所述第二反相器的输入节点；
其中所述第二反相器的输出耦合到所述第一反相器的输入节点。
8.根据权利要求7所述的电子器件，其特征在于，
所述第三反相器包括：
第三PMOS晶体管，所述第三PMOS晶体管的源极耦合到所述浮置节点，所述第三PMOS晶体管的漏极耦合到所述第三反相器的输出，并且所述第三PMOS晶体管的栅极耦合到所述第三反相器的输入节点；以及
第三NMOS晶体管，所述第三NMOS晶体管的漏极耦合到所述第三反相器的输出，所述第三NMOS晶体管的源极耦合到所述参考节点，并且所述第三NMOS晶体管的栅极耦合到所述第三反相器的输入节点；
所述第四反相器包括：
第四PMOS晶体管，所述第四PMOS晶体管的源极耦合到所述电源节点，所述第四PMOS晶体管的漏极耦合到所述第四反相器的输出，并且所述第四PMOS晶体管的栅极耦合到所述第四反相器的输入节点；以及
第四NMOS晶体管，所述第四NMOS晶体管的漏极耦合到所述第四反相器的输出，所述第四NMOS晶体管的源极耦合到所述参考节点，并且所述第四NMOS晶体管的栅极耦合到所述第四反相器的输入节点；
其中所述第三反相器的输出耦合到所述第四反相器的输入节点；
其中所述第四反相器的输出耦合到所述第三反相器的输入节点。
9.根据权利要求8所述的电子器件，其特征在于，
所述第一传输门耦合在所述互补位线与所述第一反相器的输出之间，并且根据字线信号将所述互补位线选择性地耦合到所述第一反相器的输出；
所述第二传输门耦合在所述位线与所述第二反相器的输出之间，并且根据所述字线信号将所述位线选择性地耦合到所述第二反相器的输出；
所述第三传输门耦合在所述互补位线与所述第三反相器的输出之间，并且根据所述字线信号将所述互补位线选择性地耦合到所述第三反相器的输出；
所述第四传输门耦合在所述位线与所述第四反相器的输出之间，并且根据所述字线信号将所述位线选择性地耦合到所述第四反相器的输出；以及
所述第一传输门和所述第三传输门并联耦合。
10.根据权利要求9所述的电子器件，其特征在于，还包括：
耦合到所述第一反相器的输入的复位节点；
复位晶体管，所述复位晶体管的源极耦合到所述参考节点，所述复位晶体管的漏极耦合到所述复位节点，并且所述复位晶体管的栅极被耦合为接收所述字线信号的反相；以及
反相器，所述反相器的输入耦合到所述复位节点，并且所述反相器的输出被配置为当所述第一反相器的输入被充电至高电位时生成复位定时信号。
11.根据权利要求9所述的电子器件，其特征在于，还包括：
交叉耦合的第五反相器和第六反相器；
耦合在所述互补位线与所述第五反相器之间的第五传输门；以及
耦合在所述位线与所述第六反相器之间的第六传输门；
其中所述第五反相器包括：
第五PMOS晶体管，所述第五PMOS晶体管的源极耦合到所述浮置节点，所述第五PMOS晶体管的漏极耦合到所述第五反相器的输出，并且所述第五PMOS晶体管的栅极耦合到所述第五反相器的输入节点；以及
第五NMOS晶体管，所述第五NMOS晶体管的漏极耦合到所述第五反相器的输出，所述第五NMOS晶体管的源极耦合到所述参考节点，并且所述第五NMOS晶体管的栅极耦合到所述第五反相器的输入节点；
所述第六反相器包括：
第六PMOS晶体管，所述第六PMOS晶体管的源极耦合到所述电源节点，所述第六PMOS晶体管的漏极耦合到所述第六反相器的输出，并且所述第六PMOS晶体管的栅极耦合到所述第六反相器的输入节点；以及
第六NMOS晶体管，所述第六NMOS晶体管的漏极耦合到所述第六反相器的输出，所述第六NMOS晶体管的源极耦合到所述参考节点，并且所述第六NMOS晶体管的栅极耦合到所述第六反相器的输入节点；
其中所述第五反相器的输出耦合到所述第六反相器的输入节点；
其中所述第六反相器的输出耦合到所述第四反相器的输入节点。
12.根据权利要求11所述的电子器件，其特征在于，所述交叉耦合的第五反相器和第六反相器以及所述交叉耦合的第五传输门和第六传输门根据SRAM设计参数而被实施为平行于所述位线和所述互补位线。
13.根据权利要求11所述的电子器件，其特征在于，
所述第五传输门耦合在所述互补位线与所述第五反相器的输出之间，并且根据字线信号将所述互补位线选择性地耦合到所述第五反相器的输出；
所述第六传输门耦合在所述位线与所述第六反相器的输出之间，并且根据所述字线信号将所述位线选择性地耦合到所述第六反相器的输出；以及
所述第五传输门与所述第一传输门和所述第三传输门并联耦合。
14.根据权利要求11所述的电子器件，其特征在于，虚设列由所述交叉耦合的第五反相器和第六反相器以及并联耦合在所述位线与所述互补位线之间的所述第五传输门和第六传输门来限定。
15.一种SRAM单元，其特征在于，包括：
第一PMOS晶体管，所述第一PMOS晶体管的源极耦合到电源节点，所述第一PMOS晶体管的漏极耦合到第一节点，并且所述第一PMOS晶体管的栅极耦合到第二节点；
第一NMOS晶体管，所述第一NMOS晶体管的漏极耦合到所述第一节点，所述第一NMOS晶体管的源极耦合到参考节点，并且所述第一NMOS晶体管的栅极耦合到所述第二节点；
第二PMOS晶体管，所述第二PMOS晶体管的源极耦合到所述电源节点，所述第二PMOS晶体管的漏极耦合到所述第二节点，并且所述第二PMOS晶体管的栅极耦合到所述第一节点；
第二NMOS晶体管，所述二NMOS晶体管的漏极耦合到所述第二节点，所述第二NMOS晶体管的源极耦合到所述参考节点，并且所述第二NMOS晶体管的栅极耦合到所述第一节点；
第三PMOS晶体管，所述第三PMOS晶体管的源极耦合到浮置节点，所述第三PMOS晶体管的漏极耦合到所述第一节点，并且所述第三PMOS晶体管的栅极耦合到所述第二节点；
第三NMOS晶体管，所述三NMOS晶体管的漏极耦合到所述第一节点，所述第三NMOS晶体管的源极耦合到所述参考节点，并且所述第三NMOS晶体管的栅极耦合到所述第二节点；
第四PMOS晶体管，所述第四PMOS晶体管的源极耦合到所述电源节点，所述第四PMOS晶体管的漏极耦合到所述第二节点，并且所述第四PMOS晶体管的栅极耦合到所述第一节点；以及
第四NMOS晶体管，所述四NMOS晶体管的漏极耦合到所述第二节点，所述第四NMOS晶体管的源极耦合到所述参考节点，并且所述第四NMOS晶体管的栅极耦合到所述第一节点。
16.根据权利要求15所述的SRAM单元，其特征在于，还包括：
第一传输门，耦合在互补位线与所述第一节点之间并且根据字线信号来将所述互补位线选择性地耦合到所述第一节点；
第二传输门，耦合在位线与所述第二节点之间并且根据所述字线信号来将所述位线选择性地耦合到所述第二节点；
第三传输门，耦合在所述互补位线与所述第一节点之间并且根据所述字线信号来将所述互补位线选择性地耦合到所述第一节点；以及
第四传输门，耦合在所述位线与所述第二节点之间并且根据所述字线信号来将所述位线选择性地耦合到所述第二节点。
17.根据权利要求16所述的SRAM单元，其特征在于，还包括：
第五PMOS晶体管，所述第五PMOS晶体管的源极耦合到所述浮置节点，所述第五PMOS晶体管的漏极耦合到所述第一节点，并且所述第五PMOS晶体管的栅极耦合到所述第二节点；
第五NMOS晶体管，所述五NMOS晶体管的漏极耦合到所述第一节点，所述第五NMOS晶体管的源极耦合到所述参考节点，并且所述第五NMOS晶体管的栅极耦合到所述第二节点；
第六PMOS晶体管，所述第六PMOS晶体管的源极耦合到所述电源节点，所述第六PMOS晶体管的漏极耦合到所述第二节点，并且所述第六PMOS晶体管的栅极耦合到所述第一节点；以及
第六NMOS晶体管，所述六NMOS晶体管的漏极耦合到所述第二节点，所述第六NMOS晶体管的源极耦合到所述参考节点，并且所述第六NMOS晶体管的栅极耦合到所述第一节点。
18.根据权利要求17所述的SRAM单元，其特征在于，还包括：
第五传输门，耦合在所述互补位线与所述第一节点之间并且根据所述字线信号来将所述互补位线选择性地耦合到所述第一节点；以及
第六传输门，耦合在所述位线与所述第二节点之间并且根据所述字线信号来将所述位线选择性地耦合到所述第二节点。
19.根据权利要求16所述的SRAM单元，其特征在于，还包括：
耦合到所述第二节点的复位节点；
复位晶体管，所述复位晶体管的源极耦合到所述参考节点，所述复位晶体管的漏极耦合到所述复位节点，并且所述复位晶体管的栅极被耦合为接收所述字线信号的反相；以及
反相器，所述反相器的输入耦合到所述复位节点，并且所述反相器的输出被配置为当所述第二节点被充电至高电位时生成复位定时信号。
20.根据权利要求16所述的SRAM单元，其特征在于，当所述第一传输门和所述第三传输门闭合以由此将所述第一节点的输出耦合到所述互补位线时，由于所述第三PMOS晶体管的源极耦合到所述浮置节点，所以所述第一传输门和所述第三传输门能够将所述第一节点拉至低电位，从而使得所述第二节点被充电至高电位。
21.一种SRAM阵列，其特征在于，包括：
SRAM存储器单元的阵列；
在所述SRAM存储器单元的阵列的外围的虚设列，所述虚设列至少包括：
位线和互补位线；
交叉耦合的第一反相器和第二反相器；
耦合在所述互补位线与所述第一反相器之间的第一传输门；
耦合在所述位线与所述第二反相器之间的第二传输门；
交叉耦合的第三反相器和第四反相器；
耦合在所述互补位线与所述第三反相器之间的第三传输门；以及
耦合在所述位线与所述第四反相器之间的第四传输门；
其中所述第一反相器、所述第二反相器和所述第四反相器在电源节点与参考节点之间被供电，并且所述第三反相器在浮置节点与所述参考节点之间被供电；
其中所述第一传输门和所述第三传输门并联耦合；
其中所述第一传输门、所述第二传输门、所述第三传输门和所述第四传输门根据字线信号被选择性地断开和闭合，使得当所述第一传输门和所述第三传输门闭合以由此将所述第一反相器的输出和所述第三反相器的输出耦合到所述互补位线时，由于所述第三反相器在所述浮置节点与所述参考节点之间被供电，所以所述第一传输门和所述第三传输门能够将所述第一反相器的输出和所述第三反相器的输出拉至低电位，从而使得所述第二反相器的输入和所述第四反相器的输入被充电至高电位。
22.根据权利要求21所述的SRAM阵列，其特征在于，还包括耦合到所述第一反相器的输入的复位节点，其中复位定时信号在所述第一反相器的输入被充电至高电位时在所述复位节点上被生成。
23.根据权利要求21所述的SRAM阵列，其特征在于，所述第二传输门和所述第四传输门并联耦合。