用于具有字线和位线的存储器阵列的存储器控制器的制作方法

本申请涉及用于随机存取存储器的控制电路装置的领域，并且更具体地涉及使单端口SRAM能够充当双端口SRAM的控制电路装置。

背景技术：

单端口存储器一次能够执行诸如读或写的单个操作。另一方面，双端口存储器能够基本上同时执行诸如读和写的多个操作。

与单端口存储器相比，双端口存储器消耗更多的芯片面积，并且从研发和验证角度来看要更加复杂和昂贵。这是因为双端口存储器通常具有两条独立的地址总线(其中一条用于读地址，另一条用于写地址)，以及两条独立的数据总线(一条用于从存储器读出的数据，另一条用于写入存储器的数据)。

由于其能够同时读和写，所以双端口存储器对于某些应用而言优于单端口存储器。然而，由于双端口存储器所消耗的额外空间可能是不希望的，因此已经得到提供双端口存储器的功能，而基本上不比单端口存储器消耗更多的表面积的设计。

这些设计被称为伪双端口存储器。然而，这样的设计有其自身的缺点。例如，这样的设计往往比真正的双端口存储器慢得多。另外，这种设计失去了以单端口模式操作的能力，意味着当需要时它们不能选择性地以单端口模式操作。这也避免了为单端口存储器开发单独的编译器。

因此，显然需要在伪双端口存储器设计领域的进一步发展。

技术实现要素：

本公开的实施例目的在于提供至少部分地解决以上问题的存储器控制器。

提供本概述是为了介绍在下面的详细描述中进一步描述的概念的选择。本概述不旨在确定所要求保护的主题的关键或实质特征，也不旨在用来帮助限制所要求保护的主题的范围。

本文公开了一种用于具有字线和位线的存储器阵列的存储器控制器。存储器控制器包括：行解码器，被配置成解码行地址并选择与解码的行地址对应的字线；行预解码器，被配置成向行解码器输出地址作为行地址；和读写时钟生成器，被配置成向行解码器和输入/输出(IO)块生成时钟，并且取决于操作模式生成读或写地址选择信号以开始读或写操作。地址时钟生成器被配置成接收读地址、写地址、双端口模式控制信号、读芯片选择信号和写芯片选择信号。当以如双端口控制信号所指示的双端口模式下操作时，并且当以如读芯片选择信号所指示的在读模式下操作时，地址时钟生成器被配置成将读地址信号施加到行预解码器和列预解码器作为地址。当以如由所述双端口模式控制信号所指示的双端口模式操作时，并且当以如由所述写芯片选择信号所指示的写模式操作时，地址时钟生成器被配置成响应于在第一读模式周期中生成的保持时钟信号而将写延迟施加到写地址并且将写地址信号输出到行预解码器和列预解码器作为地址。当以双端口模式操作时，在写操作中生成的保持时钟将下一读地址信号施加到行预解码器和列地址作为地址。

根据一些实施例，提供了一种用于具有字线和位线的存储器阵列的存储器控制器。所述存储器控制器包括：行解码器，被配置成解码行地址并且选择对应于经解码的行地址的字线；行预解码器，被配置成向所述行解码器输出地址作为所述行地址；读写时钟生成器，被配置成生成保持时钟信号；地址时钟生成器，被配置成接收读地址、写地址、双端口模式控制信号、读芯片选择信号和写芯片选择信号；其中当在如由所述双端口模式控制信号所指示的双端口模式中操作时，并且当在如由所述读芯片选择信号所指示的读模式中操作时，所述地址时钟生成器被配置成锁存所述读地址，并且根据所述保持时钟信号输出所述读地址到所述行预解码器作为所述地址；并且其中当在如由所述双端口模式控制信号所指示的双端口模式中操作时，并且当在如由所述写芯片选择信号所指示的写模式中操作时，所述地址时钟生成器被配置成锁存所述写地址，并且根据所述保持时钟信号输出所述写地址到所述行预解码器作为所述地址。

在一些实施例中，所述地址时钟生成器被配置成在完成读操作之前锁存所述写地址以用于输出。

在一些实施例中，所述地址时钟生成器被配置成生成地址时钟信号；并且其中所述行预解码器响应于所接收的地址时钟信号而将所述地址输出到所述行解码器。

在一些实施例中，所述地址时钟生成器包括：地址控制电路装置，被配置成接收所述读芯片选择信号和所述写芯片选择信号，并且响应于此而生成所述地址时钟信号和多路复用选择信号；和多路复用器，被配置成多路复用锁存的所述读地址，并且响应于所述多路复用选择信号而接收锁存的所述写地址到所述行预解码器作为所述地址。

在一些实施例中，所述地址控制电路装置包括：地址控制块，被配置成接收所述读芯片选择信号和所述写芯片选择信号，并且响应于此而生成第一时钟输出和只写信号；被配置成从所述第一时钟输出和所述只写信号生成所述时钟信号的块。

在一些实施例中，所述块包括：第一反相器，被耦合以接收所述第一时钟输出并由此生成第二时钟输出；第二反相器，被耦合以接收所述第二时钟输出并由此生成第三时钟输出；NAND门，被配置成接收所述第一时钟输出和所述只写信号并由此生成第四时钟输出；和第三反相器，耦合到所述NAND门的输出以生成第五时钟输出。

在一些实施例中，所述地址控制块包括：第一OR门，被耦合以接收所述读芯片选择信号和所述写芯片选择信号；第一NOR门，被耦合以接收来自所述第一OR门的输出和所述多路复用选择信号；第一锁存器，被配置成接收来自所述第一NOR门的输出作为输入并且由所述保持时钟信号钟控；第一反相器，被配置成接收来自所述第一锁存器的输出；第二锁存器，被配置成接收来自所述第一反相器的输出；第一NAND门，被配置成接收所述只写信号以及来自所述第二锁存器的输出，并由此生成所述多路复用选择信号。

在一些实施例中，存储器控制器还包括第二OR门，被耦合以接收所述写芯片选择信号和所述读芯片选择信号的反相形式，并由此生成所述只写信号。

在一些实施例中，存储器控制器还包括：读触发器，被配置成接收所述读地址并且锁存所述读地址以用于输出到所述多路复用器直到完成读操作；主写触发器，被配置成接收所述写地址；从写触发器，被配置成接收来自所述主写触发器的输出，并且被配置成锁存所述写地址以用于输出到所述多路复用器，使得当写操作开始时，所述写地址已经被锁存。

在一些实施例中，所述读触发器包括：第一时钟控制反相器，具有接收所述读地址作为输入的数据输入、接收所述第二时钟输出的第一时钟输入和接收所述第三时钟输出的第二时钟输入；反相器，被耦合以接收来自所述第一时钟控制反相器的输出；和第二时钟控制反相器，具有被耦合以接收来自所述反相器的输出的数据输入、接收所述第三时钟输出的第一时钟输入、接收所述第二时钟输出的第二时钟输入以及耦合到所述多路复用器的输出。

在一些实施例中，所述主写触发器包括：第一时钟控制反相器，具有接收所述写地址作为输入的数据输入、接收所述第二时钟输出的第一时钟输入和接收所述第三时钟输出的第二时钟输入；反相器，被耦合以接收来自所述第一时钟控制反相器的输出；和第二时钟控制反相器，具有被耦合以接收来自所述反相器的输出的数据输入、接收所述第三时钟输出的第一时钟输入、接收所述第二时钟输出的第二时钟输入以及输出；其中所述从写触发器包括：第三时钟控制反相器，具有被耦合以接收来自所述第二时钟控制反相器的输出的数据输入、接收所述第五时钟输出的第一时钟输入和接收所述第四时钟输出的第二时钟输入；第二反相器，被耦合以接收来自所述第三时钟控制反相器的输出；和第四时钟控制反相器，具有被耦合以接收来自所述第二反相器的输出的数据输入、接收所述第四时钟输出的第一时钟输入、接收所述第五时钟输出的第二时钟输入以及耦合到所述多路复用器的输出。

在一些实施例中，所述读写时钟生成器包括：第一触发器链，被配置成接收所述写芯片选择信号并且由锁存器时钟钟控；第二触发器链，被配置成接收所述读芯片选择信号并且由所述锁存器时钟钟控；第一NOR门，被耦合以接收来自所述第一触发器链和所述第二触发器链的输出；第一NAND门，被耦合以接收来自所述第一NOR门的输出；锁存器链，接收来自所述第一NAND门的输出并且由重置信号及其互补信号钟控；其中所述第一NAND门也被耦合以接收来自所述锁存器链的输出；第二NOR门，被耦合以接收来自所述锁存器链的输出并被配置成接收RC跟踪信号；第一晶体管，具有耦合到内部时钟节点的第一导电端子、耦合到地的第二导电端子以及被耦合以接收来自所述第二NOR门的输出的栅极端子；和耦合到所述内部时钟节点以便生成所述保持时钟信号的块。

在一些实施例中，存储器控制器还包括RC跟踪电路，被配置成当完成写时和完成读时断言所述RC跟踪信号。

在一些实施例中，所述读写时钟生成器还包括：第二晶体管，具有耦合到电源节点的第一导电端子、第二导电端子和耦合到所述重置信号的栅极端子；第三晶体管，具有耦合到所述第二晶体管的第二导电端子的第一导电端子、第二导电端子和被耦合以接收外部时钟信号的栅极端子；第四晶体管，具有耦合到所述第三晶体管的第二导电端子的第一导电端子、耦合到地的第二导电端子以及被耦合以接收所述外部时钟信号的延迟版本的栅极端子；其中所述第二晶体管的第二导电端子也耦合到所述内部时钟节点。

在一些实施例中，所述行预解码器包括：写锁存器，被配置成选择性地锁存所述写地址；读锁存器，被配置成选择性地锁存所述读地址；预解码器块，被配置成输出第一地址片段、第二地址片段、第三地址片段和第四地址片段；多路复用器，被配置成将所述写地址和所述读地址多路复用到所述预解码器块；第一NAND门，被配置成接收所述保持时钟信号和所述第四地址片段；第一反相器，被配置成接收所述第三地址片段；第二反相器，被配置成接收所述第二地址片段；和第一NOR门，被配置成接收来自所述第一NAND门、所述第一反相器和所述第二反相器的输出。

在一些实施例中，存储器控制器还包括：第三反相器，被配置成接收第一地址片段；第二NAND门，被配置成接收来自所述第三反相器的输出和内部时钟信号的互补信号；第一晶体管，具有耦合到电源节点的第一导电端子、第二导电端子和耦合到重置信号的栅极；第二晶体管，具有耦合到所述第一晶体管的第二导电端子的第一导电端子、耦合到所述第二NAND门的输出的第二导电端子以及耦合到所述第一NOR门的输出的栅极；第四反相器，耦合到所述第一晶体管的第二导电端子，并被配置成将所述行地址输出到所述行解码器。

在一些实施例中，所述存储器阵列包括SRAM单元的阵列，每个SRAM单元包括以六晶体管SRAM布置的六个晶体管。

根据一些实施例，提供了一种用于具有字线和位线的存储器阵列的存储控制器。所述存储器控制器包括：读写时钟生成器，被配置成生成保持时钟信号；地址时钟生成器，被配置成接收读地址、写地址、读芯片选择信号和写芯片选择信号；其中当在如所述读芯片选择信号所指示的读模式中操作时，所述地址时钟生成器被配置成响应于所述保持时钟信号，将读延迟施加到所述读地址，并且输出延迟的所述读地址作为地址；并且其中当在如所述写芯片选择信号所指示的写模式中操作时，所述地址时钟生成器被配置成响应于所述保持时钟信号在完成读操作之前，将写延迟施加到所述写地址，并且输出延迟的所述写地址作为地址。

在一些实施例中，所述读写时钟生成器包括：第一触发器链，被配置成接收所述写芯片选择信号且由锁存器时钟钟控；第二触发器链，被配置成接收所述读芯片选择信号并且由所述锁存器时钟钟控；第一NOR门，被耦合以接收来自所述第一触发器链和所述第二触发器链的输出；第一NAND门，被耦合以接收来自所述第一NOR门的输出；锁存器链，接收来自所述第一NAND门的输出并且由所述重置信号及其互补信号钟控；其中所述第一NAND门也被耦合以接收来自所述锁存链的输出；第二NOR门，被耦合以接收来自所述锁存器链的输出并且被配置成接收RC跟踪信号；第一晶体管，具有耦合到内部时钟节点的第一导电端子、耦合到地的第二导电端子和被耦合以接收来自所述第二NOR门的输出的栅极端子；和耦合到所述内部时钟节点以便生成所述保持时钟信号的块。

在一些实施例中，存储器控制器还包括RC跟踪电路，被配置成当完成写时和完成读时断言所述RC跟踪信号。

在一些实施例中，所述读写时钟生成器还包括：第二晶体管，具有耦合到电源节点的第一导电端子、第二导电端子和耦合到所述重置信号的栅极端子；第三晶体管，具有耦合到所述第二晶体管的第二导电端子的第一导电端子、第二导电端子和被耦合以接收外部时钟信号的栅极端子；第四晶体管，具有耦合到所述第三晶体管的第二导电端子的第一导电端子、耦合到地的第二导电端子以及被耦合以接收所述外部时钟信号的延迟版本的栅极端子；其中所述第二晶体管的所述第二导电端子也耦合到所述内部时钟节点。

根据本公开的实施例，存储器控制器能够将单端口存储器转换为伪双端口操作，但保持恢复到单端口模式的能力。

附图说明

图1是六晶体管SRAM单元的示意图。

图2是伪双端口控制电路装置的系统级框图，该控制电路装置能够将单端口存储器转换为伪双端口操作，但保持恢复到单端口模式的能力。

图3是图2的地址时钟生成器的示意性框图。

图4是图2的地址时钟生成器的地址控制块的示意性框图。

图5是图2的读写时钟生成器的示意性框图。

图6是图2的行预解码器的示意性框图。

图7是用于图2中的备用的单端口模式控制电路装置。

图8是示出操作中的图2的框图的操作的时序图。

图9是示出地址时钟信号的生成的时序图。

图10是示出地址时钟信号的生成的另一时序图。

图11是示出由于缺乏RC跟踪而导致的故障的时序图。

图12是示出使用RC跟踪防止故障的时序图。

图13是示出在单端口操作模式和双端口操作模式之间切换的图2的框图的操作的时序图。

具体实施方式

以下将描述本公开的一个或多个实施例。这些描述的实施例仅是当前公开的技术的示例。此外，为了提供简洁的描述，可能不在说明书中描述实际实施的所有特征。

当介绍本公开的各种实施例的元件时，冠词“一”、“一个”和“该”旨在表示存在一个或多个元件。术语“包括”、“包含”和“具有”旨在是包含性的并且意味着除了列出的元件之外还可以有其他元件。此外，应该理解的是，对本公开的“一个实施例”或“实施例”的引用不旨在被解释为排除也并入所述特征的附加实施例的存在。在附图中相同的附图标记始终指示相同的元件，以及具有附注符号的附图标记可以指示其他应用或实施例中的类似元件。

本文公开了一种存储器控制器或控制电路装置，其起作用以使得六晶体管SRAM单元的阵列能够以伪双端口模式工作。首先，参考图1，现在描述样本六晶体管SRAM单元10。SRAM单元10包括六个MOSFET M1-M6。晶体管M1-M2形成第一反相器12，并且晶体管M3-M4形成第二反相器14。反相器12和14交叉耦合。数据的每一位存储在形成反相器12和14的晶体管M1-M4上。晶体管M5和M6控制在读和写操作期间对存储单元10的存取。通过控制两个存取晶体管M5和M6的字线WL使得能够访问存储单元10，存取晶体管M5和M6又控制存储单元10是否连接到位线BL和位线BL和为读和写操作两者传输数据。在读访问期间，位线BL和由反相器12和14主动地驱动为高和低，从而允许读出。

参考图2，现在描述耦合到存储器阵列58的控制电路装置或存储器控制器100。存储器阵列58是如以上参考图1所描述的六晶体管SRAM单元的阵列，并且包括至少一个虚拟列60。经由字线WL<0:n>和位线BL<0:m>和<0:m>访问存储器阵列58。

单端口RAM控制逻辑52由于其单端口性质而被配置成以读模式或写模式操作。通过芯片选择信号CSN来使能或禁用单端口RAM控制逻辑52，芯片选择信号CSN是通过将写芯片选择信号WCSN和读芯片选择信号RCSN耦合到AND门53而生成，AND门53传递结果作为CSN。单端口RAM控制逻辑52接收设备时钟CK。

单端口RAM控制逻辑52用于生成供地址时钟生成器102和读写时钟生成器104使用的时钟信号CKLATCH和intCK。

应该理解的是，存储器控制电路100可以被配置成以四种模式中的一个来操作。当以伪双端口模式操作时，RCSN和WCSN都被断言，其在所示实施例中为逻辑低。当以单端口模式操作并执行读操作时，RCSN被断言，而WCSN被解除断言。类似地，当以单端口模式操作并执行写操作时，WCSN被断言，而RCSN被解除断言。如果不执行任何操作，RCSN和WCSN都将被解除断言。

端口控制电路装置300控制单端口RAM控制逻辑52工作在哪种模式，并且包括由多路复用选择信号MUXSEL控制的多路复用器103，多路复用器103用于将逻辑高或WCSN多路复用到反相器105，反相器105将接收的信号作为写使能信号WEN传递到单端口RAM控制逻辑52。当要执行读和写操作(即，以伪双端口模式操作)时，首先执行读操作。因此，在要执行读操作的情况下，MUXSEL为低，并且传递逻辑高作为WEN。如果在读之后要执行写操作，则WCSN将为低，因此传递逻辑低作为WEN。

现在参考图7描述备选的端口控制电路装置300'。这里，端口控制电路装置300'包括NAND门302，其执行单端口模式信号SPMOD和写使能信号WEN的逻辑NAND操作，并将其输出提供给多路复用器103。写使能信号WEN或逻辑低信号由反相器304反相，并提供给多路复用器103作为第二输入。多路复用器103通过反相器105提供其输出，反相器105将接收到的信号作为WEN传递到单端口RAM控制逻辑52。

读写时钟生成器104根据操作模式生成启动读和写操作的内部信号intCK。HCLK是用于生成MUXSEL信号的intCK的延迟版本。MUXSEL信号选择待传递到行/列预解码器中的地址。

读写时钟生成器104还接收RC(金属和器件的电阻和电容负载)跟踪信号YCLKRC-TRACK和RESET，它们用于在读操作之后的写操作的在相同的周期中再次生成内部时钟intCK。YCLKRC-TRACK信号跟踪第一读操作的列地址和IO信号的重置的完成。RESET(自定时重置)信号由图2中所示的虚拟列块‘60’生成，并且有助于确保成功的读和写操作。在生成第二个intCK时使用RESET和YCLKRC-TRACK信号两者避免了读和写操作之间信号的重叠，从而又避免了存储器存储数据的损坏。使用YCLKRC-TRACK和RESET信号两者生成READY信号。当以双端口模式操作时，再次针对写操作执行触发intCK的READY信号的生成。

地址时钟生成器102接收待读取数据(如果有的话)的读地址RA<0：n>，并且接收待写入数据(如果有的话)的写地址WA<0:n>。地址时钟生成器102还接收指示电路装置100是以单端口模式还是以伪双端口模式操作的控制信号SPMOD。

当以如SPMOD所指示的双端口模式并且如以由RCSN所指示的读模式操作时，地址时钟生成器102被配置成锁存读地址信号RA<0:n>并且根据MUXSEL输出读地址信号RA<0:n>到行和列预解码器106。当以如SPMOD所指示的双端口模式并且以如WCSN所指示的写模式操作时，地址时钟生成器102锁存写地址信号WA<0：n>并且根据MUXSEL将写地址信号WA<0:n>输出到行和列预解码器106。地址时钟生成器从时钟信号CKLATCH生成时钟信号CKSB、CKMB、CKSBB和CKMBB，并将它们输出到行和列预解码器106。

行和列预解码器106用于将从地址时钟生成器102接收的行地址输出到行解码器54，并将对应的列地址输出到读写多路复用器64、62以用于从存储器阵列58读出或写入到存储器阵列58。然后经由位线BL<0:m>和<0:m>从存储器阵列58读取或写入适当的数据。

读写IO控制器66控制读写多路复用器64、62，并生成RC跟踪信号YCLKRC TRACK。

另外参考图5，更详细地，读写时钟生成器104包括向NOR门139提供输出的第一主从触发器链，其包括被配置成接收WCSN并由CKLATCH及其反相钟控的锁存器131、133。包括被配置成接收RCSN并且由锁存器时钟及其反相钟控的锁存器135、137的第二主从触发器链也向NOR门139提供输出。NOR门139还接收单端口模式信号SPMOD作为输入并向NAND门141提供其输出。

NAND门141还接收来自包括由重置信号RESET及其反相钟控的锁存器143、145的主从锁存器链的输出的输入。NAND门141的输出作为输入被提供到锁存器143。NOR门147接收来自锁存器145的输入以及RC跟踪信号YCLKRC TRACK。

PMOS晶体管T1使其源极耦合到电源节点VDD，使其漏极耦合到NMOS晶体管T2的漏极，并且使其栅极耦合到重置信号RESET。NMOS晶体管使其源极耦合到NMOS晶体管T3的漏极，并使其栅极耦合到时钟信号CK。NMOS晶体管T3使其源极耦合到地，并且使其栅极耦合到CK 149的延迟的版本。

锁存器151耦合到PMOS晶体管T1的漏极，NMOS晶体管T4的漏极也连接到PMOS晶体管T1的漏极。NMOS晶体管T4使其源极耦合到地，使其栅极被耦合以接收来自NAND门147的输出。内部时钟信号intCK在PMOS晶体管T1的漏极和NMOS晶体管T4的漏极处生成，然后被块153延迟以用于作为保持时钟信号HCLK输出。

保持时钟信号HCLK相对于器件时钟信号CK和内部时钟信号intCK的最终时序可以在图8中看到。可以看出，HCLK是intCK的延迟版本，并且该延迟与锁存待写入字线锁存器或从字线锁存器读取的地址所需的保持时间延迟匹配。HCLK和intCK之间的该延迟很短，因为当保持时钟HCLK引起锁存时，地址就可以改变。

这实际上意味着只要生成保持时钟HCLK就可以释放下一地址。由于在伪双端口模式下，在写之前执行读，这意味着只要保持时钟在读操作期间变为低，写地址WA<0:n>就可以经由MUXSEL释放。在读操作期间写地址WA<0:n>的这种快速释放有助于确保在写操作本身由内部时钟intCK触发之前写地址WA<0:n>稳定。与现有的伪双端口设计相比，这提供了显著的速度增加。

现在将另外参考图3给出地址时钟生成器102的细节。地址时钟生成器102包括地址控制电路装置110，地址控制电路装置110被配置成接收RCSN和WCSN，并且响应于此而生成地址时钟信号CKMB、CKMBB、CKSB、CKSBB以及MUXSEL。地址时钟生成器102包括多路复用器，多路复用器被配置成在MUXSEL的控制下将锁存的读地址信号和锁存的写地址信号复用到行预解码器作为地址。

地址控制电路110自身包括地址控制块112，地址控制块112被配置成接收RCSN和WCSN，并且响应于此而生成第一时钟输出CKA和只写信号WRONLY。块111从第一时钟输出CKA和只写信号WRONLY生成时钟信号CKMB、CKMBB、CKSB、CKSBB以及MUXSEL。

块111包括接收第一时钟输出CKA并由此生成第二时钟输出CKMB的第一反相器114。第二反相器116被耦合以接收第二时钟输出CKMB并由此生成第三时钟输出CKMBB。NAND门118接收第一时钟输出CKA和只写信号WRONLY，并由此生成第四时钟输出CKSB。第三反相器120耦合到NAND门118的输出以生成第五时钟输出CKSBB。

另外参考图4，地址控制块112包括OR门115，OR门115被耦合以接收被反相器113反相的RCSN以及WCSN。OR门115的输出是只写信号WRONLY。NAND门117被耦合以接收来自OR门115的输出。

锁存器119接收来自NOR门123的输出，并由HCLK钟控。锁存器119的输出被反相并被馈送到锁存器121的输入，锁存器121由HCLK的反相钟控。NAND门117接收来自锁存器121的输出，并在其输出生成MUXSEL。OR门125接收WCSN和RCSN，并将输出提供给NOR门123。NOR门123还接收单端口模式信号SPMOD作为输入，并将输出提供给锁存器119。

读锁存器电路130接收读地址RA<0:n>并锁存读地址RA<0:n>以用于输出到多路复用器160。写主锁存器电路140和写从锁存器电路150布置接收写地址WA<0:n>以用于输出到多路复用器160直到完成写操作。如将要解释的，写地址WA<0:n>在完成读操作之前被锁存，使得当写操作开始时，写地址WA<0:n>已被附加。

读锁存器电路130包括第一时钟控制反相器132，其具有接收读地址RA<0:n>作为输入的数据输入、接收第二时钟输出CKMB的第一时钟输入和接收第三时钟输出CKMBB的第二时钟输入。反相器134接收来自第一时钟控制反相器132的输出。第二时钟控制反相器136具有被耦合以接收来自反相器134的输出的数据输入、接收第三时钟输出CKMBB的第一时钟输入、接收第二时钟输出CKMBB的第二时钟输入以及耦合到多路复用器160的输出。

主写锁存器电路140包括第一时钟控制反相器142，其具有接收写地址WA<0:n>的位作为输入的数据输入、接收第二时钟输出CKMB的第一时钟输入以及接收第三时钟输出CKMBB的第二时钟输入。反相器144被耦合以接收来自第一时钟控制反相器142的输出。第二时钟控制反相器146具有被耦合以接收来自反相器144的输出的数据输入、接收第三时钟输出CKMBB的第一时钟输入、接收第二时钟输出CKMB的第二时钟输入、以及耦合到从写锁存器150的数据输入的输出。

从写锁存器电路150包括第三时钟控制反相器152，其具有被耦合以接收来自第二时钟控制反相器146的输出的数据输入、接收第五时钟输出CKSBB的第一时钟输入以及接收第四时钟输出CKSB的第二时钟输入。第二反相器154接收来自第三时钟控制反相器152的输出。第四时钟控制反相器156具有被耦合以接收来自第二反相器154的输出的数据输入、接收第四时钟输出CKSB的第一时钟输入、接收第五时钟输出CKSBB的第二时钟输入以及耦合到多路复用器160的输出。

如本领域技术人员将会理解，已经参考一位描述了以上的读地址和写地址的锁存。上述主读锁存器电路130、主写锁存器电路140和从锁写电路150对读地址和写地址中的每一位应答。

可以看出，读地址RA<0:n>总是取自主写锁存器130。写地址WA<0:n>取自从写锁存器150，然而，如图所示，通过在地址控制电路装置110中使用只写信号WRONLY并且随后生成CKSB和CKSBB，在只写操作情况下，从写锁存器150变为透明，如图9所示。这使得在外部时钟CK到达以开始写操作之前，写地址稳定到行解码器和IO块。

备选地，如图10所示，CKMBB和CKSBB可以被生成为用于锁存器的大脉冲，以便覆盖读和写操作两者的完成。当以伪双端口模式操作时，CKMBB和CKSBB的重置可以来自写自定时重置。

现在将另外参考图6给出行和列预解码器106的细节。行和列预解码器106包括读锁存器200和写锁存器202，读锁存器200被配置成选择性地锁存读地址RA<0:n>以用于输出到多路复用器204，写锁存器202被配置成选择性地锁存写地址WA<0:n>以用于输出到多路复用器204。多路复用器204又向预解码器206提供锁存的地址A<0:n>的输出。预解码器206将地址A<0:n>分成部分A、B、C和D。A通过反相器216被馈送到NAND门218，NAND门218也接收intCK信号作为输入。B通过反相器212被馈送到NOR门214。C通过反相器210被馈送到NOR门214。D被馈送到NAND门208，NAND门208还接收保持时钟HCLK作为输入，并且将其输出提供到NOR门214。

PMOS晶体管T5使其源极耦合到电源节点VDD、使其漏极耦合到NMOS晶体管T6的漏极，并且使其栅极耦合到重置信号RESET。NMOS晶体管T6使其源极耦合以接收来自NAND门218的输出，并且用于通过反相器222将解码的行和列地址输出到行解码器54和读写多路复用器64、62。

现在描述由YCLKRC TRACK执行的RC跟踪的使用。存储器控制电路装置100可以在各种各样的操作条件和温度下操作。为了使伪双端口模式正确工作，存储器阵列58内的全局信号应当在读操作之后的写操作开始之前正确地重置。

在不追踪和补偿寄生电容的影响的情况下，诸如在图11中所示的故障状态可能出现，其中intCK和保持时钟HCLK过早生成，导致在读操作完成之前的读操作期间地址A<0:n>的改变。通过利用RC跟踪，如图12所示，避免了这种故障模式。

可以在图13中看到存储器控制电路装置100在伪双端口模式和单端口模式之间动态切换的能力。为了以单模式操作，参考回端口控制电路装置300，MUXSEL被强制为逻辑高，传递WEN。

虽然已经关于有限数量的实施例描述了本公开，但是受益于本公开的本领域技术人员将会理解，可以预见不脱离本文所公开的本公开的范围的其他实施例。因此，本公开的范围应当仅由所附权利要求来限定。